專利名稱：用于動態(tài)隨機(jī)存取存儲器的低功耗自動刷新電路和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及動態(tài)隨機(jī)存取存儲器，更具體地，涉及在自動刷新模式中工作時用于降低這種存儲器消耗的功率的電路和方法。
背景技術(shù)：
集成電路的功耗可以是在一些應(yīng)用中其為有用的重要因素。例如，在便攜個人計(jì)算機(jī)中使用的存儲器件消耗的功率極大地影響這種計(jì)算機(jī)在不需要由充電電池供電情況下所能使用的時間長度。因?yàn)楸仨毾拗拼鎯ζ骷a(chǎn)生的熱量，所以即使其中不用電池供電的存儲器件，功耗也是很重要的指標(biāo)。
通常，存儲器件的功耗隨著存儲器件的存儲容量和工作速度的增加而增加。存儲器件的功耗也受其工作模式的影響。例如，當(dāng)動態(tài)隨機(jī)存取存儲器(“DRAM”)的存儲單元正在進(jìn)行刷新時，由于在存儲單元陣列中的存儲單元的行將以快速序列(rapid sequence)被啟動，要消耗較大的功率，。每次啟動存儲單元行，每個存儲單元的一對數(shù)字線切換為互補(bǔ)的電壓，然后平衡(equilibrate)，從而消耗相當(dāng)數(shù)量的功率。由于陣列中列數(shù)隨著存儲器容量的增加而增加，因此啟動每一行時所消耗的功率也相應(yīng)增加。隨著啟動存儲單元行速度的增加，功耗也隨之增加。因此，隨著DRAM的工作速度和容量繼續(xù)增加，在這種DRAM中刷新存儲單元期間的功耗也增加。
在DRAM刷新期間，存儲單元陣列之外的其它元件也消耗功率。例如，DRAM器件通常包括大量輸入緩沖器，以將大量控制和地址線連接到內(nèi)部電路。當(dāng)DRAM正在進(jìn)行刷新時，這些輸入緩沖器響應(yīng)加到其各個輸入端的控制和地址信號而不斷開關(guān)。但是，在有些刷新模式中，DRAM不使用控制和地址信號。例如，在自動刷新模式中，將自動刷新指令加到DRAM。隨后DRAM內(nèi)部執(zhí)行一個預(yù)定時間周期的刷新操作。在該時間周期內(nèi)，DRAM不響應(yīng)加到其輸入緩沖器上的控制和地址信號。但是，在此期間，輸入緩沖器不斷開關(guān)。如上所述，因?yàn)樵谧詣铀⑿轮芷谄陂g沒有使用通過輸入緩沖器耦合的信號，在自動刷新周期期間開關(guān)如此大量的輸入緩沖器將浪費(fèi)電能。
在過去，已經(jīng)嘗試通過去掉除了用于時鐘(“CLK”)和時鐘使能(“CKE”)信號的輸入緩沖器之外的所有輸入緩沖器的電源來最小化自動刷新期間DRAM的功耗。但是，在自動刷新時，由于輸入緩沖器隨著每個時鐘信號的跳變都翻轉(zhuǎn)，讓用于時鐘的輸入緩沖器工作導(dǎo)致輸入緩沖器消耗大量功率。通過在自動刷新時去掉用于時鐘信號的輸入緩沖器的電源可以顯著降低功耗。但是，這樣做可能在自動刷新周期結(jié)束時記錄偽指令。如在本領(lǐng)域中所知的，通常通過響應(yīng)時鐘信號的一個或兩個沿而將指令信號鎖存到各自的鎖存器中來記錄存儲器指令。如果在自動刷新周期之后用于指令信號的輸入緩沖器重新加電時出現(xiàn)時鐘沿，可能記錄對應(yīng)于輸入緩沖器的跳變狀態(tài)的偽指令。雖然注意在輸入緩沖器完成重新加電之前避免將時鐘信號跳變加到存儲器件，但是可能產(chǎn)生偽時鐘信號跳變。如果當(dāng)用于時鐘信號的緩沖器重新加電時，時鐘信號為邏輯高電平，則可能產(chǎn)生偽時鐘信號跳變。偽時鐘信號將記錄任何對應(yīng)于在用于指令信號的輸入緩沖器的輸出處的邏輯電平的偽指令。
在過去，已經(jīng)嘗試通過在自刷新周期期間去掉輸入緩沖器的電源來降低在自刷新周期期間的功耗。對于自刷新指令，通過首先檢測表示自刷新結(jié)束的CKE信號的低到高的跳變來避免偽指令。但是，在此時用于指令和地址信號的輸入緩沖器沒有重新加電。取而代之，通過檢查連接到CLK的小輸入緩沖器的輸出來檢測CLK信號的高到低的跳變。當(dāng)檢測到CLK信號的高到低的跳變時，用于指令和地址信號的輸入緩沖器重新加電，使得在用來記錄指令和地址的下一個CLK信號的低到高的跳變出現(xiàn)時，輸入緩沖器已經(jīng)不處于跳變狀態(tài)。
雖然上述方法可以在沒有記錄偽指令和地址的風(fēng)險的情況下降低自刷新期間的功耗，但是該方法不適用于自動刷新周期。與控制規(guī)范允許有兩個CLK周期的延遲來退出自刷新周期的自刷新命令不同，自動刷新指令的控制規(guī)范要求DRAM能夠記錄在緊接著的下一個CLK信號的上升沿出現(xiàn)的指令。但是，此時用于指令和地址信號的輸入緩沖器仍處于跳變狀態(tài)，從而導(dǎo)致記錄偽指令或地址。
在自動刷新周期期間最小化功耗的一個方法是在自動刷新周期開始之后的預(yù)定時間段內(nèi)去掉一些指令和地址輸入緩沖器的電源，但是不去掉用于時鐘和時鐘使能信號的輸入緩沖器的電源。例如，如果自動刷新周期預(yù)計(jì)持續(xù)60納秒，則輸入緩沖器在前40納秒可以斷開電源。雖然該方法在自動刷新周期期間確實(shí)降低了功耗，但是在輸入緩沖器加電的時間段內(nèi)仍然允許消耗相當(dāng)數(shù)量的功率。由于在自動刷新周期結(jié)束之前必須完成重新加電，并且不能非常準(zhǔn)確地預(yù)測刷新周期的結(jié)束，所以通常不能在整個自動刷新周期期間完全斷開輸入緩沖器的電源。因此，在每個自動刷新周期的開始斷開輸入緩沖器的電源一段時間仍然允許DRAM消耗相當(dāng)數(shù)量的功率。
因此，需要在自動刷新周期期間允許更顯著地降低DRAM的功耗，而不存在記錄偽指令和地址的風(fēng)險的電路和方法。

發(fā)明內(nèi)容
一種在自動刷新期間降低動態(tài)隨機(jī)存取存儲器(“DRAM”)的功耗的電路和方法。DRAM包括耦合指令信號的第一組輸入緩沖器。在自動刷新期間禁止(disable)輸入緩沖器，從而不會響應(yīng)加在其輸入端的信號而消耗功率，并且偏置多個指令信號以發(fā)出預(yù)定的存儲器指令，例如“無操作”指令。當(dāng)內(nèi)部自動刷新定時器時間到時，去掉指令信號上的偏置，并且使能輸入緩沖器。在DRAM接收時鐘信號的情況下，在自動刷新期間也可以禁止耦合時鐘信號的輸入緩沖器。如果這樣，在用于指令信號的輸入緩沖器重新使能之前重新使能用于時鐘信號的輸入緩沖器，從而可以控制相對于時鐘信號的重新使能用于指令信號的輸入緩沖器的時序。DRAM也可以檢查預(yù)定指令信號的狀態(tài)，以在自動刷新結(jié)束時將DRAM轉(zhuǎn)換到低功率預(yù)充電模式。


圖1是其中可以使用本發(fā)明的功率節(jié)省電路的常規(guī)存儲器件的方框圖；圖2是根據(jù)本發(fā)明的功率節(jié)省電路的一個實(shí)施例的方框圖；圖3是在圖2的功率節(jié)省電路中出現(xiàn)的各種信號的時序圖；圖4是根據(jù)本發(fā)明的功率節(jié)省電路的另一個實(shí)施例的方框圖；圖5是根據(jù)本發(fā)明的功率節(jié)省電路的另一個實(shí)施例的方框圖；圖6是使用包含根據(jù)本發(fā)明的一個實(shí)施例的功率節(jié)省電路的存儲器件的計(jì)算機(jī)系統(tǒng)的方框圖。
發(fā)明詳述圖1是可以利用本發(fā)明的常規(guī)同步動態(tài)隨機(jī)存取存儲器(“SDRAM”)2的方框圖，包括在這里描述的一個或多個實(shí)施例。但是，應(yīng)當(dāng)理解，在其它類型的DRAM中也可以使用本發(fā)明的各種實(shí)施例。通過指令譯碼器4響應(yīng)控制總線6上接收到的高級指令信號來控制SDRAM 2工作。這些通常由存儲器控制器(未在圖1中示出)產(chǎn)生的高級指令信號是時鐘使能信號CKE*、時鐘信號CLK、片選信號CS*、寫使能信號WE*、行地址選通信號RAS*、列地址選通信號CAS*以及數(shù)據(jù)屏蔽信號DM，其中“*”表示信號低電平有效。指令譯碼器4響應(yīng)高級指令信號而產(chǎn)生一系列指令信號，以執(zhí)行由每個高級指令信號指定的功能(例如，讀或?qū)?。這些指令信號以及其實(shí)現(xiàn)各自功能的方式是通用的。因此，為簡便起見，省略這些控制信號的進(jìn)一步說明。
SDRAM 2包括接收地址總線14上的行地址或列地址的地址寄存器12。地址總線14通常連接到存儲器控制器(未在圖1中示出)上。通常，首先行地址由地址寄存器12接收，并加到行地址多路器18。行地址多路器18根據(jù)行地址的庫地址位形成部分的狀態(tài)將行地址耦合到與兩個存儲器庫20、22相關(guān)聯(lián)的元件上。分別與每個存儲器庫20、22相關(guān)聯(lián)的是存儲行地址的行地址鎖存器26，以及譯碼行地址并將相應(yīng)的信號加到陣列20和22中的一個上的行譯碼器28。
為了刷新陣列20、22中的存儲單元的目的，行地址多路器18還將行地址耦合到行地址鎖存器26。由刷新控制器32控制的刷新計(jì)數(shù)器30產(chǎn)生用于刷新目的的行地址。接著，刷新控制器32由指令譯碼器4控制。更具體地，指令譯碼器4將自動刷新指令A(yù)REF或自刷新指令SREF加到刷新控制器32。如上所述，這些指令導(dǎo)致刷新控制器以兩種相應(yīng)模式(即自動刷新模式或自刷新模式)中的一種來刷新陣列20、22中的存儲單元的行。在自動刷新模式中，刷新控制器32使用刷新計(jì)數(shù)器30尋址陣列中的存儲單元的每一行來產(chǎn)生行地址。由此，如上所述，在自動刷新模式中，不需要外部器件將地址加在SDRAM 2的地址總線14上。但是，必須將自動刷新指令周期性地施加到SDRAM 2，并且頻繁程度足以防止存儲在陣列20、22的存儲單元中的數(shù)據(jù)丟失。自刷新模式基本與自動刷新模式相同，除了不需要以足夠防止數(shù)據(jù)丟失的速率從外部器件將指令周期性地加到SDRAM 2。一旦刷新控制器32處于自刷新模式，它將以足夠的頻率自動發(fā)起自動刷新，以防止陣列20、22的存儲單元中存儲的數(shù)據(jù)丟失。
加到刷新控制器32的指令對應(yīng)于加到指令譯碼器4的指令信號的各種組合。這些加到指令譯碼器4的指令信號為CS*、RAS*、CAS*和WE*以及CKE。為了發(fā)出AREF或SREF指令，CS*、RAS*、CAS*必須都為有效的低電平，WE*為無效的高電平。CKE信號確定SDRAM 2是否將導(dǎo)致指令譯碼器產(chǎn)生自動刷新指令或自刷新指令。如果CKE為高電平，指令譯碼器4將AREF指令加給刷新控制器32。如果CKE為低電平，指令譯碼器4將SREF指令加給刷新控制器32。響應(yīng)于AREF指令，SDRAM 2將進(jìn)行自動刷新周期，然后等待可能是另一個AREF指令的另一個指令。響應(yīng)于SREF指令，SDRAM 2將進(jìn)行自刷新周期，并將繼續(xù)這樣做，直到CKE信號變?yōu)楦唠娖健?br> 在行地址已經(jīng)加到地址寄存器12并且存儲在行地址鎖存器26的一個之后，列地址加到地址寄存器12。地址寄存器12將列地址耦合到列地址鎖存器40。根據(jù)SDRAM 2的工作模式，列地址或者通過突發(fā)計(jì)數(shù)器42耦合到列地址緩沖器44，或者耦合到突發(fā)計(jì)數(shù)器42，突發(fā)計(jì)數(shù)器42從地址寄存器12輸出列地址就開始將一系列列地址加到列地址緩沖器44。在另一種情況下，列地址緩沖器44將列地址加到列地址譯碼器48，列地址譯碼器48將各種列地址信號加到相應(yīng)的讀出放大器(sense amplifier)和陣列20、22的各自相關(guān)列電路50、52中的一個。
從陣列20、22中的一個讀出的數(shù)據(jù)分別耦合到陣列20、22的列電路50、52中的一個。然后將數(shù)據(jù)耦合到數(shù)據(jù)輸出寄存器56，數(shù)據(jù)輸出寄存器56將數(shù)據(jù)加到數(shù)據(jù)總線58。要寫入陣列20、22中的一個的數(shù)據(jù)從數(shù)據(jù)總線58通過數(shù)據(jù)輸入寄存器60耦合到列電路50、52，在那里分別傳輸?shù)疥嚵?0、22中的一個。屏蔽寄存器64響應(yīng)數(shù)據(jù)屏蔽DM信號來有選擇地改變列電路50、52的輸入和輸出數(shù)據(jù)流，例如，有選擇地屏蔽從陣列20、22讀出的數(shù)據(jù)。
在圖2中示出了在自動刷新期間降低SDRAM 2或其它DRAM的功耗的功率節(jié)省電路100的一個實(shí)施例。圖2的功率節(jié)省電路100的大部分結(jié)合圖1的SDRAM 2的指令譯碼器4，而功率節(jié)省電路100的一部分結(jié)合地址寄存器12。但是，應(yīng)當(dāng)理解，在圖2中所示的功率節(jié)省電路100可以放在圖1的SDRAM 2的其它部分或者其它類型的存儲器件中。
功率節(jié)省電路100包括將外部地址總線14耦合到內(nèi)部地址總線106的第一組輸入緩沖器102，由相應(yīng)的外部地址位A0-AN提供多個內(nèi)部地址位IA0-IAN。輸入緩沖器102位于地址寄存器12中，但是，如上所述，它們也可以在其它位置。輸入緩沖器102由高電平有效的IBENADD信號使能。同樣，第二組輸入緩沖器110將外部控制總線6耦合到內(nèi)部控制總線116，由相應(yīng)的外部指令信號提供多個內(nèi)部指令信號IC0-ICN。這些外部指令信號包括低電平有效的行地址選通(“RAS*”)信號、低電平有效的列地址選通(“CAS*”)信號、低電平有效的寫使能(“WE*”)信號以及低電平有效的片選(“CS*”)信號。通過輸入緩沖器120耦合高電平有效的時鐘使能CKE信號，以產(chǎn)生內(nèi)部時鐘使能(“ICKE”)信號，通過輸入緩沖器124耦合外部時鐘信號，以產(chǎn)生內(nèi)部時鐘(“ICLK”)信號。第二組中的輸入緩沖器110和用于ICLK信號的輸入緩沖器124由高電平有效的IBENCLK信號使能。可以通過加到緩沖器110的“Z”輸入端的低電平的指令輸入緩沖器使能IBENCMD來將指令信號輸入緩沖器110切換到“三態(tài)”(即，高阻)，以及通過高電平的IBENCMD信號切換到有效的低阻態(tài)。
將IBENCMD信號耦合到連接在電源電壓和各個內(nèi)部指令信號線之間的PMOS晶體管130-134的柵極以及反相器136的輸入端。接著，反相器136連接到NMOS晶體管138的柵極上，NMOS晶體管138連接在地和ICS*信號線之間。在輸入緩沖器110由高電平的IBENCLK信號使能之后，IBENCMD信號跳變到高電平，將輸入緩沖器110切換為低阻態(tài)，并關(guān)斷晶體管130-136，從而使其不影響功率節(jié)省電路100的工作。當(dāng)輸入緩沖器110通過低電平的IBENCMD信號而切換為高阻態(tài)時，晶體管130-136導(dǎo)通，以將與其連接的各個內(nèi)部指令信號線偏置到高電平。
將來自輸入緩沖器110的內(nèi)部指令信號IRAS*、ICAS*、IWE*、ICS*加到指令譯碼單元140，將來自輸入緩沖器110的其他指令信號也加到指令譯碼單元140上。指令譯碼單元140從加到其輸入端的指令信號的各種組合中產(chǎn)生包括自動刷新指令A(yù)REF的多個存儲器指令。如上所述，響應(yīng)于用于譯碼的IRAS*、ICAS*和ICS*處于有效的低電平以及IWE*處于無效的高電平發(fā)出AREF指令。
自動刷新指令A(yù)REF與內(nèi)部時鐘ICLK信號和內(nèi)部時鐘使能ICKE信號一起加到刷新譯碼器150。根據(jù)ICKE信號的狀態(tài)，刷新譯碼器150確定AREF指令是自動刷新還是自刷新。如果ICKE是高電平，則AREF指令解釋為自動刷新指令，在這種情況下刷新譯碼器150將AREF指令傳送到輸出端作為AREF’指令。如果ICKE為低電平，則AREF指令解釋為自刷新指令，在這種情況下刷新譯碼器150產(chǎn)生SREF指令。刷新譯碼器150將繼續(xù)產(chǎn)生SREF指令，直到ICKE信號變高。
AREF指令還加到定時器154，定時器154在一個預(yù)定時間之后產(chǎn)生TOUT脈沖。TOUT脈沖使刷新譯碼器150終止AREF’指令，從而終止自動刷新周期。
所有輸入緩沖器110、120、124以及晶體管130-136、反相器138、指令譯碼單元140、刷新譯碼器150和定時器154如圖2所示位于指令譯碼器4中。但是，如上所述，這些元件也可以位于SDRAM 2的其它位置或者其它存儲器件中。
現(xiàn)在參考圖3的時序圖介紹功率節(jié)省電路100的工作。在時間T0，將構(gòu)成自動刷新AREF指令的控制信號的組合(“CMD”)加到SDRAM 2，并且在時間T1，在外部時鐘CLK信號的上升沿記錄該控制信號組合。在時間T1，外部時鐘使能CKE信號為高電平，從而將AREF指令記錄為自動刷新指令而不是自刷新指令。結(jié)果，指令譯碼單元140(圖2)產(chǎn)生高電平AREF信號，刷新譯碼器150(圖2)在T1之后的短時間內(nèi)產(chǎn)生高電平AREF’信號，而不是SREF信號，從而發(fā)起自動刷新周期。指令譯碼單元140產(chǎn)生的AREF指令還觸發(fā)控制自動刷新周期持續(xù)時間的定時器154。響應(yīng)于AREF信號的發(fā)起，刷新譯碼器150還驅(qū)動IBENADD、IBENCMD和IBENCLK信號為低電平，從而禁止輸入緩沖器110、120、124。隨后，輸入緩沖器110、120、124將不響應(yīng)加到其各個輸入端的信號的變化，從而即使出現(xiàn)信號的快速變化它們也不消耗功率。結(jié)果，在自動刷新模式期間SDRAM 2消耗相當(dāng)?shù)偷墓β?。低電平的IBENCMD信號使晶體管130-136導(dǎo)通，從而在自動刷新周期期間保持IRAS*、ICAS*、IWE*信號為高電平，ICS*信號為低電平。以這種方式驅(qū)動這些信號發(fā)出無操作(“NOP”)指令。但是，由于時鐘輸入緩沖器124被在時間T1變?yōu)榈偷腎BENCLK禁止，所以指令譯碼單元140不會記錄和將這些信號譯碼為無操作(“NOP”)指令。
定時器154在時間T2產(chǎn)生TOUT脈沖，由此使刷新譯碼器150將AREF’信號變?yōu)榈碗娖?，以終止自動刷新周期。刷新譯碼器150還在時間T2將IBENCLK信號驅(qū)動為高電平，通過輸入緩沖器124耦合CLK信號。如果在時間T2外部時鐘CLK信號為低電平，使能輸入緩沖器124在CLK信號的下一個上升沿到達(dá)之前沒有影響。但是，如果在時間T2外部時鐘CLK信號為高電平，在時間T2使能輸入緩沖器124將導(dǎo)致在輸入緩沖器124的輸出端的ICLK信號在時間T2跳變，這將在輸入緩沖器110的輸出端處的指令信號作為有效的存儲器指令記錄。但是，因?yàn)镮BENCMD在時間T2仍處于低電平，所以記錄的存儲器指令為NOP指令，將不會引起SDRAM 2執(zhí)行任何存儲器操作。值得注意的是，偽的ICLK的上升沿不會引起SDRAM 2記錄在IRAS*、ICAS*、IWE*、ICS*信號沒有偏置為NOP指令時可能出現(xiàn)的偽指令。刷新譯碼器150在IBENCLK信號變高之后的一定時間之后將IBENCMD信號變?yōu)楦唠娖?。高電平的IBENCMD信號將指令信號的輸入緩沖器110的輸出端切換為低阻態(tài)，并且關(guān)斷晶體管130-136，使得IRAS*、ICAS*、IWE*信號不再偏置為高電平，ICS*信號不再偏置為低電平。如圖3所示，刷新譯碼器150還在時間T3將IBENADD信號變?yōu)楦唠娖?，但是也可以在時間T2或其它時間將IBENADD信號變?yōu)楦唠娖健?br> 由此，在自動刷新周期期間功率節(jié)省電路100可以降低SDRAM 2的功耗，并且它以避免在自動刷新周期結(jié)束時由于指令信號的輸入緩沖器110使能而記錄偽存儲器指令的可能性的方式實(shí)現(xiàn)上述目的。
在圖4中示出了功率節(jié)省電路200的另一個實(shí)施例。功率節(jié)省電路200與圖2中所示的功率節(jié)省電路100基本相同，并且以基本相同的方式工作。因此，為了簡便起見，在功率節(jié)省電路200中所用的與在功率節(jié)省電路100中所用的電路元件相同的電路元件具有相同的參考數(shù)字，并且不再重復(fù)其操作的說明。功率節(jié)省電路200與功率節(jié)省電路100的不同之處在于通過使用永久使能輸入緩沖器220來從外部時鐘CLK信號產(chǎn)生內(nèi)部時鐘ICLK信號。功率節(jié)省電路還包括由IBENCLK信號使能的內(nèi)部時鐘緩沖器230。
功率節(jié)省電路200與功率節(jié)省電路100的操作基本相同。具體地，響應(yīng)于記錄的AREF指令，IBENCMD、IBENADD和IBENCLK信號跳變?yōu)榈碗娖?，禁止輸入緩沖器102、110和內(nèi)部時鐘緩沖器230。結(jié)果，在響應(yīng)AREF指令而發(fā)起的自動刷新周期期間，輸入緩沖器102、110和在內(nèi)部時鐘緩沖器230下游的電路(未示出)都不消耗功率。但是時鐘信號的輸入緩沖器220和刷新譯碼器150中響應(yīng)于ICLK信號的電路在自動刷新周期期間仍將消耗功率。當(dāng)定時器154由于時間到而產(chǎn)生TOUT脈沖時，刷新譯碼器150可以在ICLK信號的上升沿之后只等待半個ICLK信號的周期，將IBENCMD、IBENADD和IBENCLK信號變?yōu)楦唠娖?。因此，功率?jié)省電路200具有比圖2的功率節(jié)省電路100消耗更多功率的缺點(diǎn)，但是它具有能夠使能輸入緩沖器102、110而不產(chǎn)生偽指令的優(yōu)點(diǎn)。
在圖5中示出了功率節(jié)省電路300的另一個實(shí)施例。功率節(jié)省電路300也與圖2中所示的功率節(jié)省電路100非常類似，并且以基本相同的方式工作。因此，為簡便起見，在功率節(jié)省電路300中所用的與在功率節(jié)省電路100中所用的電路元件相同的電路元件具有相同的參考數(shù)字，并且不再重復(fù)其操作的說明。功率節(jié)省電路300與功率節(jié)省電路100的不同之處在于允許SDRAM 2以在一個降低功率的自動刷新周期結(jié)束時自動將SDRAM 2轉(zhuǎn)換到功率節(jié)省的預(yù)充電模式的模式中工作。除了在圖2的功率節(jié)省電路100中所用的元件之外，圖5的功率節(jié)省電路包括譯碼CKE信號和加到DM輸入端的數(shù)據(jù)屏蔽(“DM”)信號的方式譯碼器310。如上所述，DM信號用來屏蔽從SDRAM 2讀出或向SDRAM 2寫入的數(shù)據(jù)。因此，因?yàn)椴粡腟DRAM2讀出或向SDRAM 2寫入的數(shù)據(jù)，在SDRAM 2的刷新期間不需要DM端。雖然在圖5所示的實(shí)施例中使用了DM輸入端，但是應(yīng)當(dāng)理解，在刷新期間沒有使用的其它一些輸入端也可以用來發(fā)出自動刷新指令。
模式譯碼器如下譯碼這些信號

因此，當(dāng)發(fā)出AREF或SREF指令時如果DM信號為高電平，則SDRAM 2工作在傳統(tǒng)方式。但是，當(dāng)發(fā)出AREF或SREF指令時如果DM信號為低電平，則不管CKE信號的狀態(tài)如何，SDRAM 2工作在上面參考圖2和3介紹的低功率AREF模式。如果當(dāng)發(fā)出AREF指令時或者在自動刷新期間的任何時刻CKE信號為高電平，則當(dāng)TOUT脈沖產(chǎn)生來結(jié)束AREF周期時，SDRAM 2回到正常工作模式，等待另一個存儲器指令。但是，如果當(dāng)發(fā)出AREF指令時CKE信號為低電平，并且在整個自動刷新周期期間保持低電平，則當(dāng)產(chǎn)生TOUT脈沖結(jié)束AREF周期時，刷新譯碼器150’產(chǎn)生高電平有效的低功率預(yù)充電(“LPP”)信號。而且，在低功率預(yù)充電模式中，SDRAM 2保持低功率AREF模式，使得在AREF周期結(jié)束時，刷新譯碼器150’不將IBENCMD、IBENADD和IBENCLK信號變?yōu)楦唠娖?。在SDRAM2中的電路(未示出)響應(yīng)高電平LPP信號而去掉SDRAM 2中不需要供電來保持存儲在存儲陣列20、22(圖1)中的數(shù)據(jù)的電路元件的電源。例如，去掉指令譯碼器4(圖1)、列譯碼器48和一些行譯碼器28上的電源。
如上所述SDRAM 2保持在低功率AREF模式和低功率預(yù)充電模式中，直到CKE信號變?yōu)楦唠娖?。而且，如上所述，如果在AREF周期期間的任何時刻CKE信號變?yōu)楦唠娖?，則在AREF周期結(jié)束時將不產(chǎn)生高電平有效的LPP信號。當(dāng)CKE信號變?yōu)楦唠娖綍r，如上所述刷新譯碼器150’將IBENCMD、IBENADD和IBENCLK信號變?yōu)楦唠娖?。刷新譯碼器150’還將LPP信號變?yōu)闊o效的低電平，對SDRAM 2中的電路重新加電。因此，具有LPP模式的低功率AREF模式在自動刷新周期期間不僅最小化由SDRAM 2消耗的功率，并且在其中消耗功率甚至更少的自動刷新周期結(jié)束時自動將SDRAM 2切換到工作模式。
雖然在圖5所示的功率節(jié)省電路300使用DM信號區(qū)分具有和不具有低功率預(yù)充電模式的低功率自動刷新模式，但是也可以使用區(qū)別于這些模式的其它方法。例如，在SDRAM 2初始化期間，可以編程傳統(tǒng)模式寄存器(未示出)的一位或多位來發(fā)起所選工作模式。
圖6示出了使用包含這里介紹的功率節(jié)省電路的實(shí)施例或者根據(jù)本發(fā)明的功率節(jié)省電路的其它實(shí)施例的SDRAM 2或其它存儲器件的計(jì)算機(jī)系統(tǒng)400的實(shí)施例。計(jì)算機(jī)系統(tǒng)400包括執(zhí)行各種計(jì)算功能的處理器402，例如運(yùn)行特定軟件來執(zhí)行特定計(jì)算或任務(wù)。處理器402包括一個通常包括地址總線、控制總線和數(shù)據(jù)總線的處理器總線404。另外，計(jì)算機(jī)系統(tǒng)400包括一個或多個連接到處理器402的輸入裝置414，例如，鍵盤或鼠標(biāo)，以允許操作人員與計(jì)算機(jī)系統(tǒng)400接口。通常，計(jì)算機(jī)系統(tǒng)400還包括一個連接到處理器402的輸出裝置416，這種輸出裝置一般為打印機(jī)或視頻終端。一個或多個數(shù)據(jù)存儲裝置418通常也連接到處理器402，以存儲數(shù)據(jù)或從外部存儲介質(zhì)(未示出)恢復(fù)數(shù)據(jù)。典型的存儲裝置418的例子包括硬盤和軟盤、盒式磁帶以及光盤只讀存儲器(CD-ROM)。處理器402一般還連接到通常為靜態(tài)隨機(jī)存取存儲器(“SRAM”)的高速緩沖存儲器426，并且通過存儲器控制器430連接到SDRAM 2。如上所述，存儲器控制器430包括一根耦合到地址總線14(圖1)的地址總線，將行地址和列地址耦合到DRAM 2。存儲器控制器430還包括一根控制總線，將控制信號耦合到SDRAM 2的控制總線6。SDRAM 2的外部數(shù)據(jù)總線58直接或通過存儲器控制器430耦合到處理器402的數(shù)據(jù)總線。存儲器控制器430將適當(dāng)?shù)闹噶钚盘柤拥絊DRAM 2，使SDRAM 2以上述一種或多個功率節(jié)省模式工作。
由上述可以顯而易見，雖然為了說明的目的介紹了本發(fā)明的具體實(shí)施例，但是不脫離本發(fā)明的精神和范圍可以進(jìn)行各種修改。因此，本發(fā)明僅由附帶的權(quán)利要求書限定。
權(quán)利要求
1.一種在動態(tài)隨機(jī)存取存儲器(“DRAM”)刷新期間用于動態(tài)隨機(jī)存取存儲器中的功率節(jié)省電路，該功率節(jié)省電路包括第一組輸入緩沖器，用于從加到輸入緩沖器的外部信號來產(chǎn)生各個內(nèi)部指令信號，第一組中的輸入緩沖器將由第一刷新信號禁止；一個偏置電路，用于響應(yīng)第二刷新信號而偏置至少一個內(nèi)部指令信號；以及一個刷新譯碼器，譯碼至少一個指示DRAM刷新的內(nèi)部指令，并響應(yīng)到達(dá)的指令來刷新DRAM，在DRAM刷新期間，刷新譯碼器產(chǎn)生第一和第二刷新信號。
2.如權(quán)利要求1所述的功率節(jié)省電路，其中第一和第二刷新信號包括一個自動刷新信號。
3.如權(quán)利要求1所述的功率節(jié)省電路，其中刷新譯碼器在自動刷新周期結(jié)束時還用來去掉指令信號的偏置并且使能第一組中的輸入緩沖器。
4.如權(quán)利要求1所述的功率節(jié)省電路，還包括一個時鐘輸入緩沖器，通過該時鐘輸入緩沖器施加外部時鐘信號，以產(chǎn)生內(nèi)部時鐘信號，該時鐘輸入緩沖器由第三刷新信號禁止，并且其中刷新控制器用來在DRAM刷新期間產(chǎn)生第三刷新信號。
5.如權(quán)利要求1所述的功率節(jié)省電路，還包括一個時鐘輸入緩沖器，通過該時鐘輸入緩沖器施加外部時鐘信號，以產(chǎn)生內(nèi)部時鐘信號，并且其中刷新控制器響應(yīng)于內(nèi)部時鐘信號預(yù)定跳變而來終止第一和第二刷新信號。
6.如權(quán)利要求5所述的功率節(jié)省電路，其中所述刷新控制器在檢測到預(yù)定跳變之后時鐘信號的半個周期時用來終止第一和第二刷新信號。
7.如權(quán)利要求5所述的功率節(jié)省電路，其中所述刷新控制器響應(yīng)檢測到的與預(yù)定跳變的極性不同的時鐘信號的第二跳變而來終止第一和第二刷新信號。
8.如權(quán)利要求1所述的功率節(jié)省電路，其中所述偏置電路包括一個連接到第一組中的輸入緩沖器的輸出端的晶體管，通過該晶體管耦合至少一個內(nèi)部指令信號。
9.如權(quán)利要求1所述的功率節(jié)省電路，其中所述偏置電路用于將多個內(nèi)部指令信號偏置到發(fā)出無操作存儲器指令的各自狀態(tài)。
10.如權(quán)利要求1所述的功率節(jié)省電路，其中所述刷新譯碼器還用于檢測預(yù)定指令信號的狀態(tài)，并且在自動刷新周期結(jié)束時響應(yīng)檢測到的預(yù)定指令信號的第一狀態(tài)而繼續(xù)偏置指令信號，并禁止第一組輸入緩沖器。
11.如權(quán)利要求10所述的功率節(jié)省電路，其中所述刷新譯碼器還響應(yīng)檢測到的預(yù)定指令信號從第一狀態(tài)到第二狀態(tài)的跳變而去掉指令信號的偏置，并且使能第一組中的輸入緩沖器。
12.如權(quán)利要求10所述的功率節(jié)省電路，其中所述刷新譯碼器還響應(yīng)檢測到的預(yù)定命令信號的第一狀態(tài)而在自動刷新周期結(jié)束時禁止動態(tài)隨機(jī)存取存儲器的預(yù)定元件。
13.如權(quán)利要求12所述的功率節(jié)省電路，其中所述刷新譯碼器還響應(yīng)檢測到的預(yù)定指令信號從第一狀態(tài)到第二狀態(tài)的跳變而使能動態(tài)隨機(jī)存取存儲器的預(yù)定元件。
14.如權(quán)利要求1所述的功率節(jié)省電路，其中所述刷新譯碼器還包括第一譯碼器，用來譯碼至少一個指示DRAM刷新的內(nèi)部指令，并響應(yīng)到達(dá)的指令而產(chǎn)生預(yù)定的刷新信號；一個連接到第一譯碼器的定時器，該定時器由預(yù)定刷新信號觸發(fā)，并在預(yù)定刷新信號之后的預(yù)定時間產(chǎn)生刷新終止信號；以及連接到第一譯碼器和定時器的第二譯碼器，第二譯碼器響應(yīng)預(yù)定的刷新信號而產(chǎn)生刷新指令以及第一和第二刷新信號，第二譯碼器還響應(yīng)刷新終止信號而終止刷新指令以及第一和第二刷新信號。
15.如權(quán)利要求14所述的功率節(jié)省電路，其中所述預(yù)定刷新信號包括自動刷新信號，所述刷新指令包括自動刷新指令。
16.一種在動態(tài)隨機(jī)存取存儲器(“DRAM”)刷新期間用于動態(tài)隨機(jī)存取存儲器中的功率節(jié)省電路，該功率節(jié)省電路包括第一組輸入緩沖器，用于從加到輸入緩沖器的外部指令信號產(chǎn)生各個內(nèi)部指令信號，第一組中的輸入緩沖器由第一刷新信號來禁止；一個時鐘輸入緩沖器，通過時鐘輸入緩沖器耦合外部時鐘信號，以產(chǎn)生內(nèi)部時鐘信號；一個偏置電路，用于響應(yīng)第二刷新信號而偏置至少一個內(nèi)部指令信號；以及一個刷新譯碼器，用于譯碼至少一個自動刷新指令，并響應(yīng)到達(dá)的指令而發(fā)起自動刷新周期，刷新譯碼器還用于檢測第一和第二預(yù)定指令信號的狀態(tài)，刷新譯碼器還用于響應(yīng)譯碼的自動刷新指令以及檢測到的第一預(yù)定指令信號的第一狀態(tài)和第二預(yù)定指令信號的第一狀態(tài)而進(jìn)行DRAM的自刷新；響應(yīng)譯碼的自動刷新指令以及檢測到的第一預(yù)定指令信號的第二狀態(tài)和第二預(yù)定指令信號的第一狀態(tài)而進(jìn)行DRAM的自動刷新；響應(yīng)譯碼的自動刷新指令以及檢測到的第一預(yù)定指令信號的第一狀態(tài)和第二預(yù)定指令信號的第二狀態(tài)而進(jìn)行DRAM的自動刷新，并產(chǎn)生第一和第二刷新信號；以及響應(yīng)譯碼的自動刷新指令以及檢測到的第一預(yù)定指令信號的第二狀態(tài)和第二預(yù)定指令信號的第二狀態(tài)而進(jìn)行DRAM的自動刷新，產(chǎn)生第一和第二刷新信號，并且在自動刷新周期結(jié)束時禁止除第一組輸入緩沖器之外的DRAM的元件。
17.如權(quán)利要求16所述的功率節(jié)省電路，其中所述時鐘輸入緩沖器由第三刷新信號禁止，并且其中刷新譯碼器還與第一和第二刷新信號一起產(chǎn)生第三刷新信號。
18.如權(quán)利要求16所述的功率節(jié)省電路，其中第一預(yù)定信號包括一個時鐘使能信號。
19.如權(quán)利要求16所述的功率節(jié)省電路，其中第二預(yù)定信號包括一個數(shù)據(jù)屏蔽信號。
20.如權(quán)利要求16所述的功率節(jié)省電路，其中如果刷新譯碼器檢測到第一預(yù)定指令信號的第一狀態(tài)和第二預(yù)定指令信號的第二狀態(tài)，則在自動刷新周期結(jié)束時用來終止第一和第二刷新信號，如果刷新譯碼器檢測到第一預(yù)定指令信號的第二狀態(tài)和第二預(yù)定指令信號的第二狀態(tài)，則在自動刷新周期結(jié)束時還用來繼續(xù)產(chǎn)生第一和第二刷新信號。
21.如權(quán)利要求20所述的功率節(jié)省電路，其中只要第二預(yù)定指令信號保持在第二狀態(tài)，則刷新譯碼器在自動刷新周期結(jié)束時用來繼續(xù)產(chǎn)生第一和第二刷新信號。
22.如權(quán)利要求20所述的功率節(jié)省電路，其中所述刷新譯碼器通過檢測到內(nèi)部時鐘信號的預(yù)定跳變在自動刷新周期結(jié)束時用來終止第一和第二刷新信號，并且響應(yīng)檢測到的時鐘信號的預(yù)定跳變而終止第一和第二刷新信號。
23.如權(quán)利要求22所述的功率節(jié)省電路，其中所述刷新譯碼器在終止第一和第二刷新信號之前，在檢測到預(yù)定跳變之后等待預(yù)定時間，才終止第一和第二刷新信號。
24.如權(quán)利要求16所述的功率節(jié)省電路，其中所述偏置電路偏置多個內(nèi)部指令信號，以產(chǎn)生無操作存儲器指令。
25.如權(quán)利要求16所述的功率節(jié)省電路，其中所述刷新譯碼器包括第一譯碼器，用于譯碼至少一個指示DRAM刷新的內(nèi)部指令，并響應(yīng)到達(dá)的指令而產(chǎn)生預(yù)定的刷新信號；連接到第一譯碼器的定時器，該定時器由預(yù)定的刷新信號觸發(fā)，并在預(yù)定刷新信號之后的預(yù)定時間產(chǎn)生刷新終止信號；以及連接到第一譯碼器和定時器的第二譯碼器，第二譯碼器響應(yīng)預(yù)定的刷新信號而產(chǎn)生刷新指令以及第一和第二刷新信號，第二譯碼器還響應(yīng)刷新終止信號而終止刷新指令以及第一和第二刷新信號。
26.如權(quán)利要求25所述的功率節(jié)省電路，其中所述預(yù)定刷新信號包括一個自動刷新信號，所述刷新指令包括一個自動刷新指令。
27.如權(quán)利要求16所述的功率節(jié)省電路，其中偏置電路包括一個連接到第一組中的輸入緩沖器的輸出端的晶體管，通過該晶體管耦合至少一個內(nèi)部指令信號。
28.一種動態(tài)隨機(jī)存取存儲器(“DRAM”)，包括一個行地址電路，用來接收并譯碼加到外部端子的行地址信號；一個列地址電路，用來接收并譯碼加到外部端子的列地址信號；一個動態(tài)隨機(jī)存取存儲單元陣列，用來存儲從位于通過譯碼行地址信號和譯碼列地址信號而確定的位置上的陣列中寫入的或從中讀出的數(shù)據(jù)；一個數(shù)據(jù)通道電路，用來在陣列和外部數(shù)據(jù)段之間耦合與數(shù)據(jù)對應(yīng)的數(shù)據(jù)信號；一個指令信號發(fā)生器，產(chǎn)生一系列對應(yīng)于加到各個外部端子的指令信號的控制信號，并通過第一組輸入緩沖器耦合，以產(chǎn)生各個內(nèi)部指令信號，第一組中的輸入緩沖器由第一刷新信號禁止，該指令信號發(fā)生器還包括一個響應(yīng)第二刷新信號而偏置至少一個內(nèi)部指令信號的偏置電路；以及一個刷新譯碼器，用來譯碼至少一個指示DRAM刷新的內(nèi)部指令，并響應(yīng)到達(dá)的指令而刷新DRAM，在DRAM刷新期間，該刷新譯碼器產(chǎn)生第一和第二刷新信號。
29.如權(quán)利要求28所述的動態(tài)隨機(jī)存取存儲器，其中第一和第二刷新信號包括一個自動刷新信號。
30.如權(quán)利要求28所述的動態(tài)隨機(jī)存取存儲器，其中所述刷新譯碼器在自動刷新周期結(jié)束時還去掉指令信號的偏置并且使能第一組中的輸入緩沖器。
31.如權(quán)利要求28所述的動態(tài)隨機(jī)存取存儲器，還包括一個時鐘輸入緩沖器，通過該時鐘輸入緩沖器施加外部時鐘信號，以產(chǎn)生內(nèi)部時鐘信號，該時鐘輸入緩沖器由第三刷新信號禁止，并且其中刷新控制器在DRAM刷新期間產(chǎn)生第三刷新信號。
32.如權(quán)利要求28所述的動態(tài)隨機(jī)存取存儲器，還包括一個時鐘輸入緩沖器，通過該時鐘輸入緩沖器施加外部時鐘信號，以產(chǎn)生內(nèi)部時鐘信號，并且其中刷新控制器響應(yīng)內(nèi)部時鐘信號的預(yù)定跳變而終止第一和第二刷新信號。
33.如權(quán)利要求32所述的動態(tài)隨機(jī)存取存儲器，其中所述刷新控制器用于在檢測到預(yù)定的跳變之后時鐘信號的半個周期時終止第一和第二刷新信號。
34.如權(quán)利要求32所述的動態(tài)隨機(jī)存取存儲器，其中刷新控制器響應(yīng)檢測到的與預(yù)定跳變的極性不同的時鐘信號的第二跳變而終止第一和第二刷新信號。
35.如權(quán)利要求28所述的動態(tài)隨機(jī)存取存儲器，其中所述偏置電路包括一個連接到第一組中的輸入緩沖器的輸出端的晶體管，通過該晶體管耦合至少一個內(nèi)部指令信號。
36.如權(quán)利要求28所述的動態(tài)隨機(jī)存取存儲器，其中所述偏置電路將多個內(nèi)部指令信號偏置到發(fā)出無操作存儲器指令的各自狀態(tài)。
37.如權(quán)利要求28所述的動態(tài)隨機(jī)存取存儲器，其中刷新譯碼器還用于檢測預(yù)定指令信號的狀態(tài)，并且在自動刷新周期結(jié)束時響應(yīng)檢測到的預(yù)定指令信號的第一狀態(tài)而繼續(xù)偏置指令信號，并禁止第一組輸入緩沖器。
38.如權(quán)利要求37所述的動態(tài)隨機(jī)存取存儲器，其中所述刷新譯碼器還響應(yīng)檢測到的預(yù)定指令信號從第一狀態(tài)到第二狀態(tài)的跳變而去掉指令信號的偏置，并且使能第一組中的輸入緩沖器。
39.如權(quán)利要求37所述的動態(tài)隨機(jī)存取存儲器，其中所述刷新譯碼器還響應(yīng)檢測到的預(yù)定指令信號的第一狀態(tài)而在自動刷新周期結(jié)束時禁止動態(tài)隨機(jī)存取存儲器的預(yù)定元件。
40.如權(quán)利要求39所述的動態(tài)隨機(jī)存取存儲器，其中刷新譯碼器還響應(yīng)檢測到的預(yù)定指令信號從第一狀態(tài)到第二狀態(tài)的跳變而使能動態(tài)隨機(jī)存取存儲器的預(yù)定元件。
42.如權(quán)利要求28所述的動態(tài)隨機(jī)存取存儲器，其中所述刷新譯碼器包括第一譯碼器，用于譯碼至少一個指示DRAM刷新的內(nèi)部指令，并響應(yīng)到達(dá)的指令而產(chǎn)生預(yù)定的刷新信號；一個連接到第一譯碼器的定時器，該定時器由預(yù)定刷新信號觸發(fā)，并在預(yù)定刷新信號之后的預(yù)定時間產(chǎn)生刷新終止信號；以及連接到第一譯碼器和定時器的第二譯碼器，第二譯碼器響應(yīng)預(yù)定的刷新信號而產(chǎn)生刷新指令以及第一和第二刷新信號，第二譯碼器還響應(yīng)刷新終止信號而終止刷新指令以及第一和第二刷新信號。
43.如權(quán)利要求42所述的動態(tài)隨機(jī)存取存儲器，其中所述預(yù)定刷新信號包括一個自動刷新信號，刷新指令包括一個自動刷新指令。
44.一種動態(tài)隨機(jī)存取存儲器(“DRAM”)，包括一個行地址電路，用來接收并譯碼加到外部端子的行地址信號；一個列地址電路，用來接收并譯碼加到外部端子的列地址信號；一個動態(tài)隨機(jī)存取存儲單元陣列，用來存儲從位于通過譯碼行地址信號和譯碼列地址信號而確定的位置上的陣列中寫入的或從中讀出的數(shù)據(jù)；一個數(shù)據(jù)通道電路，在陣列和外部數(shù)據(jù)段之間耦合與數(shù)據(jù)對應(yīng)的數(shù)據(jù)信號；一個時鐘輸入緩沖器，通過該時鐘輸入緩沖器耦合外部時鐘信號，以產(chǎn)生內(nèi)部時鐘信號；一個指令信號發(fā)生器，產(chǎn)生一系列對應(yīng)于加到各個外部端子的指令信號的控制信號，并通過第一組輸入緩沖器耦合，以產(chǎn)生各個內(nèi)部指令信號，第一組中的輸入緩沖器由第一刷新信號禁止，該指令信號發(fā)生器還包括響應(yīng)第二刷新信號而偏置至少一個內(nèi)部指令信號的偏置電路；一個刷新譯碼器，用于譯碼至少一個自動刷新指令，并響應(yīng)到達(dá)的指令而發(fā)起自動刷新周期，刷新譯碼器還用于檢測第一和第二預(yù)定指令信號的狀態(tài)，刷新譯碼器還用于響應(yīng)譯碼的自動刷新指令以及檢測到的第一預(yù)定指令信號的第一狀態(tài)和第二預(yù)定指令信號的第一狀態(tài)而進(jìn)行DRAM的自刷新；響應(yīng)譯碼的自動刷新指令以及檢測到的第一預(yù)定指令信號的第二狀態(tài)和第二預(yù)定指令信號的第一狀態(tài)而進(jìn)行DRAM的自動刷新；響應(yīng)譯碼的自動刷新指令以及檢測到的第一預(yù)定指令信號的第一狀態(tài)和第二預(yù)定指令信號的第二狀態(tài)而進(jìn)行DRAM的自動刷新，并產(chǎn)生第一和第二刷新信號；以及響應(yīng)譯碼的自動刷新指令以及檢測到的第一預(yù)定指令信號的第二狀態(tài)和第二預(yù)定指令信號的第二狀態(tài)而進(jìn)行DRAM的自動刷新，產(chǎn)生第一和第二刷新信號，并且在自動刷新周期結(jié)束時禁止除第一組輸入緩沖器之外的DRAM的元件。
45.如權(quán)利要求44所述的動態(tài)隨機(jī)存取存儲器，其中所述時鐘輸入緩沖器由第三刷新信號禁止，并且其中所述刷新譯碼器還與第一和第二刷新信號一起產(chǎn)生第三刷新信號。
46.如權(quán)利要求44所述的動態(tài)隨機(jī)存取存儲器，其中第一預(yù)定信號包括一個時鐘使能信號。
47.如權(quán)利要求44所述的動態(tài)隨機(jī)存取存儲器，其中第二預(yù)定信號包括一個數(shù)據(jù)屏蔽信號。
48.如權(quán)利要求44所述的動態(tài)隨機(jī)存取存儲器，其中如果刷新譯碼器檢測到第一預(yù)定指令信號的第一狀態(tài)和第二預(yù)定指令信號的第二狀態(tài)，則在自動刷新周期結(jié)束時終止第一和第二刷新信號，如果刷新譯碼器檢測到第一預(yù)定指令信號的第二狀態(tài)和第二預(yù)定指令信號的第二狀態(tài)，則在自動刷新周期結(jié)束時還繼續(xù)產(chǎn)生第一和第二刷新信號。
49.如權(quán)利要求48所述的動態(tài)隨機(jī)存取存儲器，其中只要第二預(yù)定指令信號保持在第二狀態(tài)，則刷新譯碼器在自動刷新周期結(jié)束時繼續(xù)產(chǎn)生第一和第二刷新信號。
50.如權(quán)利要求48所述的動態(tài)隨機(jī)存取存儲器，其中所述刷新譯碼器通過檢測到內(nèi)部時鐘信號的預(yù)定跳變而在自動刷新周期結(jié)束時終止第一和第二刷新信號，并且響應(yīng)檢測到的時鐘信號的預(yù)定跳變而終止第一和第二刷新信號。
51.如權(quán)利要求44所述的動態(tài)隨機(jī)存取存儲器，其中所述偏置電路偏置多個內(nèi)部指令信號，以產(chǎn)生無操作存儲器指令。
52.如權(quán)利要求44所述的動態(tài)隨機(jī)存取存儲器，其中所述刷新譯碼器包括第一譯碼器，用于譯碼至少一個指示DRAM刷新的內(nèi)部指令，并響應(yīng)到達(dá)的指令而產(chǎn)生預(yù)定的刷新信號；一個連接到第一譯碼器的定時器，該定時器由預(yù)定的刷新信號觸發(fā)，并在預(yù)定刷新信號之后的預(yù)定時間產(chǎn)生刷新終止信號；以及連接到第一譯碼器和定時器的第二譯碼器，第二譯碼器響應(yīng)預(yù)定的刷新信號而產(chǎn)生刷新指令以及第一和第二刷新信號，第二譯碼器還響應(yīng)刷新終止信號而終止刷新指令以及第一和第二刷新信號。
53.如權(quán)利要求44所述的功率節(jié)省電路，其中所述偏置電路包括一個連接到第一組中的輸入緩沖器的輸出端的晶體管，通過該晶體管耦合至少一個內(nèi)部指令信號。
54.一個計(jì)算機(jī)系統(tǒng)，包括一個具有處理器總線的處理器；一個通過處理器總線連接到處理器上的輸入裝置，適于將數(shù)據(jù)輸入到計(jì)算機(jī)系統(tǒng)中；一個通過處理器總線連接到處理器上的輸出裝置，適于將數(shù)據(jù)從計(jì)算機(jī)系統(tǒng)中輸出；一個存儲器控制器，產(chǎn)生具有多個列地址位的列地址，隨后產(chǎn)生具有多個行地址位的行地址，該存儲器控制器在產(chǎn)生多個列地址位之前產(chǎn)生陣列選擇信號，陣列選擇信號對應(yīng)于列地址位，并具有第一狀態(tài)或第二狀態(tài)；以及一個連接到存儲器控制器的存儲器件，存儲器件包括一個行地址電路，用來接收并譯碼加到外部端子的行地址信號；一個列地址電路，用來接收并譯碼加到外部端子的列地址信號；一個動態(tài)隨機(jī)存取存儲單元陣列，用來存儲從位于通過譯碼行地址信號和譯碼列地址信號而確定的位置上的陣列中寫入的或從中讀出的數(shù)據(jù)；一個數(shù)據(jù)通道電路，在陣列和外部數(shù)據(jù)段之間耦合與數(shù)據(jù)對應(yīng)的數(shù)據(jù)信號；一個指令信號發(fā)生器，產(chǎn)生一系列對應(yīng)于加到各個外部端子的指令信號的控制信號，并通過第一組輸入緩沖器耦合，以產(chǎn)生各個內(nèi)部指令信號，在第一組中的輸入緩沖器由第一刷新信號禁止，該指令信號發(fā)生器還包括響應(yīng)第二刷新信號而偏置至少一個內(nèi)部指令信號的偏置電路；以及一個刷新譯碼器，用于譯碼至少一個指示DRAM刷新的內(nèi)部指令，并響應(yīng)到達(dá)的指令而刷新DRAM，在DRAM刷新期間，該刷新譯碼器產(chǎn)生第一和第二刷新信號。
55.如權(quán)利要求54所述的計(jì)算機(jī)系統(tǒng)，其中第一和第二刷新信號包括一個自動刷新信號。
56.如權(quán)利要求54所述的計(jì)算機(jī)系統(tǒng)，其中所述刷新譯碼器在自動刷新周期結(jié)束時還用來去掉指令信號的偏置并且使能第一組中的輸入緩沖器。
57.如權(quán)利要求54所述的計(jì)算機(jī)系統(tǒng)，還包括一個時鐘輸入緩沖器，通過該時鐘輸入緩沖器施加外部時鐘信號，以產(chǎn)生內(nèi)部時鐘信號，該時鐘輸入緩沖器由第三刷新信號禁止，并且其中刷新控制器在DRAM刷新期間產(chǎn)生第三刷新信號。
58.如權(quán)利要求54所述的計(jì)算機(jī)系統(tǒng)，還包括一個時鐘輸入緩沖器，通過該時鐘輸入緩沖器施加外部時鐘信號，以產(chǎn)生內(nèi)部時鐘信號，并且其中刷新控制器響應(yīng)內(nèi)部時鐘信號預(yù)定的跳變而終止第一和第二刷新信號。
59.如權(quán)利要求54所述的計(jì)算機(jī)系統(tǒng)，其中所述偏置電路包括一個連接到第一組中的輸入緩沖器的輸出端的晶體管，通過該晶體管耦合至少一個內(nèi)部指令信號。
60.如權(quán)利要求54所述的計(jì)算機(jī)系統(tǒng)，其中刷新譯碼器還用來檢測預(yù)定指令信號的狀態(tài)，并且在自動刷新周期結(jié)束時響應(yīng)檢測到的預(yù)定指令信號的第一狀態(tài)而繼續(xù)偏置指令信號，并禁止第一組輸入緩沖器。
61.如權(quán)利要求54所述的計(jì)算機(jī)系統(tǒng)，其中所述刷新譯碼器包括第一譯碼器，用于譯碼至少一個指示DRAM刷新的內(nèi)部指令，并響應(yīng)到達(dá)的指令而產(chǎn)生預(yù)定的刷新信號；一個連接到第一譯碼器的定時器，該定時器由預(yù)定刷新信號觸發(fā)，并在預(yù)定刷新信號之后的預(yù)定時間產(chǎn)生刷新終止信號；以及連接到第一譯碼器和定時器的第二譯碼器，第二譯碼器響應(yīng)預(yù)定的刷新信號而產(chǎn)生刷新指令以及第一和第二刷新信號，第二譯碼器還響應(yīng)刷新終止信號而終止刷新指令以及第一和第二刷新信號。
62.如權(quán)利要求61所述的計(jì)算機(jī)系統(tǒng)，其中所述預(yù)定刷新信號包括一個自動刷新信號，所述刷新指令包括一個自動刷新指令。
63.一種計(jì)算機(jī)系統(tǒng)，包括一個具有處理器總線的處理器；一個通過處理器總線連接到處理器上的輸入裝置，適于將數(shù)據(jù)輸入到計(jì)算機(jī)系統(tǒng)中；一個通過處理器總線連接到處理器上的輸出裝置，適于將數(shù)據(jù)從計(jì)算機(jī)系統(tǒng)中輸出；一個存儲器控制器，產(chǎn)生具有多個列地址位的列地址，隨后產(chǎn)生具有多個行地址位的行地址，存儲器控制器在產(chǎn)生多個列地址位之前產(chǎn)生陣列選擇信號，陣列選擇信號對應(yīng)于列地址位，并具有第一狀態(tài)或第二狀態(tài)；以及一個連接到存儲器控制器的存儲器件，存儲器件包括一個行地址電路，用來接收并譯碼加到外部端子的行地址信號；一個列地址電路，用來接收并譯碼加到外部端子的列地址信號；一個動態(tài)隨機(jī)存取存儲單元的陣列，用來存儲從位于通過譯碼行地址信號和列地址信號而確定的位置上的陣列中寫入的或從中讀出的數(shù)據(jù)；一個數(shù)據(jù)通道電路，在陣列和外部數(shù)據(jù)段之間耦合與數(shù)據(jù)對應(yīng)的數(shù)據(jù)信號；一個時鐘輸入緩沖器，通過該時鐘輸入緩沖器耦合外部時鐘信號，以產(chǎn)生內(nèi)部時鐘信號；一個指令信號發(fā)生器，產(chǎn)生一系列對應(yīng)于加到各個外部端子的指令信號的控制信號，并通過第一組輸入緩沖器耦合，以產(chǎn)生各個內(nèi)部指令信號，第一組中的輸入緩沖器由第一刷新信號禁止，該指令信號發(fā)生器還包括響應(yīng)第二刷新信號而偏置至少一個內(nèi)部指令信號的偏置電路；以及一個刷新譯碼器，用于譯碼至少一個自動刷新指令，并響應(yīng)到達(dá)的指令發(fā)起自動刷新周期，刷新譯碼器還用于檢測第一和第二預(yù)定指令信號的狀態(tài)，刷新譯碼器還用于響應(yīng)譯碼的自動刷新指令以及檢測到的第一預(yù)定指令信號的第一狀態(tài)和第二預(yù)定指令信號的第一狀態(tài)而進(jìn)行DRAM的自刷新；響應(yīng)譯碼的自動刷新指令以及檢測到的第一預(yù)定指令信號的第二狀態(tài)和第二預(yù)定指令信號的第一狀態(tài)而進(jìn)行DRAM的自動刷新；響應(yīng)譯碼的自動刷新指令以及檢測到的第一預(yù)定指令信號的第一狀態(tài)和第二預(yù)定指令信號的第二狀態(tài)而進(jìn)行DRAM的自動刷新，并產(chǎn)生第一和第二刷新信號；以及響應(yīng)譯碼的自動刷新指令以及檢測到的第一預(yù)定指令信號的第二狀態(tài)和第二預(yù)定指令信號的第二狀態(tài)而進(jìn)行DRAM的自動刷新，產(chǎn)生第一和第二刷新信號，并且在自動刷新周期結(jié)束時禁止除第一組輸入緩沖器之外的DRAM的元件。
64.如權(quán)利要求63所述的計(jì)算機(jī)系統(tǒng)，其中所述時鐘輸入緩沖器由第三刷新信號禁止，并且其中所述刷新譯碼器還與第一和第二刷新信號一起產(chǎn)生第三刷新信號。
65.如權(quán)利要求63所述的計(jì)算機(jī)系統(tǒng)，其中所述第一預(yù)定信號包括一個時鐘使能信號。
66.如權(quán)利要求63所述的計(jì)算機(jī)系統(tǒng)，其中所述第二預(yù)定信號包括一個數(shù)據(jù)屏蔽信號。
67.如權(quán)利要求63所述的計(jì)算機(jī)系統(tǒng)，其中如果所述刷新譯碼器檢測到第一預(yù)定指令信號的第一狀態(tài)和第二預(yù)定指令信號的第二狀態(tài)，則用來在自動刷新周期結(jié)束時終止第一和第二刷新信號，如果所述刷新譯碼器檢測到第一預(yù)定指令信號的第二狀態(tài)和第二預(yù)定指令信號的第二狀態(tài)，則在自動刷新周期結(jié)束時繼續(xù)產(chǎn)生第一和第二刷新信號。
68.如權(quán)利要求63所述的計(jì)算機(jī)系統(tǒng)，其中只要第二預(yù)定指令信號保持在第二狀態(tài)，則所述刷新譯碼器在自動刷新周期結(jié)束時繼續(xù)產(chǎn)生第一和第二刷新信號。
69.如權(quán)利要求67所述的計(jì)算機(jī)系統(tǒng)，其中所述刷新譯碼器通過檢測到內(nèi)部時鐘信號的預(yù)定跳變而在自動刷新周期結(jié)束時終止第一和第二刷新信號，并且響應(yīng)檢測到的時鐘信號的預(yù)定跳變而終止第一和第二刷新信號。
70.如權(quán)利要求63所述的計(jì)算機(jī)系統(tǒng)，其中所述偏置電路偏置多個內(nèi)部指令信號，以產(chǎn)生無操作存儲器指令。
71.如權(quán)利要求63所述的計(jì)算機(jī)系統(tǒng)，其中所述刷新譯碼器還包括第一譯碼器，用于譯碼至少一個指示DRAM刷新的內(nèi)部指令，并響應(yīng)到達(dá)的指令而產(chǎn)生預(yù)定的刷新信號；連接到第一譯碼器的定時器，該定時器由預(yù)定的刷新信號觸發(fā)，并在預(yù)定刷新信號之后的預(yù)定時間產(chǎn)生刷新終止信號；以及連接到第一譯碼器和定時器的第二譯碼器，第二譯碼器響應(yīng)預(yù)定的刷新信號而產(chǎn)生刷新指令以及第一和第二刷新信號，第二譯碼器還響應(yīng)刷新終止信號而終止刷新指令以及第一和第二刷新信號。
72.如權(quán)利要求63所述的計(jì)算機(jī)系統(tǒng)，其中所述偏置電路包括一個連接到在第一組中的輸入緩沖器的輸出端的晶體管，通過該晶體管耦合至少一個內(nèi)部指令信號。
73.一種具有耦合指令信號的第一組輸入緩沖器的動態(tài)隨機(jī)存取存儲器進(jìn)行自動刷新的方法，該方法包括在進(jìn)行自動刷新周期期間禁止第一組輸入緩沖器；在自動刷新周期期間偏置多個指令信號，以發(fā)出預(yù)定的存儲器指令；在自動刷新周期結(jié)束時，去掉指令信號的偏置，并使能第一組輸入緩沖器。
74.如權(quán)利要求73所述的方法，其中動態(tài)隨機(jī)存取存儲器包括一個與通過時鐘輸入緩沖器加到動態(tài)隨機(jī)存取存儲器的時鐘信號同步操作的同步動態(tài)隨機(jī)存取存儲器。
75.如權(quán)利要求74所述的方法，還包括在自動刷新周期的至少一部分時間內(nèi)禁止時鐘輸入緩沖器，并且在自動刷新周期結(jié)束時重新使能時鐘輸入緩沖器。
76.如權(quán)利要求75所述的方法，其中去掉指令信號的偏置并使能第一組輸入緩沖器的動作包括檢查通過時鐘輸入緩沖器耦合的時鐘信號；檢測時鐘信號的預(yù)定跳變；以及響應(yīng)檢測到的時鐘信號的預(yù)定跳變而去掉指令信號的偏置并使能在第一組中的輸入緩沖器。
77.如權(quán)利要求76所述的方法，其中響應(yīng)檢測到的時鐘信號的預(yù)定跳變而去掉指令信號的偏置并使能第一組輸入緩沖器的動作還包括在檢測到預(yù)定的跳變之后等待預(yù)定的持續(xù)時間，才去掉指令信號的偏置并使能第一組輸入緩沖器。
78.如權(quán)利要求77所述的方法，其中在檢測到預(yù)定的跳變之后等待預(yù)定的持續(xù)時間的動作包括在檢測到預(yù)定的跳變之后等待時鐘信號的半個周期。
79.如權(quán)利要求77所述的方法，其中在檢測到預(yù)定的跳變之后等待預(yù)定的持續(xù)時間的動作包括等待與預(yù)定跳變的極性不同的時鐘信號的第二跳變。
80.如權(quán)利要求79所述的方法，其中預(yù)定的跳變包括加到時鐘輸入緩沖器的時鐘信號的上升沿，以及第二跳變包括加到時鐘輸入緩沖器的時鐘信號的下降沿。
81.如權(quán)利要求73所述的方法，其中在自動刷新周期期間偏置多個指令信號以發(fā)出預(yù)定的存儲器指令的動作包括在自動刷新周期期間偏置多個指令信號，以發(fā)出無操作存儲器指令。
82.如權(quán)利要求73所述的方法，還包括檢測指令信號的狀態(tài)；響應(yīng)檢測到的指令信號的第一狀態(tài)，在自動刷新周期結(jié)束時繼續(xù)偏置命令信號并禁止第一組輸入緩沖器；以及響應(yīng)檢測到的指令信號從第一狀態(tài)到第二狀態(tài)的跳變，去掉指令信號的偏置并使能第一組輸入緩沖器。
83.如權(quán)利要求82所述的方法，還包括響應(yīng)檢測到的指令信號的第一狀態(tài)，在自動刷新周期結(jié)束時禁止動態(tài)隨機(jī)存取存儲器的預(yù)定元件；以及響應(yīng)檢測到的指令信號從第一狀態(tài)到第二狀態(tài)的跳變，使能動態(tài)隨機(jī)存取存儲器的預(yù)定元件。
84.如權(quán)利要求73所述的方法，其中動態(tài)隨機(jī)存取存儲器還包括第二組輸入緩沖器，通過第二組輸入緩沖器耦合地址信號，其中該方法還包括在進(jìn)行自動刷新周期期間禁止第二組輸入緩沖器；以及在自動刷新周期結(jié)束時使能第二組輸入緩沖器。
85.一種在具有耦合指令信號的第一組輸入緩沖器的動態(tài)隨機(jī)存取存儲器(“DRAM”)中降低功耗的方法，該方法包括檢測多個存儲器指令中的每一個，包括自動刷新指令；檢測第一預(yù)定指令信號的狀態(tài)；響應(yīng)檢測到的自動刷新指令和第一預(yù)定指令信號的第一狀態(tài)，進(jìn)行DRAM的自動刷新，并且在自動刷新周期結(jié)束時自動將DRAM轉(zhuǎn)換到工作模式；以及響應(yīng)檢測到的自動刷新指令和第一預(yù)定指令信號的第二狀態(tài)，進(jìn)行DRAM的自動刷新，并且在自動刷新周期結(jié)束時自動將DRAM轉(zhuǎn)換到低功率預(yù)充電模式。
86.如權(quán)利要求85所述的方法，其中第一預(yù)定信號包括一個時鐘使能信號。
87.如權(quán)利要求85所述的方法，其中DRAM包括一個與通過時鐘輸入緩沖器加到DRAM的時鐘信號同步操作的同步動態(tài)隨機(jī)存取存儲器。
88.如權(quán)利要求87所述的方法，還包括在檢測到第一預(yù)定信號的第一狀態(tài)的情況下，在自動刷新周期的至少一部分時間內(nèi)禁止時鐘輸入緩沖器，并且在自動刷新周期結(jié)束時重新使能時鐘輸入緩沖器。
89.如權(quán)利要求85所述的方法，其中進(jìn)行DRAM自動刷新的動作包括在進(jìn)行自動刷新期間禁止第一組輸入緩沖器。
90.如權(quán)利要求89所述的方法，其中進(jìn)行DRAM自動刷新的動作還包括在自動刷新期間偏置多個指令信號，以發(fā)出預(yù)定的存儲器指令。
91.如權(quán)利要求90所述的方法，其中進(jìn)行DRAM自動刷新的動作還包括在自動刷新結(jié)束時去掉指令信號的偏置并使能第一組中的輸入緩沖器。
92.如權(quán)利要求91所述的方法，其中DRAM還包括接收外部時鐘信號以產(chǎn)生內(nèi)部時鐘信號的時鐘輸入緩沖器，并且其中去掉指令信號的偏置并使能在第一組中的輸入緩沖器的動作包括檢查內(nèi)部時鐘信號；檢測內(nèi)部時鐘信號的預(yù)定跳變；以及響應(yīng)檢測到的內(nèi)部時鐘信號的預(yù)定跳變而去掉指令信號的偏置并使能在第一組中的輸入緩沖器。
93.如權(quán)利要求92所述的方法，其中響應(yīng)檢測到的內(nèi)部時鐘信號的預(yù)定跳變而去掉指令信號的偏置并使能第一組中的輸入緩沖器的動作還包括在檢測到預(yù)定的跳變之后等待預(yù)定的持續(xù)時間，去掉指令信號的偏置并使能在第一組中的輸入緩沖器。
94.如權(quán)利要求93所述的方法，其中在檢測到預(yù)定的跳變之后等待預(yù)定的持續(xù)時間的動作包括在檢測到預(yù)定的跳變之后等待時鐘信號的半個周期。
95.如權(quán)利要求93所述的方法，其中在檢測到預(yù)定的跳變之后等待預(yù)定的持續(xù)時間的動作包括等待與預(yù)定跳變的極性不同的時鐘信號的第二跳變。
96.如權(quán)利要求90所述的方法，其中在自動刷新周期期間偏置多個指令信號以發(fā)出預(yù)定的存儲器指令的動作包括在自動刷新期間偏置多個指令信號以發(fā)起無操作存儲器指令。
97.如權(quán)利要求89所述的方法，其中DRAM還包括第二組輸入緩沖器，通過第二組輸入緩沖器耦合地址信號，其中該方法還包括在進(jìn)行自動刷新周期期間禁止第二組中的輸入緩沖器；以及在自動刷新周期結(jié)束時使能第二組中的輸入緩沖器。
98.如權(quán)利要求85所述的方法，其中自動將DRAM轉(zhuǎn)換到低功率預(yù)充電模式的動作包括在自動刷新周期結(jié)束時禁止動態(tài)隨機(jī)存取存儲器的預(yù)定元件。
99.如權(quán)利要求98所述的方法，還包括響應(yīng)檢測到的指令信號從第一狀態(tài)到第二狀態(tài)的跳變，使能動態(tài)隨機(jī)存取存儲器的預(yù)定元件。
100.一種在具有耦合指令信號的第一組輸入緩沖器和耦合時鐘信號的時鐘輸入緩沖器的同步動態(tài)隨機(jī)存取存儲器(“SDRAM”)中降低功耗的方法，該方法包括檢測多個存儲器指令中的每一個，包括自動刷新指令；檢測第一預(yù)定指令信號的狀態(tài)；檢測第二預(yù)定指令信號的狀態(tài)；響應(yīng)檢測到的自動刷新指令以及第一預(yù)定指令信號的第一狀態(tài)和第二預(yù)定指令信號的第一狀態(tài)，進(jìn)行SDRAM的自刷新；響應(yīng)檢測到的自動刷新指令以及第一預(yù)定指令信號的第二狀態(tài)和第二預(yù)定指令信號的第一狀態(tài)，進(jìn)行SDRAM的自動刷新；響應(yīng)檢測到的自動刷新指令以及第一預(yù)定指令信號的第一狀態(tài)和第二預(yù)定指令信號的第二狀態(tài)，進(jìn)行SDRAM的低功率自動刷新，低功率自動刷新包括在自動刷新周期期間禁止第一組中的輸入緩沖器，并且偏置多個指令信號以發(fā)出預(yù)定的存儲器指令；以及響應(yīng)檢測到的自動刷新指令以及第一預(yù)定指令信號的第二狀態(tài)和第二預(yù)定指令信號的第二狀態(tài)，進(jìn)行SDRAM的低功率自動刷新，并且在自動刷新結(jié)束時進(jìn)行SDRAM的低功率預(yù)充電，低功率預(yù)充電包括禁止除第一組輸入緩沖器之外的SDRAM的元件。
101.如權(quán)利要求100所述的方法，其中進(jìn)行SDRAM的低功率自動刷新的動作還包括在低功率自動刷新的至少一部分時間內(nèi)禁止時鐘輸入緩沖器。
102.如權(quán)利要求101所述的方法，還包括在檢測到第一預(yù)定指令信號的第一狀態(tài)的情況下重新使能時鐘輸入緩沖器。
103.如權(quán)利要求100所述的方法，還包括如果檢測到第一預(yù)定指令信號的第一狀態(tài)和第二預(yù)定指令信號的第二狀態(tài)，則在低功率自動刷新結(jié)束時去掉指令信號的偏置，并且使能第一組中的輸入緩沖器；以及如果檢測到第一預(yù)定指令信號的第二狀態(tài)和第二預(yù)定指令信號的第二狀態(tài)，則在低功率自動刷新結(jié)束時保持指令信號的偏置，并且繼續(xù)禁止第一組中的輸入緩沖器。
104.如權(quán)利要求103所述的方法，其中在低功率自動刷新結(jié)束時保持命令信號的偏置并繼續(xù)禁止第一組中的輸入緩沖器的動作包括只要第二預(yù)定指令信號保持在第二狀態(tài)，則保持指令信號的偏置并繼續(xù)禁止第一組中的輸入緩沖器。
105.如權(quán)利要求103所述的方法，其中在低功率自動刷新結(jié)束時去掉指令信號的偏置并使能第一組中的輸入緩沖器的動作包括檢查通過時鐘輸入緩沖器耦合的時鐘信號；檢測時鐘信號的預(yù)定跳變；以及響應(yīng)檢測到的時鐘信號的預(yù)定跳變而去掉指令信號的偏置并使能第一組中的輸入緩沖器。
106.如權(quán)利要求105所述的方法，其中響應(yīng)檢測到的時鐘信號的預(yù)定跳變而去掉指令信號的偏置并使能第一組中的輸入緩沖器的動作還包括在檢測到預(yù)定的跳變之后等待預(yù)定的持續(xù)時間，去掉指令信號的偏置并使能第一組中的輸入緩沖器。
107.如權(quán)利要求106所述的方法，其中在檢測到預(yù)定跳變之后等待預(yù)定的持續(xù)時間的動作包括在檢測到預(yù)定的跳變之后等待時鐘信號的半個周期。
108.如權(quán)利要求106所述的方法，其中在檢測到預(yù)定跳變之后等待預(yù)定的持續(xù)時間的動作包括等待與預(yù)定跳變的極性不同的時鐘信號的第二跳變。
109.如權(quán)利要求100所述的方法，其中在自動刷新周期期間偏置多個指令信號以發(fā)出預(yù)定的存儲器指令的動作包括在自動刷新周期期間偏置多個指令信號以發(fā)起無操作存儲器指令。
110.如權(quán)利要求100所述的方法，其中第一預(yù)定信號包括一個時鐘使能信號。
111.如權(quán)利要求100所述的方法，其中第二預(yù)定信號包括一個數(shù)據(jù)屏蔽信號。
全文摘要
在DRAM自動刷新期間禁止用于指令和地址信號(106)的輸入緩沖器(102)的功率節(jié)省電路(100)。在自動刷新結(jié)束時以不引起產(chǎn)生偽指令的方式重新使能輸入緩沖器(102)。功率節(jié)省電路通過在用于指令信號的輸入緩沖器禁止時將內(nèi)部指令信號(116)偏置到“無操作”指令來防止偽指令。DRAM還可以處于一種其中在自動刷新結(jié)束時自動轉(zhuǎn)換到低功率預(yù)充電模式的模式中來進(jìn)一步降低DRAM的功耗。
文檔編號G11C11/406GK1605105SQ02825349
公開日2005年4月6日 申請日期2002年10月16日 優(yōu)先權(quán)日2001年10月18日
發(fā)明者蒂莫西·B·考爾斯, 布賴恩·M·雪莉, 格雷格·A·布洛杰特 申請人:米克倫技術(shù)公司