專利名稱：反相電路以及顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及能夠恰當(dāng)應(yīng)用于例如利用有機(jī)EUElectr0 Luminescence 電致發(fā)光)元件的顯示裝置的反相電路。并且，本發(fā)明涉及具有上述反相電路的顯示裝置。
背景技術(shù)：
近年來，在進(jìn)行圖像顯示的顯示裝置領(lǐng)域，作為像素的發(fā)光元件，利用發(fā)光亮度根據(jù)流過的電流值而變化的電流驅(qū)動(dòng)型的光學(xué)元件、例如有機(jī)EL元件的顯示裝置被不斷開發(fā)，且正實(shí)現(xiàn)為產(chǎn)品。有機(jī)EL元件與液晶元件等不同，其是自發(fā)光元件。因此，在利用有機(jī) EL元件的顯示裝置(有機(jī)EL顯示裝置)中，可通過控制流過有機(jī)EL元件的電流值來獲得顯色的灰階。在有機(jī)EL顯示裝置中，與液晶顯示裝置相同，作為其驅(qū)動(dòng)方式有單純(無源)矩陣方式和有源矩陣方式。前者結(jié)構(gòu)簡(jiǎn)單，但具有難以實(shí)現(xiàn)大型且高精度的顯示裝置的問題。 因此，目前大力開發(fā)有源矩陣方式。該方式通過驅(qū)動(dòng)晶體管來控制為每個(gè)像素配置的發(fā)光元件中流過的電流。在上述驅(qū)動(dòng)晶體管中，存在閾值電壓Vth或遷移率μ隨時(shí)間發(fā)生變化、或由于制造工序的差異，閾值電壓Vth或遷移率μ對(duì)各個(gè)像素不同的情況。當(dāng)閾值電壓Vth或遷移率μ對(duì)各個(gè)像素不同時(shí)，驅(qū)動(dòng)晶體管中的流過電流值對(duì)各個(gè)像素也存在差異，因此即使對(duì)驅(qū)動(dòng)晶體管的柵極施加相同的電壓，有機(jī)EL元件的發(fā)光亮度也具有差異，從而畫面無法實(shí)現(xiàn)均勻性(uniformity)。因此，開發(fā)有具有用于對(duì)閾值電壓Vth或遷移率μ的變動(dòng)進(jìn)行校正的校正功能的顯示裝置(例如，參照專利文獻(xiàn)1)。通過對(duì)每個(gè)像素配置的像素電路來進(jìn)行針對(duì)閾值電壓Vth或遷移率μ的校正。 如圖71所示，該像素電路例如由對(duì)流過有機(jī)EL元件111的電流進(jìn)行控制的驅(qū)動(dòng)晶體管 1^100、將信號(hào)線DTL的電壓寫入驅(qū)動(dòng)晶體管iTrlOO的寫入晶體管(writing transistor) Tr200,以及保持電容Cs構(gòu)成，且構(gòu)成為2TrlC的電路結(jié)構(gòu)。驅(qū)動(dòng)晶體管TrlOO和寫入晶體管Tr200例如由η溝道MOS型的薄膜晶體管(TFT (Thin Film Transistor 薄膜晶體管)) 形成。圖70示出了施加給像素電路的電壓波形的一例和驅(qū)動(dòng)晶體管TrlOO的柵極電壓 Vg和源極電壓Vs的變化的一例。圖70(A)示出了向信號(hào)線DTL施加信號(hào)電壓Vsig和復(fù)位電壓Vofs的狀態(tài)。圖70⑶示出了向?qū)懭刖€WSL施加用于導(dǎo)通(ON)寫入晶體管Tr200的電壓Vdd和用于截止(OFF)寫入晶體管Tr200的電壓Vss的狀態(tài)。圖70 (C)示出了向電源線PSL施加高電壓VccH和低電壓VccL的狀態(tài)。并且，圖70(D)、圖70(E)示出了隨著向電源線PSL、信號(hào)線DTL和寫入線WSL施加電壓，驅(qū)動(dòng)晶體管TrlOO的柵極電壓Vg和源極電壓 Vs時(shí)刻發(fā)生變化的狀態(tài)。根據(jù)圖70可知，在IH內(nèi)向WSL施加兩次WS脈沖P，通過第一次的WS脈沖P，進(jìn)行閾值校正，通過第二次的WS脈沖P進(jìn)行遷移率校正和信號(hào)寫入。換言之，在圖70中，WS脈沖P不僅用于信號(hào)的寫入，還用于驅(qū)動(dòng)晶體管TrlOO的閾值校正、遷移率校正。
現(xiàn)有技術(shù)文獻(xiàn)專利文獻(xiàn)專利文獻(xiàn)1 日本特開2008-083272號(hào)公報(bào)但是，在有源矩陣方式的顯示裝置中，用于驅(qū)動(dòng)信號(hào)線DTL的水平驅(qū)動(dòng)電路(未圖示)、依次選擇各像素113的寫入掃描電路(未圖示)基本上都包括移位寄存器(未圖示)， 并且與像素113的各列或各行相對(duì)應(yīng)地分段具有緩沖電路(未圖示)。例如，典型地，通過串聯(lián)連接兩個(gè)反相電路來構(gòu)成寫入掃描電路內(nèi)的緩沖電路。在這里，如圖72所示，反相電路例如是串聯(lián)連接兩個(gè)η溝道MOS型的晶體管Trl、Tr2的單溝道型的電路結(jié)構(gòu)。圖72所示的反相電路200被插入在施加有高電平的電壓的高電壓布線LH與施加有低電平的電壓的低電壓布線LL之間。高電壓布線LH側(cè)的晶體管Tr2的柵極連接于高電壓布線LH，低電壓布線LL側(cè)的晶體管Trl的柵極連接于輸入端子IN。并且，晶體管Trl和晶體管Tr2的連接點(diǎn)C連接于輸出端子OUT。如圖73所示，在反相電路200中，例如當(dāng)輸入端子IN的電壓(輸入電壓Vin)變?yōu)閂ss時(shí)，輸出端子OUT的電壓(輸出電壓Vout)變?yōu)閂dd-Vth2，并不是Vdd。S卩，輸出電壓Vout中包括晶體管Tr2的閾值電壓Vth2，輸出電壓Vout受晶體管Tr2的閾值電壓Vth2 的差異影響較大。因此，可以例如圖74的反相電路300所示，使晶體管Tr2的柵極和漏極相互電分離，將柵極連接于施加有高于漏極電壓Vdd的電壓Vdd2(彡Vdd+Vth2)的高電壓布線LH2。 并且，例如圖75的反相電路400所示，還可以考慮構(gòu)成為自舉型電路的結(jié)構(gòu)。具體地，可以考慮在晶體管Tr2的柵極與高電壓布線LH之間插入晶體管TrlO，將晶體管TrlO的柵極連接于高電壓布線LH，并且在晶體管Tr2的柵極和晶體管TrlO的源極的連接點(diǎn)D與連接點(diǎn)C 之間插入電容元件ClO的電路結(jié)構(gòu)。但是，在圖72、圖74、圖75所示的任一電路中，在輸入電壓Vin成為高電壓時(shí)，即直到輸出電壓Vout成為低電壓時(shí)，導(dǎo)致從高電壓布線LH側(cè)朝低電壓布線LL側(cè)經(jīng)由晶體管 Trl、Tr2流過電流(貫通電流)。結(jié)果，反相電路中的功耗也變大。并且，在圖72、圖74、圖 75所示的電路中，例如圖73(B)中虛線包圍的地方所示，當(dāng)輸入電壓Vin變?yōu)閂dd時(shí)，輸出電壓Vout并不是變?yōu)閂ss，輸出電壓Vout的波峰值存在差異。其結(jié)果，存在如下的問題 像素電路112內(nèi)的驅(qū)動(dòng)晶體管TrlOO的閾值校正、遷移率校正針對(duì)各個(gè)像素電路112存在差異，該差異成為亮度差異。另外，上述問題并不是只有在顯示裝置的掃描電路中產(chǎn)生的問題，在其他裝置上也同樣存在。

發(fā)明內(nèi)容
本發(fā)明鑒于上述問題，其目的在于提供一種能夠抑制功耗且能夠解決輸出電壓的差異的反相電路以及包括該反相電路的顯示裝置。本發(fā)明的第一反相電路包括互為同一溝道型的第一晶體管、第二晶體管、第三晶體管；第一電容元件以及第二電容元件；以及輸入端子以及輸出端子。其中，第一晶體管根據(jù)輸入端子的電壓(輸入電壓)與第一電壓線的電壓的電位差或與此相當(dāng)?shù)碾娢徊睿⒒驍嚅_輸出端子與第一電壓線的電連接。第二晶體管根據(jù)該第二晶體管的柵極電壓與輸出端子的電壓(輸出電壓)的電位差或與此相當(dāng)?shù)碾娢徊睿⒒驍嚅_第二電壓線與輸出端子的電連接。第三晶體管根據(jù)輸入端子的電壓與第三電壓線的電壓的電位差或與此相當(dāng)?shù)碾娢徊睿⒒驍嚅_第二晶體管的柵極與第三電壓線的電連接。第一電容元件以及第二電容元件串聯(lián)插入輸入端子與第二晶體管的柵極之間，第一電容元件和第二電容元件之間的電連接點(diǎn)電連接于輸出端子。本發(fā)明的第一顯示裝置包括具有行狀配置的多個(gè)掃描線、列狀配置的多個(gè)信號(hào)線以及矩陣狀配置的多個(gè)像素的顯示部，還包括驅(qū)動(dòng)各像素的驅(qū)動(dòng)部。驅(qū)動(dòng)部具有按各掃描線設(shè)置的多個(gè)反相電路，驅(qū)動(dòng)部?jī)?nèi)的各反相電路包括與上述第一反相電路相同的構(gòu)成要 在本發(fā)明的第一反相電路和第一顯示裝置中，在第二晶體管的柵極與第三電壓線之間設(shè)有根據(jù)輸入電壓與第三電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第三晶體管。并且，在第二晶體管的源極與第一電壓線之間設(shè)有根據(jù)輸入電壓與第一電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第一晶體管。從而，例如第一晶體管和第三晶體管各自的柵極電壓從高電壓變?yōu)榈碗妷簳r(shí)，第一晶體管和第三晶體管各自的導(dǎo)通電阻逐漸變大， 第二晶體管的柵極以及源極被充電為第一電壓線和第三電壓線的電壓所需時(shí)間變長(zhǎng)。并且，例如在第一晶體管和第三晶體管各自的柵極電壓從低電壓變?yōu)楦唠妷簳r(shí)，第一晶體管和第三晶體管各自的導(dǎo)通電阻逐漸變小，從而第二晶體管的柵極以及源極被充電為第一電壓線以及第三電壓線的電壓所需時(shí)間變短。并且，在本發(fā)明中，在第二晶體管上串聯(lián)連接有第一電容元件以及第二電容元件，且在輸出端子上并聯(lián)連接有第一電容元件以及第二電容元件，因此輸出端子的瞬變比第二晶體管的柵極的瞬變緩慢。其結(jié)果，例如，在第一晶體管以及第三晶體管各自的柵極電壓從高電壓變?yōu)榈碗妷簳r(shí)，第二晶體管的柵極-源極之間的電壓大于第二晶體管的閾值電壓，第二晶體管導(dǎo)通，之后第一晶體管和第三晶體管截止。 這時(shí)，輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓。并且，例如在第一晶體管和第三晶體管各自的柵極電壓從低電壓變?yōu)楦唠妷簳r(shí)，第一晶體管和第三晶體管導(dǎo)通，之后第二晶體管截止。這時(shí)，輸出電壓變?yōu)榈谝浑妷壕€側(cè)的電壓。本發(fā)明的第二反相電路包括互為同一溝道型的第一晶體管、第二晶體管、第三晶體管；第一電容元件以及第二電容元件；以及輸入端子以及輸出端子。其中，第一晶體管的柵極電連接于輸入端子，第一晶體管的漏極或源極電連接于第一電壓線，第一晶體管的漏極以及源極中的未連接于第一電壓線的端子電連接于輸出端子。第二晶體管的漏極或源極電連接于第二電壓線，第二晶體管的漏極以及源極中的未連接于第二電壓線的端子電連接于輸出端子。第三晶體管的柵極電連接于輸入端子，第三晶體管的漏極或源極電連接于第三電壓線，第三晶體管的漏極以及源極中的未連接于第三電壓線的端子電連接于第二晶體管的柵極。第一電容元件以及第二電容元件串聯(lián)插入輸入端子與第二晶體管的柵極之間， 第一電容元件和第二電容元件的電連接點(diǎn)電連接于輸出端子。本發(fā)明的第二顯示裝置包括具有行狀配置的多個(gè)掃描線、列狀配置的多個(gè)信號(hào)線以及矩陣狀配置的多個(gè)像素的顯示部，還包括驅(qū)動(dòng)各像素的驅(qū)動(dòng)部。驅(qū)動(dòng)部具有按每個(gè)掃描線設(shè)置的多個(gè)反相電路，驅(qū)動(dòng)部?jī)?nèi)的各反相電路包括與上述第二反相電路相同的構(gòu)成要
ο在本發(fā)明的第二反相電路以及第二顯示裝置中，第二晶體管的柵極與第三電壓線之間設(shè)有柵極連接于輸入端子的第三晶體管。并且，在第二晶體管的源極與第一電壓線之間設(shè)有柵極連接于輸入端子的第一晶體管。從而，例如在第一晶體管以及第三晶體管各自的柵極電壓從高電壓變?yōu)榈碗妷簳r(shí)，第一晶體管以及第三晶體管各自的導(dǎo)通電阻逐漸變大，第二晶體管的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時(shí)間變長(zhǎng)。并且，例如在第一晶體管以及第三晶體管各自的柵極電壓從低電壓變?yōu)楦唠妷簳r(shí)，第一晶體管以及第三晶體管各自的導(dǎo)通電阻逐漸變小，第二晶體管的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時(shí)間變短。并且，在本發(fā)明中，在第二晶體管上串聯(lián)連接有第一電容元件以及第二電容元件，在輸出端子上并聯(lián)連接有第一電容元件以及第二電容元件，因此輸出端子的瞬變比第二晶體管的柵極的瞬變緩慢。其結(jié)果，例如在第一晶體管以及第三晶體管各自的柵極電壓從高電壓變?yōu)榈碗妷簳r(shí)，第二晶體管的柵極-源極之間的電壓大于第二晶體管的閾值電壓，第二晶體管導(dǎo)通，緊接著第一晶體管以及第三晶體管截止。這時(shí)，輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓。并且，例如在第一晶體管以及第三晶體管各自的柵極電壓從高電壓變?yōu)榈碗妷簳r(shí)，第一晶體管以及第三晶體管導(dǎo)通，緊接著第二晶體管截止。這時(shí)，輸出電壓變?yōu)榈谝浑妷壕€側(cè)的電壓。本發(fā)明的第三反相電路包括互為同一溝道型的第一晶體管、第二晶體管、第三晶體管；輸入端子以及輸出端子；以及控制元件。該控制元件包括電連接于輸入端子的第一端子、電連接于輸出端子的第二端子以及電連接于第二晶體管的柵極的第三端子。在第一端子上輸入有下降沿電壓或上升沿電壓時(shí)，控制元件使第二端子的瞬變比第三端子的瞬變緩慢。其中，第一晶體管根據(jù)輸入端子的電壓(輸入電壓)與第一電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開輸出端子與第一電壓線的電連接。第二晶體管根據(jù)該第二晶體管的柵極電壓與輸出端子的電壓(輸出電壓)的電位差或與此相當(dāng)?shù)碾娢徊睿?建立或斷開第二電壓線與輸出端子的電連接。第三晶體管根據(jù)輸入電壓與第三電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第二晶體管的柵極與第三電壓線的電連接?！?·本發(fā)明的第三顯示裝置包括具有行狀配置的多個(gè)掃描線、列狀配置的多個(gè)信號(hào)線以及矩陣狀配置的多個(gè)像素的顯示部，還包括驅(qū)動(dòng)各像素的驅(qū)動(dòng)部。驅(qū)動(dòng)部具有按每個(gè)掃描線設(shè)置的多個(gè)反相電路，驅(qū)動(dòng)部?jī)?nèi)的各反相電路包括與上述第三反相電路相同的構(gòu)成要
ο在本發(fā)明的第三反相電路以及第三顯示裝置中，在第二晶體管的柵極與第三電壓線之間設(shè)有根據(jù)輸入電壓與第三電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第三晶體管。并且，在第二晶體管的源極與第一電壓線之間設(shè)有根據(jù)輸入電壓與第一電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第一晶體管。從而，在第一晶體管 第三晶體管為η溝道型的情況下，當(dāng)?shù)谝痪w管以及第三晶體管各自的柵極電壓從高電壓變?yōu)榈碗妷簳r(shí)，第一晶體管以及第三晶體管各自的導(dǎo)通電阻逐漸變大，第二晶體管的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時(shí)間變長(zhǎng)。并且，第一晶體管以及第三晶體管各自的柵極電壓從低電壓變?yōu)楦唠妷簳r(shí)，第一晶體管以及第三晶體管各自的導(dǎo)通電阻逐漸變小，第二晶體管的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時(shí)間變短。另一方面，在第一晶體管 第三晶體管為 P溝道型的情況下，第一晶體管以及第三晶體管各自的柵極電壓從高電壓變?yōu)榈碗妷簳r(shí)，第一晶體管以及第三晶體管各自的導(dǎo)通電阻逐漸變大，第二晶體管的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時(shí)間變長(zhǎng)。并且，第一晶體管以及第三晶體管各自的柵極電壓從高電壓變?yōu)榈碗妷簳r(shí)，第一晶體管以及第三晶體管各自的導(dǎo)通電阻逐漸變小，第二晶體管的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時(shí)間變短。并且，在本發(fā)明的第三反相電路以及第三顯示裝置中，在控制元件中，第一端子電連接于輸入端子，第二端子電連接于輸出端子，且第三端子電連接于第二晶體管的柵極，在第一端子輸入有下降沿電壓或上升沿電壓時(shí)，第二端子的瞬變比第三端子的瞬變緩慢。從而，在第一晶體管 第三晶體管為η溝道型的情況下，在第一晶體管以及第三晶體管各自的柵極電壓從高電壓變?yōu)榈碗妷簳r(shí)，第二晶體管的柵極-源極之間的電壓大于第二晶體管的閾值電壓，第二晶體管導(dǎo)通，緊接著第一晶體管以及第三晶體管截止。這時(shí)， 輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓。并且，在第一晶體管以及第三晶體管各自的柵極電壓從低電壓變?yōu)楦唠妷簳r(shí)，第一晶體管以及第三晶體管導(dǎo)通，緊接著第二晶體管截止。這時(shí)， 輸出電壓變?yōu)榈谝浑妷壕€側(cè)的電壓。另一方面，在第一晶體管 第三晶體管為P溝道型的情況下，在第一晶體管以及第三晶體管各自的柵極電壓從低電壓變?yōu)楦唠妷簳r(shí)，第二晶體管的柵極-源極之間的電壓大于第二晶體管的閾值電壓，第二晶體管導(dǎo)通，緊接著第一晶體管以及第三晶體管截止。這時(shí)，輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓。并且，在第一晶體管以及第三晶體管各自的柵極電壓從高電壓變?yōu)榈碗妷簳r(shí)，第一晶體管以及第三晶體管導(dǎo)通，緊接著第二晶體管截止。這時(shí)，輸出電壓變?yōu)榈谝浑妷壕€側(cè)的電壓。本發(fā)明的第四反相電路包括互為同一溝道型的第一晶體管、第二晶體管、第三晶體管；輸入端子以及輸出端子；以及控制元件。該控制元件包括電連接于輸入端子的第一端子、電連接于輸出端子的第二端子以及電連接于第二晶體管的柵極的第三端子。在第一端子上輸入有下降沿電壓或上升沿電壓時(shí)，控制元件使第二端子的瞬變比第三端子的瞬變緩慢。其中，第一晶體管的柵極電連接于輸入端子，第一晶體管的漏極或源極電連接于第一電壓線，第一晶體管的漏極以及源極中的未連接于第一電壓線的端子電連接于輸出端子。 第二晶體管的漏極或源極電連接于第二電壓線，第二晶體管的漏極以及源極中的未連接于第二電壓線的端子電連接于輸出端子。第三晶體管的柵極電連接于輸入端子，第三晶體管的漏極或源極電連接于第三電壓線，第三晶體管的漏極以及源極中的未連接于第三電壓線的端子電連接于第二晶體管的柵極。本發(fā)明的第四顯示裝置包括具有行狀配置的多個(gè)掃描線、列狀配置的多個(gè)信號(hào)線以及矩陣狀配置的多個(gè)像素的顯示部，還包括驅(qū)動(dòng)各像素的驅(qū)動(dòng)部。驅(qū)動(dòng)部具有按每個(gè)掃描線設(shè)置的多個(gè)反相電路，驅(qū)動(dòng)部?jī)?nèi)的各反相電路包括與上述第四反相電路相同的構(gòu)成要
ο在本發(fā)明的第四反相電路以及第四顯示裝置中，在第二晶體管的柵極與第三電壓線之間設(shè)有柵極連接于輸入端子的第三晶體管。并且，在第二晶體管的柵極與第一電壓線之間設(shè)有柵極連接于輸入端子的第一晶體管。從而，在第一晶體管 第三晶體管為η溝道型的情況下，在第一晶體管以及第三晶體管各自的柵極電壓從高電壓變?yōu)榈碗妷簳r(shí)，第一晶體管以及第三晶體管各自的導(dǎo)通電阻逐漸變大，第二晶體管的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時(shí)間變長(zhǎng)。并且，在第一晶體管以及第三晶體管各自的柵極電壓從低電壓變?yōu)楦唠妷簳r(shí)， 第一晶體管以及第三晶體管各自的導(dǎo)通電阻逐漸變小，第二晶體管的柵極以及源極被充電成第一電壓線以及第三電壓線所需時(shí)間變短。另一方面，在第一晶體管 第三晶體管為P 溝道型的情況下，在第一晶體管以及第三晶體管各自的柵極電壓從低電壓變?yōu)楦唠妷簳r(shí)， 第一晶體管以及第三晶體管各自的導(dǎo)通電阻逐漸變大，第二晶體管的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時(shí)間變長(zhǎng)。并且，在第一晶體管以及第三晶體管各自的柵極電壓從高電壓變?yōu)榈碗妷簳r(shí)，第一晶體管以及第三晶體管各自的導(dǎo)通電阻逐漸變小，第二晶體管的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時(shí)間變短。并且，在本發(fā)明的第四反相電路以及第四顯示裝置中，在控制元件中，第一端子電連接于輸入端子，第二端子電連接于輸出端子，并且第三端子電連接于第二晶體管的柵極， 第一端子輸入有下降沿電壓時(shí)，第二端子的瞬變比第三端子的瞬變緩慢。從而，在第一晶體管 第三晶體管為η溝道型的情況下，在第一晶體管以及第三晶體管各自的柵極電壓從高電壓變?yōu)榈碗妷簳r(shí)，第二晶體管的柵極-源極間的電壓大于第二晶體管的閾值電壓，第二晶體管導(dǎo)通，之后第一晶體管以及第三晶體管截止。這時(shí)，輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓。并且，在第一晶體管以及第三晶體管各自的柵極電壓從低電壓變?yōu)楦唠妷簳r(shí)，第一晶體管以及第三晶體管導(dǎo)通，之后第二晶體管截止。這時(shí)，輸出電壓變?yōu)榈谝浑妷壕€側(cè)的電壓。另一方面，在第一晶體管 第三晶體管為P溝道型的情況下， 在第一晶體管以及第三晶體管各自的柵極電壓從低電壓變?yōu)楦唠妷簳r(shí)，第二晶體管的柵極-源極間的電壓大于第二晶體管的閾值電壓，第二晶體管導(dǎo)通，之后第一晶體管以及第三晶體管截止。這時(shí)，輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓。并且，在第一晶體管以及第三晶體管各自的柵極電壓從高電壓變?yōu)榈碗妷簳r(shí)，第一晶體管以及第三晶體管導(dǎo)通，之后第二晶體管截止。但是，在本發(fā)明的第一至第四反相電路以及第一至第四顯示裝置中，還可以設(shè)置延遲元件，其用于將輸入輸入端子的信號(hào)電壓的波形延遲的電壓輸入到第三晶體管的柵極。在這種情況下，想第三晶體管的柵極輸入比輸入第一晶體管的柵極的信號(hào)遲延的信號(hào)， 因此，在第一晶體管以及第三晶體管各自的柵極電壓從高電壓變?yōu)榈碗妷簳r(shí)或從低電壓變?yōu)楦唠妷簳r(shí)，可以縮短第二晶體管的柵極-源極間的電壓超過第二晶體管的閾值電壓的時(shí)間。本發(fā)明的第五反相電路包括互為同一溝道型的第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管；第一電容元件以及第二電容元件；以及輸入端子及輸出端子。其中，第一晶體管根據(jù)輸入端子的電壓(輸入電壓)與第一電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開輸出端子與第一電壓線之間的電連接。第二晶體管根據(jù)第五晶體管的源極或漏極即第一端子的電壓與輸出端子的電壓(輸出電壓)之間的電位差或與此相當(dāng)?shù)碾娢徊睿⒒驍嚅_第二電壓線與輸出端子之間的電連接。第三晶體管根據(jù)輸入電壓與第三電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊睿⒒驍嚅_第五晶體管的柵極與所述第三電壓線之間的電連接。第四晶體管根據(jù)輸入電壓與第四電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊睿⒒驍嚅_第一端子與第四電壓線的電連接。第一電容元件以及第二電容元件串聯(lián)插入輸入端子與第五晶體管的柵極之間，第一電容元件和第二電容元件之間的電連接點(diǎn)電連接于第一端子。此外，第五晶體管根據(jù)第一電容元件的端子間的電壓或與其相當(dāng)?shù)碾妷?，建立或斷開第五電壓線與第一端子之間的電連接。本發(fā)明的第五顯示裝置包括具有行狀配置的多個(gè)掃描線、列狀配置的多個(gè)信號(hào)線以及矩陣狀配置的多個(gè)像素的顯示部，還包括驅(qū)動(dòng)各像素的驅(qū)動(dòng)部。驅(qū)動(dòng)部具有按每個(gè)掃描線設(shè)置的多個(gè)反相電路，驅(qū)動(dòng)部?jī)?nèi)的各反相電路包括與上述第五反相電路相同的構(gòu)成要
ο在本發(fā)明的反相電路以及第五顯示裝置中，在第五晶體管的柵極與第三電壓線之間設(shè)有根據(jù)輸入電壓與第三電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第三晶體管。并且，在第二晶體管的柵極與第四電壓線之間設(shè)有根據(jù)輸入電壓與第四電壓線的電壓的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第四晶體管。并且，在第二晶體管的源極與第一電壓線之間設(shè)有根據(jù)輸入電壓與第一電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第一晶體管。從而，例如在第三晶體管、第四晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第三晶體管、第四晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變大，第五晶體管以及第二晶體管的柵極以及源極被充電成第三電壓線、第四電壓線以及第一電壓線的電壓所需時(shí)間變長(zhǎng)。并且，例如在第三晶體管、第四晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第三晶體管、第四晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變小，第五晶體管以及第二晶體管的柵極以及源極被充電成第三電壓線、第四電壓線以及第一電壓線的電壓所需時(shí)間變短。并且，在本發(fā)明中，在輸入端子與第五晶體管的柵極之間插入有相互串聯(lián)連接的第一電容元件以及第二電容元件。并且，第五晶體管的源極電連接于第一電容元件和第二電容元件之間。從而，在第五晶體管的源極并聯(lián)連接第一電容元件和第二電容元件，在第五晶體管的柵極串聯(lián)連接第一電容元件和第二電容元件，因此，第五晶體管的源極的瞬變比第五晶體管的柵極的瞬變緩慢。其結(jié)果，例如在第三晶體管、第四晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第五晶體管的柵極-源極之間的電壓大于第五晶體管的閾值電壓，第五晶體管導(dǎo)通，之后第四晶體管截止。這時(shí)，第二晶體管導(dǎo)通，同時(shí)第一晶體管截止，因此，輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓。并且，例如在第四晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第四晶體管以及第一晶體管導(dǎo)通，之后第五晶體管截止。 這時(shí)，第二晶體管截止，同時(shí)第一晶體管導(dǎo)通，因此輸出電壓變?yōu)榈谝浑妷壕€側(cè)的電壓。本發(fā)明的第六反相電路包括互為同一溝道型的第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管；第一電容元件以及第二電容元件；以及、輸入端子以及輸出端子。其中，第一晶體管的柵極電連接于輸入端子，第一晶體管的漏極或源極電連接于第一電壓線，第一晶體管的漏極或源極中的未連接于第一電壓線的端子電連接于輸出端子。 第二晶體管的漏極或源極電連接于第二電壓線，第二晶體管的漏極以及源極中的未連接于第二電壓線的端子電連接于輸出端子。第三晶體管的柵極電連接于輸入端子，第三晶體管的漏極或源極電連接于第三電壓線，第三晶體管的漏極或源極中的未連接于第三電壓線的端子電連接于第五晶體管的柵極。第四晶體管的柵極電連接于輸入端子，第四晶體管的漏極或源極電連接于第四電壓線，第四晶體管的漏極以及源極中的未連接于第四電壓線的端子電連接于第二晶體管的柵極。第五晶體管的漏極或源極電連接于第五電壓線，第五晶體管的漏極以及源極中的未連接于第五電壓線的端子電連接于第二晶體管的柵極。第一電容元件以及第二電容元件串聯(lián)插入輸入端子與第五晶體管的柵極之間，第一電容元件和第二電容元件的電連接點(diǎn)電連接于第一端子。本發(fā)明的第六顯示裝置包括具有行狀配置的多個(gè)掃描線、列狀配置的多個(gè)信號(hào)線以及矩陣狀配置的多個(gè)像素的顯示部，還包括驅(qū)動(dòng)各像素的驅(qū)動(dòng)部。驅(qū)動(dòng)部具有按每個(gè)掃描線設(shè)置的多個(gè)反相電路，驅(qū)動(dòng)部?jī)?nèi)的各反相電路包括與上述第六反相電路相同的構(gòu)成要
ο在本發(fā)明的第六反相電路以及第六顯示裝置中，在第五晶體管的柵極與第三電壓線之間設(shè)有柵極連接于輸入端子的第三晶體管。并且，在第二晶體管的柵極與第四電壓線之間設(shè)有柵極連接于輸入端子的第四晶體管。并且，在第二晶體管的源極與第一電壓線之間設(shè)有柵極連接于輸入端子的第一晶體管。從而，例如在第三晶體管、第四晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第三晶體管、第四晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變大，第五晶體管以及第二晶體管的柵極以及源極被充電成第三電壓線、 第四電壓線以及第一電壓線的電壓所需時(shí)間變長(zhǎng)。并且，例如在第三晶體管、第四晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第三晶體管、第四晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變小，第五晶體管以及第二晶體管的柵極以及源極被充電成第三電壓線、第四電壓線以及第一電壓線的電壓所需時(shí)間變短。并且，在本發(fā)明中，在輸入端子與第五晶體管的柵極之間插入有相互串聯(lián)連接的第一電容元件以及第二電容元件。并且， 第五晶體管的源極電連接于第一電容元件和第二電容元件之間。從而第五晶體管的源極并聯(lián)連接有第一電容元件以及第二電容元件，第五晶體管的柵極串聯(lián)連接有第一電容元件以及第二電容元件，因此，第五晶體管的源極的瞬變比第五晶體管的柵極的瞬變緩慢。其結(jié)果，例如在第三晶體管、第四晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第五晶體管的柵極-源極之間的電壓大于第五晶體管的閾值電壓，第五晶體管導(dǎo)通，之后第四晶體管截止。這時(shí)，第二晶體管導(dǎo)通，同時(shí)第一晶體管截止，因此輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓。并且，例如在第四晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)， 第四晶體管以及第一晶體管導(dǎo)通，之后第五晶體管截止。這時(shí)，第二晶體管截止，同時(shí)第一晶體管導(dǎo)通，因此輸出電壓變?yōu)榈谝浑妷壕€側(cè)的電壓。本發(fā)明的第七反相電路包括互為同一溝道型的第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管；第一電容元件、第二電容元件以及第三電容元件；以及輸入端子及輸出端子。其中，第一晶體管根據(jù)輸入端子的電壓(輸入電壓)與第一電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開輸出端子與第一電壓線之間的電連接。第二晶體管根據(jù)該第二晶體管的柵極的電壓與輸出端子的電壓 (輸出電壓)之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第二電壓線與輸出端子之間的電連接。第三晶體管根據(jù)輸入電壓與第三電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊睿⒒驍嚅_第五晶體管的柵極與第三電壓線之間的電連接。第四晶體管根據(jù)輸入電壓與第四電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊睿⒒驍嚅_第五晶體管的源極或漏極即第一端子與第四電壓線之間的電連接。第一電容元件以及第二電容元件串聯(lián)插入輸入端子與第五晶體管的柵極之間，第一電容元件和第二電容元件之間的電連接點(diǎn)電連接于第一端子。第五晶體管根據(jù)第一電容元件的端子間的電壓或與其相當(dāng)?shù)碾妷海⒒驍嚅_第五電壓線與第一端子之間的電連接。第六晶體管根據(jù)輸入電壓與第六電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第二晶體管的柵極與第六電壓線之間的電連接。第七晶體管根據(jù)第五晶體管的柵極電壓或與其相當(dāng)?shù)碾妷海⒒驍嚅_第一端子與第二晶體管的柵極的電連接。本發(fā)明的第七顯示裝置包括具有行狀配置的多個(gè)掃描線、列狀配置的多個(gè)信號(hào)線以及矩陣狀配置的多個(gè)像素的顯示部，還包括驅(qū)動(dòng)各像素的驅(qū)動(dòng)部。驅(qū)動(dòng)部具有按每個(gè)掃描線設(shè)置的多個(gè)反相電路，驅(qū)動(dòng)部?jī)?nèi)的各反相電路包括與上述第七反相電路相同的構(gòu)成要
ο在本發(fā)明的第七反相電路以及第七顯示裝置中，在第五晶體管的柵極與第三電壓線之間設(shè)有根據(jù)輸入電壓與第三電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第三晶體管。并且，在第五晶體管的源極與第四電壓線之間設(shè)有根據(jù)輸入電壓與第四電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第四晶體管。并且，第二晶體管的柵極與第六晶體管之間設(shè)有根據(jù)輸入電壓與第六電壓線的電壓的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第六晶體管。并且，在第二晶體管的源極與第一電壓線之間設(shè)有根據(jù)輸入電壓與第一電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第一晶體管。從而，例如在第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變大，第五晶體管以及第二晶體管的柵極以及源極被充電成第三電壓線、第四電壓線、第六電壓線以及第一電壓線的電壓所需時(shí)間較長(zhǎng)。并且，例如在第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變小，第五晶體管以及第二晶體管的柵極以及源極被充電成第三電壓線、第四電壓線、第六電壓線以及第一電壓線的電壓所需時(shí)間變短。并且，在本發(fā)明中，輸入端子與第五晶體管的柵極之間插入有相互串聯(lián)連接的第一電容元件以及第二電容元件。并且，第五晶體管的第一端子電連接于第一電容元件與第二電容元件之間。從而第五晶體管的源極上并聯(lián)連接有第一電容元件以及第二電容元件，在第五晶體管的柵極串聯(lián)連接有第一電容元件以及第二電容元件，因此第五晶體管的源極的瞬變比第五晶體管的柵極的瞬變緩慢。其結(jié)果，例如在第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)， 第五晶體管的柵極-源極間的電壓大于第五晶體管的閾值電壓，第五晶體管導(dǎo)通，之后第四晶體管以及第六晶體管截止。這時(shí)，第二晶體管導(dǎo)通，同時(shí)第一晶體管截止，因此，輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓。并且，例如在第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管以及第一晶體管導(dǎo)通，之后第五晶體管截止。這時(shí)，第二晶體管截止，同時(shí)第一晶體管導(dǎo)通，因此輸出電壓變?yōu)榈谝浑妷壕€側(cè)的電壓。本發(fā)明的第八反相電路包括互為同一溝道型的第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管；輸入端子以及輸出端子；以及控制元件。控制元件包括電連接于輸入端子的第二端子、電連接于第五晶體管的源極或漏極即第一端子的第三端子、 以及電連接于第五晶體管的柵極的第四端子。在第二端子輸入下降沿電壓或上升沿電壓時(shí)，控制元件使第三端子的瞬變比第四端子的瞬變緩慢。第一晶體管根據(jù)輸入端子的電壓 (輸入電壓)與第一電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開輸出端子與第一電壓線之間的電連接。第二晶體管根據(jù)第一端子的電壓與輸出端子的電壓(輸出電壓)之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第二電壓線與輸出端子的電連接。第三晶體管根據(jù)輸入電壓與第三電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊睿⒒驍嚅_第五晶體管的柵極與第三電壓線的電連接。第四晶體管根據(jù)輸入電壓與第四電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第一端子與第四電壓線之間的電連接。第五晶體管根據(jù)第四端子與第三端子的端子間的電壓或與其相當(dāng)?shù)碾妷海⒒驍嚅_第五電壓線與第一端子的電連接。本發(fā)明的第八顯示裝置包括具有行狀配置的多個(gè)掃描線、列狀配置的多個(gè)信號(hào)線以及矩陣狀配置的多個(gè)像素的顯示部，還包括驅(qū)動(dòng)各像素的驅(qū)動(dòng)部。驅(qū)動(dòng)部具有按每個(gè)掃描線設(shè)置的多個(gè)反相電路，驅(qū)動(dòng)部?jī)?nèi)的各反相電路包括與上述第八反相電路相同的構(gòu)成要素。在本發(fā)明的第八反相電路以及第八顯示裝置中，在第五晶體管的柵極與第三電壓線之間設(shè)有根據(jù)輸入電壓與第三電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第三晶體管。并且，第二晶體管的柵極與第四電壓線之間設(shè)有根據(jù)輸入電壓與第四電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第四晶體管。并且，第二晶體管的源極與第一電壓線之間設(shè)有根據(jù)輸入電壓與第一電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第一晶體管。由此，在第一晶體管 第五晶體管為η溝道型的情況下，第三晶體管、第四晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第三晶體管、第四晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變大，第五晶體管以及第二晶體管的柵極以及源極被充電成第三電壓線、第四電壓線以及第一電壓線的電壓所需時(shí)間變長(zhǎng)。并且，第三晶體管、第四晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第三晶體管、第四晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變小，第五晶體管以及第二晶體管的柵極以及源極被充電成第三電壓線、第四電壓線以及第一電壓線的電壓所需時(shí)間變短。另一方面，在第一晶體管 第五晶體管為P溝道型的情況下，第三晶體管、第四晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第三晶體管、第四晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變大，第五晶體管以及第二晶體管的柵極以及源極被充電成三電壓線、第四電壓線以及第一電壓線的電壓所需時(shí)間變長(zhǎng)。并且，在第三晶體管、第四晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第三晶體管、第四晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變小，第五晶體管以及第二晶體管的柵極以及源極被充電成第三電壓線、第四電壓線以及第一電壓線的電壓所需時(shí)間變短。并且，在本發(fā)明的第八反相電路以及第八顯示裝置中，在向電連接于輸入端子的第二端子輸入下降沿電壓或上升沿電壓時(shí)，電連接于第五晶體管的源極的第三端子的瞬變比電連接于第五晶體管的柵極的第四端子的瞬變緩慢。結(jié)果，在第一晶體管 第五晶體管為η溝道型的情況下，第三晶體管、第四晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第五晶體管的柵極-源極之間的電壓大于第五晶體管的閾值電壓，第五晶體管導(dǎo)通，之后第四晶體管截止。這時(shí)，第二晶體管導(dǎo)通，同時(shí)第一晶體管截止，因此，輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓。并且，第四晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第四晶體管以及第一晶體管導(dǎo)通，之后第五晶體管截止。這時(shí)，第二晶體管截止，同時(shí)第一晶體管導(dǎo)通，因此，輸出電壓變?yōu)榈谝浑妷壕€側(cè)的電壓。另一方面，在第一晶體管 第五晶體管為P溝道型的情況下，第三晶體管、 第四晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第五晶體管的柵極-源極之間的電壓大于第五晶體管的閾值電壓，第五晶體管導(dǎo)通，之后第四晶體管截止。這時(shí)，第二晶體管導(dǎo)通，同時(shí)第一晶體管截止，因此，輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓。并且，第四晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第四晶體管以及第一晶體管導(dǎo)通，之后第五晶體管截止。這時(shí)，第二晶體管截止，同時(shí)第一晶體管導(dǎo)通，因此，輸出電壓變?yōu)榈谝浑妷壕€側(cè)的電壓。本發(fā)明的第九反相電路包括互為同一溝道型的第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管；輸入端子以及輸出端子；以及控制元件?？刂圃娺B接于輸入端子的第二端子、電連接于第五晶體管的源極或漏極即第一端子的第三端子、以及電連接于第五晶體管的柵極的第四端子。在第二端子輸入下降沿電壓或上升沿電壓時(shí)，控制元件使第三端子的瞬變比第四端子的瞬變緩慢。第一晶體管根據(jù)輸入端子的電壓(輸入電壓)與第一電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開輸出端子與第一電壓線的電連接。第二晶體管根據(jù)該第二晶體管的柵極電壓與輸出端子的電壓(輸出電壓)之間的電位差或與此相當(dāng)?shù)碾娢徊睿⒒驍嚅_第二電壓線與輸出端子的電連接。第三晶體管根據(jù)輸入電壓與第三電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第五晶體管的柵極與第三電壓線之間的電連接。第四晶體管根據(jù)輸入電壓與第四電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第一端子與第四電壓線之間的電連接。第五晶體管根據(jù)第四端子與第三端子的端子間的電壓或與其相當(dāng)?shù)碾妷海⒒驍嚅_第五電壓線與第一端子之間的電連接。第六晶體管根據(jù)輸入電壓與第六電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊睿⒒驍嚅_第二晶體管的柵極與第六電壓線之間的電連接。第七晶體管根據(jù)第五晶體管的柵極電壓或與其相當(dāng)?shù)碾妷海⒒驍嚅_第一端子與第二晶體管的柵極之間的電連接。本發(fā)明的第九顯示裝置包括具有行狀配置的多個(gè)掃描線、列狀配置的多個(gè)信號(hào)線以及矩陣狀配置的多個(gè)像素的顯示部，還包括驅(qū)動(dòng)各像素的驅(qū)動(dòng)部。驅(qū)動(dòng)部具有按每個(gè)掃描線設(shè)置的多個(gè)反相電路，驅(qū)動(dòng)部?jī)?nèi)的各反相電路包括與上述第九反相電路相同的構(gòu)成要
ο在本發(fā)明的第九反相電路以及第九顯示裝置中，在第五晶體管的柵極與第三電壓線之間設(shè)有根據(jù)輸入電壓與第三電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第三晶體管。并且，在第五晶體管的源極與第四電壓線之間設(shè)有根據(jù)輸入電壓與第四電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第四晶體管。并且，在第二晶體管的柵極與第六電壓線之間設(shè)有根據(jù)輸入電壓與第六電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第六晶體管。而且，在第二晶體管的源極與第一電壓線之間設(shè)有根據(jù)輸入電壓與第一電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第一晶體管。從而，在第一晶體管 第七晶體管為η溝道型的情況下，在第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變大，第五晶體管以及第二晶體管的柵極以及源極被充電成第三電壓線、第四電壓線、第六電壓線以及第一電壓線的電壓所需時(shí)間變長(zhǎng)。并且，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變小，第五晶體管以及第二晶體管的柵極以及源極被充電成第三電壓線、第四電壓線、第
18六電壓線以及第一電壓線的電壓所需時(shí)間變短。另一方面，在第一晶體管 第七晶體管為P 溝道型的情況下，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變大，第五晶體管以及第二晶體管的柵極以及源極被充電成第三電壓線、第四電壓線、第六電壓線以及第一電壓線的電壓所需時(shí)間變長(zhǎng)。并且，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變小，第五晶體管以及第二晶體管的柵極以及源極被充電成第三電壓線、第四電壓線、第六電壓線以及第一電壓線的電壓所需時(shí)間變短。并且，在本發(fā)明的第九反相電路以及第九顯示裝置中，向電連接于輸入端子的第二端子輸入下降沿電壓或上升沿電壓時(shí)，電連接于第五晶體管的原價(jià)的第三端子的瞬變比電連接于第五晶體管的柵極的第四端子的瞬變緩慢。其結(jié)果，在第一晶體管 第七晶體管為η溝道型的情況下，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第五晶體管的柵極-源極之間的電壓大于第五晶體管的閾值電壓，第五晶體管導(dǎo)通，之后第四晶體管以及第六晶體管截止。這時(shí)，第二晶體管導(dǎo)通，同時(shí)第一晶體管截止，因此輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓。并且，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管以及第一晶體管導(dǎo)通，之后第五晶體管截止。這時(shí)，第二晶體管截止，同時(shí)第一晶體管導(dǎo)通，因此輸出電壓變?yōu)榈谝浑妷壕€側(cè)的電壓。另一方面，在第一晶體管 第七晶體管為P溝道型的情況下，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第五晶體管的柵極-源極之間的電壓大于第五晶體管的閾值電壓，第五晶體管導(dǎo)通，之后第四晶體管以及第六晶體管截止。這時(shí)，第二晶體管導(dǎo)通，同時(shí)第一晶體管截止，因此，輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓。并且，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管以及第一晶體管導(dǎo)通，之后第五晶體管截止。這時(shí)，第二晶體管截止，同時(shí)第一晶體管導(dǎo)通，因此輸出電壓變?yōu)榈谝浑妷壕€側(cè)的電壓。此外，在本發(fā)明的第五至第九反相電路以及第五至第九顯示裝置中，還可以包括延遲元件，用于向第三晶體管的柵極輸入將輸入到輸入端子的信號(hào)電壓的波形延遲的電壓。在這種情況下，向第三晶體管的柵極輸入比輸入到第一晶體管以及第四晶體管的柵極的信號(hào)遲延的信號(hào)。其結(jié)果，可以縮短第一晶體管、第三晶體管以及第四晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)、或者從低電壓變?yōu)楦唠妷簳r(shí)，第五晶體管的柵極-源極之間的電壓超過第五晶體管的閾值電壓的時(shí)間。本發(fā)明的第十反相電路包括互為同一溝道型的第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管。該反相電路還包括第一電容元件、第二電容元件、第三電容元；以及輸入端子及輸出端子。其中，第一晶體管根據(jù)輸入端子的電壓(輸入電壓)與第一電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開輸出端子與第一電壓線之間的電連接。第二晶體管根據(jù)該第二晶體管的柵極電壓與輸出端子的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第二電壓線與輸出端子的電連接。第三晶體管根據(jù)輸入端子的電壓與第三電壓線的電壓的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第五晶體管的柵極與第三電壓線的電連接。第四晶體管根據(jù)輸入端子的電壓與第四電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第五晶體管的源極或柵極即第一端子與第四電壓線的電連接。第一電容元件以及第二電容元件串聯(lián)插入在輸入端子與第五晶體管的柵極之間，第一電容元件和第二電容元件的電連接點(diǎn)電連接于第一端子。第三電容元件被插入在第二晶體管的柵極與輸出端子之間。第五晶體管根據(jù)第一電容元件的端子之間的電壓或與其相當(dāng)?shù)碾妷海⒒驍嚅_第五電壓線與第一端子之間的電連接。第六晶體管根據(jù)輸入端子的電壓與第六電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第二晶體管的柵極與第六電壓線的電連接。第七晶體管根據(jù)第一端子的電壓與第二晶體管的柵極電壓之間的電位差或與此相當(dāng)?shù)碾娢徊睿⒒驍嚅_第七電壓線與第二晶體管的柵極之間的電連接。本發(fā)明的第十顯示裝置包括具有行狀配置的多個(gè)掃描線、列狀配置的多個(gè)信號(hào)線以及矩陣狀配置的多個(gè)像素的顯示部，還包括驅(qū)動(dòng)各像素的驅(qū)動(dòng)部。驅(qū)動(dòng)部具有為每個(gè)掃描線設(shè)置的多個(gè)反相電路，驅(qū)動(dòng)部?jī)?nèi)的各反相電路包括與上述第十反相電路相同的構(gòu)成要素。在本發(fā)明的第十反相電路以及第十顯示裝置中，在第五晶體管的柵極與第三電壓線之間設(shè)有根據(jù)輸入電壓與第三電壓線之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第三晶體管。在第七晶體管的柵極與第四電壓線之間設(shè)有根據(jù)輸入電壓與第四電壓線的電壓的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第四晶體管。在第二晶體管的柵極與第六電壓線之間設(shè)有根據(jù)輸入電壓與第六電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第六晶體管。在第二晶體管的源極與第一電壓線之間設(shè)有根據(jù)輸入電壓與第一電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第一晶體管。由此，例如在第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變大，第五晶體管、第七晶體管以及第二晶體管的柵極及源極被充電成各電壓線的電壓所需時(shí)間變長(zhǎng)。并且，例如在第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變小，第五晶體管、第七晶體管以及第二晶體管的柵極以及源極被充電為各自的電壓線的電壓所需時(shí)間變短。并且，在本發(fā)明中，在輸入端子與第五晶體管的柵極之間插入有相互串聯(lián)連接的第一電容元件以及第二電容元件。并且，第五晶體管的源極電連接于第一電容元件和第二電容元件之間。由此，第一電容元件以及第二電容元件并聯(lián)連接于第五晶體管的源極，第一電容元件以及第二電容元件串聯(lián)連接于第五晶體管的柵極，因此第五晶體管的源極的瞬變比第五晶體管的柵極的瞬變緩慢。從而，例如在第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第五晶體管的柵極-源極之間的電壓大于第五晶體管的閾值電壓，第五晶體管導(dǎo)通，之后第三晶體管截止。這時(shí)，第七晶體管導(dǎo)通，同時(shí)第四晶體管截止，第二晶體管導(dǎo)通，同時(shí)第六晶體管截止，然后第七晶體管截止。結(jié)果，輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓。并且，例如在第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管導(dǎo)通，之后第五晶體管截止。這時(shí)，第二晶體管截止，同時(shí)第一晶體管導(dǎo)通，因此輸出電壓變?yōu)榈谝浑妷壕€側(cè)的電壓。本發(fā)明的第十一反相電路包括互為同一溝道型的第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管。該反相電路還包括第一電容元件、第二電容元件、第三電容元；以及輸入端子及輸出端子。其中，第一晶體管的柵極電連接于輸入端子，第一晶體管的漏極或源極電連接于第一電壓線，第一晶體管的漏極以及源極中的未連接于第一電壓線的端子電連接于輸出端子。第二晶體管的漏極或源極電連接于第二電壓線，第二晶體管的漏極以及源極中的未連接于第二電壓線的端子電連接于輸出端子。第三晶體管的柵極電連接于輸入端子，第三晶體管的漏極或源極電連接于第三電壓線， 第三晶體管的漏極以及源極中的未連接于第三電壓線的端子電連接于第五晶體管的柵極。 第四晶體管的柵極電連接于輸入端子，第四晶體管的漏極或源極電連接于第四電壓線，第四晶體管的漏極以及源極中的未連接于第四電壓線的端子電連接于第七晶體管的柵極。第五晶體管的漏極以及源極電連接于第五電壓線，第五晶體管的漏極以及源極中的未連接于第五電壓線的端子電連接于第七晶體管的柵極。第六晶體管的柵極電連接于輸入端子，第六晶體管的漏極或源極電連接于第六電壓線，第六晶體管的漏極以及源極中的未連接于第六電壓線的端子電連接于第二晶體管的柵極。第七晶體管的漏極或源極電連接于第七電壓線，第七晶體管的漏極以及源極中的未連接于第七電壓線的端子電連接于第二晶體管的柵極。第一電容元件以及第二電容元件串聯(lián)插入在輸入端子與第五晶體管的柵極之間。第一電容元件和第二電容元件之間的電連接點(diǎn)電連接于第七晶體管的柵極。第三電容元件插入在第二晶體管的柵極與輸出端子之間。本發(fā)明的第十一顯示裝置包括具有行狀配置的多個(gè)掃描線、列狀配置的多個(gè)信號(hào)線以及矩陣狀配置的多個(gè)像素的顯示部，還包括驅(qū)動(dòng)各像素的驅(qū)動(dòng)部。驅(qū)動(dòng)部具有按每個(gè)掃描線設(shè)置的多個(gè)反相電路，驅(qū)動(dòng)部?jī)?nèi)的各反相電路包括與上述第十一反相電路相同的構(gòu)成要素。在本發(fā)明的第十一反相電路以及第十一顯示裝置中，在第五晶體管的柵極與第三電壓線之間設(shè)有柵極連接于輸入端子的第三晶體管。在第七晶體管的柵極與第四電壓線之間設(shè)有柵極連接于輸入端子的第四晶體管。在第二晶體管的柵極與第六電壓線之間設(shè)有柵極連接于輸入端子的第六晶體管。在第二晶體管的源極與第一電壓線之間設(shè)有源極連接于輸入端子的第一晶體管。從而，例如在第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變大，第五晶體管、第七晶體管以及第二晶體管的柵極以及源極被充電成各電壓線的電壓所需時(shí)間變長(zhǎng)。并且，例如在第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變小，第五晶體管、第七晶體管以及第二晶體管的柵極以及源極被充電成各電壓線的電壓所需時(shí)間變短。并且在本發(fā)明中，在輸入端子與第五晶體管的柵極之間插入有相互串聯(lián)連接的第一電容元件以及第二電容元件。并且，第五晶體管的源極電連接于第一電容元件和第二電容元件之間。從而，第一電容元件以及第二電容元件并聯(lián)連接于第五晶體管的源極，第一電容元件以及第二電容元件串聯(lián)連接于第五晶體管的柵極，因此第五晶體管的源極的瞬變比第五晶體管的柵極的瞬變緩慢。從而，例如在第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第五晶體管的柵極-源極之間的電壓大于第五晶體管的閾值電壓，第五晶體管導(dǎo)通，之后第三晶體管截止。這時(shí)，第七晶體管導(dǎo)通，同時(shí)第四晶體管截止，第二晶體管導(dǎo)通，同時(shí)第六晶體管截止，然后第七晶體管截止。結(jié)果，輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓。并且，例如在第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管導(dǎo)通，之后第五晶體管截止。這時(shí)，第二晶體管截止，同時(shí)第一晶體管導(dǎo)通，因此，輸出電壓變?yōu)榈谝浑妷壕€側(cè)的電壓。本發(fā)明的第十二反相電路包括互為同一溝道型的第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管。該反相電路還包括輸入端子以及輸出端子；以及控制元件。控制元件包括電連接于輸入端子的第二端子、電連接于作為第七晶體管的柵極的第三端子、以及電連接于第五晶體管的柵極的第四端子。在向第二端子輸入下降沿電壓或上升沿電壓時(shí)，控制元件使第三端子的瞬變比第四端子的瞬變緩慢。第一晶體管根據(jù)輸入端子的電壓與第一電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開輸出端子與第一電壓線的電連接。第二晶體管根據(jù)該第二晶體管的柵極電壓與輸出端子的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊睿⒒驍嚅_第二電壓線與輸出端子的電連接。第三晶體管根據(jù)輸入端子的電壓與第三電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第五晶體管的柵極與第三電壓線之間的電連接。第四晶體管根據(jù)輸入端子的電壓與第四電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第五晶體管的源極或柵極即第一端子與第四電壓線之間的電連接。第五晶體管根據(jù)第四端子與第三端子之間的端子間電壓或與其相當(dāng)?shù)碾妷海⒒驍嚅_第五電壓線與第一端子之間的電連接。第六晶體管根據(jù)輸入端子的電壓與第六電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第二晶體管的柵極與第六電壓線之間的電連接。第七晶體管根據(jù)第一端子的電壓與第二晶體管的柵極的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第七電壓線與第二晶體管的柵極之間之間的電連接。本發(fā)明的第十二顯示裝置包括具有行狀配置的多個(gè)掃描線、列狀配置的多個(gè)信號(hào)線以及矩陣狀配置的多個(gè)像素的顯示部，還包括驅(qū)動(dòng)各像素的驅(qū)動(dòng)部。驅(qū)動(dòng)部具有為每個(gè)掃描線設(shè)置的多個(gè)反相電路，驅(qū)動(dòng)部?jī)?nèi)的各反相電路包括與上述第十二反相電路相同的構(gòu)成要素。在本發(fā)明的第十二反相電路以及第十二顯示裝置中，在第五晶體管的柵極與第三電壓線之間設(shè)有根據(jù)輸入電壓與第三電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第三晶體管。在第七晶體管的柵極與第四電壓線之間設(shè)有根據(jù)輸入電壓與第四電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第四晶體管。在第二晶體管的柵極與第六電壓線之間設(shè)有輸入電壓與第六電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第六晶體管。在第二晶體管的源極與第一電壓線之間設(shè)有根據(jù)輸入電壓與第一電壓線的電壓之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的第一晶體管。從而，在第一晶體管 第七晶體管為η溝道型的情況下，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變大，第五晶體管、第七晶體管以及第二晶體管的柵極及源極被充電成各電壓線的電壓所需時(shí)間變長(zhǎng)。并且，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變小，第五晶體管、第七晶體管以及第二晶體管的柵極以及源極被充電成各電壓線的電壓所需時(shí)間變短。另一方面，在第一晶體管 第七晶體管為P溝道型的情況下，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變大，第五晶體管、第七晶體管以及第二晶體管的柵極以及源極被充電成各電壓線的電壓所需時(shí)間變長(zhǎng)。并且，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的導(dǎo)通電阻逐漸變小，第五晶體管、第七晶體管以及第二晶體管的柵極以及源極被充電成各電壓線的電壓所需時(shí)間變短。并且，在本發(fā)明的第十二反相電路以及第十二顯示裝置中，在向電連接于輸入端子的第二端子輸入下降沿電壓時(shí)，電連接于第五晶體管的源極的第三端子的瞬變比電連接于第五晶體管的第四端子的瞬變緩慢。從而，在第一晶體管 第七晶體管為η溝道型的情況下，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第五晶體管的柵極-源極之間的電壓大于第五晶體管的閾值電壓，第五晶體管導(dǎo)通，之后第三晶體管截止。 這時(shí)，第七晶體管導(dǎo)通，同時(shí)第四晶體管截止，第二晶體管導(dǎo)通，同時(shí)第六晶體管截止，然后第七晶體管截止。結(jié)果，輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓。并且第三晶體管、第四晶體管、 第六晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第三晶體管、第四晶體管、 第六晶體管導(dǎo)通，然后第五晶體管截止。這時(shí)，第二晶體管截止，同時(shí)第一晶體管導(dǎo)通，因此輸出電壓變?yōu)榈谝浑妷壕€側(cè)的電壓。另一方面，在第一晶體管 第七晶體管為P溝道型的情況下，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從低電壓變?yōu)楦唠妷簳r(shí)，第五晶體管的柵極-源極之間的電壓大于第五晶體管的閾值電壓，第五晶體管導(dǎo)通，之后第三晶體管截止。這時(shí)，第七晶體管導(dǎo)通，同時(shí)第四晶體管截止，第二晶體管導(dǎo)通， 同時(shí)第六晶體管截止，然后第七晶體管截止。其結(jié)果，輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓。 并且，第三晶體管、第四晶體管、第六晶體管以及第一晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)，第三晶體管、第四晶體管、第六晶體管導(dǎo)通，之后第五晶體管截止。這時(shí)，第二晶體管截止，同時(shí)第一晶體管導(dǎo)通，因此輸出電壓變?yōu)榈谝浑妷壕€側(cè)的電壓。此外，在本發(fā)明的第十至第十二反相電路以及第十至第十二顯示裝置中，還可以設(shè)置延遲元件，用于向第三晶體管的柵極輸入將輸入到輸入端子的信號(hào)電壓的電壓波形延遲的電壓。在這種情況下，向第三晶體管的柵極輸入比輸入第一晶體管的柵極的信號(hào)遲延的信號(hào)，因此可以縮短在第一晶體管以及第三晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)或從低電壓變?yōu)楦唠妷簳r(shí)第五晶體管的柵極和第一端子間的電壓超過第五晶體管的閾值電壓的時(shí)間。發(fā)明效果根據(jù)本發(fā)明的第一至第四反相電路以及第一至第四顯示裝置，幾乎不存在第一晶體管和第二晶體管同時(shí)導(dǎo)通的期間，因此幾乎不存在通過第一晶體管以及第二晶體管流過電壓線之間的電流(貫通電流)。從而可以抑制功耗。并且，第一晶體管以及第三晶體管各自的柵極電壓從高電壓變?yōu)榈碗妷簳r(shí)，輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓或第一電壓線側(cè)的電壓，第一晶體管以及第三晶體管各自的柵極電壓從低電壓變?yōu)楦唠妷簳r(shí)，輸出電壓變?yōu)榕c上述相反側(cè)的電壓，因此，可以消除輸出電壓的差異。其結(jié)果，例如可以降低像素電路內(nèi)的驅(qū)動(dòng)晶體管的閾值校正或遷移率校正的各像素電路的差異，還可以降低每個(gè)像素的亮度的差異。并且，在本發(fā)明的第一至第四反相電路以及第一至第四顯示裝置中，在將輸入到輸入端子的信號(hào)電壓的電壓波形延遲的電壓輸入到第三晶體管的柵極的情況下，可以縮短在第一晶體管以及第三晶體管各自的柵極電壓從高電壓變?yōu)榈碗妷簳r(shí)或從低電壓變?yōu)楦唠妷簳r(shí)第二晶體管的柵極-源極之間的電壓超過第二晶體管的閾值電壓的時(shí)間。從而能夠?qū)崿F(xiàn)電路動(dòng)作的高速化。根據(jù)本發(fā)明的第五至第九反相電路以及第五至第九顯示裝置，幾乎不存在第一晶體管和第二晶體管同時(shí)導(dǎo)通或第四晶體管和第五晶體管同時(shí)導(dǎo)通的期間。從而，僅僅存在少許的通過這些晶體管流過電壓線彼此間的電流(貫通電流)，因此能夠抑制功耗。并且，第一晶體管的柵極從高電壓變?yōu)榈碗妷簳r(shí)輸出電壓變?yōu)榈诙妷合聜?cè)的電壓或第一電壓線側(cè)的電壓，第一晶體管的柵極從低電壓變?yōu)楦唠妷簳r(shí)輸出電壓變?yōu)榕c上述相反側(cè)的電壓。由此，能夠減少輸出電壓的波高值從期望值偏離。其結(jié)果，例如能夠降低像素電路內(nèi)的驅(qū)動(dòng)晶體管的閾值校正或遷移率校正的差異，并且能夠降低各像素的亮度差異。并且，在本發(fā)明的第五至第九反相電路以及第五至第九顯示裝置中，在將輸入到輸入端子的信號(hào)電壓的波形延遲的電壓輸入到第三晶體管的柵極的情況下，能夠縮短第一晶體管的柵極從高電壓變?yōu)榈碗妷簳r(shí)或從低電壓變?yōu)楦唠妷簳r(shí)第五晶體管的柵極-源極間的電壓超過第五晶體管的閾值電壓的時(shí)間。從而能夠?qū)崿F(xiàn)電路動(dòng)作的高速化。根據(jù)本發(fā)明的第十至第十二反相電路以及第十至第十二顯示裝置，幾乎不存在第一晶體管和第二晶體管同時(shí)導(dǎo)通的期間。從而僅僅存在少許的通過第一晶體管以及第二晶體管流過電壓線彼此間的電流(貫通電流)，因此能夠抑制功耗。并且，第一晶體管的柵極從高電壓變?yōu)榈碗妷簳r(shí)輸出電壓變?yōu)榈诙妷壕€側(cè)的電壓或第一電壓線側(cè)的電壓，第一晶體管的柵極從低電壓變?yōu)楦唠妷簳r(shí)輸出電壓變?yōu)榕c上述相反側(cè)的電壓。從而，能夠減少輸出電壓的波高值從期望值偏離。其結(jié)果，例如能夠降低像素電路內(nèi)的驅(qū)動(dòng)晶體管的閾值校正或遷移率校正差異，并且能夠降低各像素的亮度差異。并且，在本發(fā)明中，第一電容元件以及第二電容元件并沒有串聯(lián)連接于輸出端子， 因此輸入第五晶體管的柵極以及源極的耦合量不會(huì)受輸出端的寄生電容的影響。從而能夠使第五晶體管的柵極-第一端子之間的電壓變大，因此能夠?qū)崿F(xiàn)反相電路的高速化。并且， 在本發(fā)明中，能夠在低電壓側(cè)和高電壓側(cè)公用一根電壓線。因此，在這種情況下，無需提高反相電路的耐壓。并且，在本發(fā)明中，將輸入到輸入端子的信號(hào)電壓的波形延遲的電壓輸入到第三晶體管的柵極時(shí)，能夠縮短第一晶體管、第三晶體管、第四晶體管以及第六晶體管各自的柵極從高電壓變?yōu)榈碗妷簳r(shí)或從低電壓變?yōu)楦唠妷簳r(shí)第五晶體管的柵極和第四端子間的電壓超過第五晶體管的閾值電壓的時(shí)間。從而能夠?qū)崿F(xiàn)電路動(dòng)作的高速化。


圖1是表示本發(fā)明的第一實(shí)施方式涉及的反相電路例的電路圖。圖2是表示圖1所示的反相電路的輸入輸出信號(hào)波形的一例波形圖。圖3是表示圖1所示的反相電路的動(dòng)作的一例的波形圖。圖4是用于說明圖1所示的反相電路的動(dòng)作的一例的電路圖。
圖5是用于說明圖4之后動(dòng)作的一例的電路圖。圖6是用于說明圖5之后動(dòng)作的一例的電路圖。圖7是用于說明圖6之后動(dòng)作的一例的電路圖。圖8是用于說明圖7之后動(dòng)作的一例的電路圖。圖9是表示本發(fā)明的第二實(shí)施方式涉及的反相電路的一例的電路圖。圖IOA至圖IOD是表示圖9所示的延遲元件的變化的電路圖。圖11是表示圖9所示的反相電路的動(dòng)作的一例的波形圖。圖12是表示圖9所示的延遲元件的輸入輸出信號(hào)波形的一例波形圖。圖13是用于說明圖9所示的反相電路的動(dòng)作的一例的電路圖。圖14是表示圖9所示的反相電路的一變形例的電路圖。圖15是表示圖14所示的反相電路的動(dòng)作的一例的波形圖。圖16是表示圖9所示的反相電路的另一變形例的電路圖。圖17是表示圖14所示的反相電路的其他變形例的電路圖。圖18是本發(fā)明的第三實(shí)施方式涉及的反相電路的一例的電路圖。圖19是表示圖18所示的反相電路的輸入輸出信號(hào)波形的一例波形圖。圖20是表示圖18所示的反相電路的動(dòng)作的一例的波形圖。圖21是用于說明圖18所示的反相電路的動(dòng)作的一例的電路圖。圖22是用于說明圖21之后動(dòng)作的一例的電路圖。圖23是用于說明圖22之后動(dòng)作的一例的電路圖。圖M是用于說明圖23之后動(dòng)作的一例的電路圖。圖25是用于說明圖M之后動(dòng)作的一例的電路圖。圖沈是用于說明圖25之后動(dòng)作的一例的電路圖。圖27是表示本發(fā)明的第四實(shí)施方式涉及的反相電路的一例電路圖。圖觀是表示圖27所示的反相電路的動(dòng)作的一例的波形圖。圖四是用于說明圖27所示的反相電路的動(dòng)作的一例的電路圖。圖30是用于說明圖四之后動(dòng)作的一例的電路圖。圖31是用于說明圖30之后動(dòng)作的一例的電路圖。圖32是用于說明圖31之后動(dòng)作的一例的電路圖。圖33是用于說明圖32之后動(dòng)作的一例的電路圖。圖34是用于說明圖33之后動(dòng)作的一例的電路圖。圖35是表示圖27所示的反相電路的一變形例的電路圖。圖36是表示圖27所示的反相電路的另一變形例的電路圖。圖37是表示在圖18所示的反相電路附加延遲元件的一例的電路圖。圖38是表示在圖27所示的反相電路附加延遲元件的一例的電路圖。圖39A至圖39D是表示圖37、圖38所示的延遲元件的變化的電路圖。圖40是表示圖37、圖38所示的反相電路的動(dòng)作的一例的波形圖。圖41是表示圖37、圖38所示的延遲元件的輸入輸出信號(hào)波形的一例波形圖。圖42是用于說明圖37、圖38所示的反相電路的動(dòng)作的一例的電路圖。圖43是表示本發(fā)明的第五實(shí)施方式涉及的反相電路例的一例的電路圖。
圖44是表示圖43所示的反相電路的輸入輸出信號(hào)波形的一例波形圖。圖45是表示圖43所示的反相電路的動(dòng)作的一例的波形圖。圖46是用于說明圖43所示的反相電路的動(dòng)作的一例的電路圖。圖47是用于說明圖46之后的動(dòng)作的一例的電路圖。圖48是用于說明圖47之后的動(dòng)作的一例的電路圖。圖49是用于說明圖48之后的動(dòng)作的一例的電路圖。圖50是用于說明圖49之后的動(dòng)作的一例的電路圖。圖51是用于說明圖50之后的動(dòng)作的一例的電路圖。圖52是表示本發(fā)明的第六實(shí)施方式涉及的反相電路的一例的電路圖。圖53是用于說明圖43所示的反相電路的寄生電容的電路圖。圖M是用于說明圖52所示的反相電路的寄生電容的電路圖。圖55是用于說明圖52所示的反相電路的動(dòng)作的一例的波形圖。圖56是用于說明圖52所示的反相電路的動(dòng)作的另一例的波形圖。圖57是用于說明圖52所示的反相電路的動(dòng)作的其他例的波形圖。圖58是表示圖52所示的反相電路的一變形例的電路圖。圖59是表示圖52所示的反相電路的另一變形例的電路圖。圖60是用于說明圖59所示的反相電路的動(dòng)作的一例波形圖。圖61是表示在圖43所示的反相電路附加延遲元件的一例的電路圖。圖62是表示在圖52所示的反相電路附加延遲元件的一例的電路圖。圖63是表示在圖58所示的反相電路附加延遲元件的一例的電路圖。圖64A至圖64D是表示圖61 圖63所示的延遲元件的變化的電路圖。圖65是表示圖61 圖63所示的反相電路的動(dòng)作的一例波形圖。圖66是表示圖61 圖63所示的延遲元件的輸入輸出信號(hào)波形的一例的波形圖。圖67是用于說明圖61 圖63所示的反相電路的動(dòng)作的一例的電路圖。圖68是作為上述各實(shí)施方式及其變形例的反相電路的應(yīng)用例的一例的顯示裝置構(gòu)成圖。圖69是表示圖68所示的寫入線驅(qū)動(dòng)電路以及像素電路的一例的電路圖。圖70是表示圖68所示的顯示裝置的動(dòng)作的一例的波形圖。圖71是表示現(xiàn)有的顯示裝置的像素電路的一例的電路圖。圖72是表示現(xiàn)有的反相電路的一例的電路圖。圖73是表示圖72所示的反相電路的輸入輸出信號(hào)波形的一例波形圖。圖74是表示現(xiàn)有的反相電路的另一例的電路圖。圖75是表示現(xiàn)有的反相電路的其他例的電路圖。
具體實(shí)施例方式下面，參考附圖對(duì)發(fā)明的實(shí)施方式進(jìn)行詳細(xì)說明。此外，說明順序如下1、第一實(shí)施方式(圖1 圖8)2、第二實(shí)施方式(圖9 圖13)3、第一、第二實(shí)施方式的變形例(圖14 圖17)
4、第三實(shí)施方式(圖18 圖沈)5、第四實(shí)施方式(圖27 圖34)6、第三、第四實(shí)施方式的變形例(圖35 圖42)7、第五實(shí)施方式(圖43 圖51)8、第六實(shí)施方式(圖52 圖57)9、第五、第六實(shí)施方式的變形例(圖58 圖67)10、應(yīng)用例(圖68 圖70)11、現(xiàn)有技術(shù)的說明(圖71 圖75)〈第一實(shí)施方式〉[結(jié)構(gòu)]圖1示出了本發(fā)明的第一實(shí)施方式涉及的反相電路1的整體結(jié)構(gòu)的一例。反相電路1用于從輸出端子OUT輸出與輸入到輸入端子IN的脈沖信號(hào)的信號(hào)波形(例如參見圖 2(A))基本相反的脈沖信號(hào)(例如參見圖2(B))。反相電路1優(yōu)選形成在非晶硅或非晶氧化物半導(dǎo)體上，其例如包括互為同一溝道型的三個(gè)晶體管Trl、Tr2, Tr3。除了上述三個(gè)晶體管Trl、Tr2、Tr3之外，反相電路1還包括兩個(gè)電容元件Cl、C2以及輸入端子IN和輸出端子OUT，構(gòu)成3Tr2C的電路結(jié)構(gòu)。晶體管Trl相當(dāng)于本發(fā)明中的“第一晶體管”的一個(gè)具體示例，晶體管Tr2相當(dāng)于本發(fā)明中的“第二晶體管”的一個(gè)具體示例，晶體管Tr3相當(dāng)于本發(fā)明中的“第三晶體管”的一個(gè)具體示例。而且，電容元件Cl相當(dāng)于本發(fā)明中的“第一電容元件”的一個(gè)具體示例，電容元件C2相當(dāng)于本發(fā)明中的“第二電容元件”的一個(gè)具體示例。晶體管Trl、Tr2、Tr3例如是η溝道MOS (金屬氧化膜半導(dǎo)體Metal Oxide Semiconductor)型的薄膜晶體管(TFT)。晶體管Trl例如根據(jù)輸入端子IN的電壓(輸入電壓Vin)與低電壓線LL的電壓VL之間的電位差Vgsl (或與此相當(dāng)?shù)碾娢徊?來接通或斷開輸出端子OUT與低電壓線LL之間的電連接。晶體管Trl的柵極與輸入端子IN電連接，晶體管Trl的源極或漏極與低電壓線LL電連接，晶體管Trl的源極和漏極中不與低電壓線 LL連接的端子與輸出端子OUT電連接。晶體管Tr2根據(jù)該晶體管Tr2的柵極電壓Vg2與輸出端子OUT的電壓(輸出電壓Vout)之間的電位差Vgs2(或與其相對(duì)應(yīng)的電位差)來接通或斷開高電壓線LH與輸出端子OUT之間的電連接。晶體管Tr2的柵極與晶體管Tr3的漏極電連接，晶體管Tr2的源極或漏極與輸出端子OUT電連接，晶體管Tr2的源極和漏極中不與輸出端子OUT連接的端子與高電壓線LH電連接。晶體管Tr3根據(jù)輸入電壓Vin與低電壓線LL的電壓VL之間的電位差Vgs3 (或與其相對(duì)應(yīng)的電位差)來接通或斷開晶體管Tr2 的柵極與低電壓線LL之間的電連接。晶體管Tr3的柵極與輸入端子IN電連接，晶體管Tr3 的源極或漏極與低電壓線LL電連接，晶體管Tr3的源極和漏極中不與低電壓線LL連接的端子與晶體管Tr2的柵極電連接。也就是說，晶體管Trl和Tr3連接于相互相同的電壓線 (低電壓線LL)，且晶體管Trl的源極和漏極中的靠低電壓線LL側(cè)的端子與晶體管Tr3的源極和漏極中的電壓線LL側(cè)的端子是相互相同的電位。低電壓線LL相當(dāng)于本發(fā)明中的“第一電壓線”、“第三電壓線”的一個(gè)具體示例，高電壓線LH相當(dāng)于本發(fā)明中的“第二電壓線”的一個(gè)具體示例。高電壓線LH與輸出比低電壓線LL的電壓VL高的電壓(恒定電壓)的電源(未
27圖示)相連接，在驅(qū)動(dòng)反相電路1時(shí)，高電壓線LH的電壓VH變?yōu)殡妷篤dd。低電壓線LL與輸出比高電壓線LH的電壓VH低的電壓(恒定電壓)的電源(未圖示)相連接，在驅(qū)動(dòng)反相電路1時(shí)，低電壓線LL的電壓VL變?yōu)殡妷篤ss ( < Vdd)。電容元件C1、C2串聯(lián)插入在輸入端子IN與晶體管Tr2的柵極之間。電容元件Cl 與電容元件C2的電連接點(diǎn)B與輸出端子OUT電連接。電容元件Cl插入晶體管Tr2的柵極側(cè)，電容元件C2插入晶體管Trl的柵極側(cè)。電容元件C2的電容大于電容元件Cl的電容。 電容元件C1、C2各自的電容優(yōu)選滿足下式(1)。如果電容元件C1、C2滿足數(shù)式(1)，則當(dāng)下述的輸入電壓Vin下降沿時(shí)，可以使晶體管Tr2的柵極-源極間電壓大于等于其閾值電壓 Vth2，且輸出電壓Vout可以從低變高。C2 (Vdd-Vss)/(C1+C2) > Vth2 · · · (1)因此，與現(xiàn)有的反相電路(圖72中的反相電路200)相比，反相電路1相當(dāng)于在輸出級(jí)的晶體管Trl、Tr2與輸入端子IN之間插入了控制元件10及晶體管Tr3的電路。這里， 例如如圖1所示，控制元件10具有與輸入端子IN電連接的第一端子P1、與輸出端子OUT電連接的第二端子P2以及與晶體管Tr2的柵極電連接的第三端子P3。例如如圖1所示，控制元件10還構(gòu)成為包括電容元件C1、C2。例如當(dāng)下降沿電壓被輸入第一端子Pl時(shí)，控制元件 10使第二端子P2的瞬變(transient)緩于第三端子P3的瞬變。具體地，例如當(dāng)下降沿電壓被輸入輸入端子IN時(shí)，控制元件10使晶體管Tr2的源極(輸出端子OUT側(cè)的端子)的瞬變比晶體管Tr2的柵極的瞬變緩。另外，控制元件10的動(dòng)作與下述反相電路1的動(dòng)作一并描述。[動(dòng)作]下面，參考圖3 圖8對(duì)反相電路1的動(dòng)作的一例進(jìn)行說明。圖3是示出反相電路 1的動(dòng)作的一例的波形圖。圖4 圖8是示出反相電路1的一系列動(dòng)作的一例的電路圖。首先，當(dāng)輸入電壓Vin為高電壓(Vdd)時(shí)，晶體管Trl、Tr3導(dǎo)通(ON)，晶體管Tr2 的柵極電壓Vg2和源極電壓Vs2被充電至低電壓線LL的電壓VL( = Vss)(參見圖3和圖 4)。由此，晶體管Tr2截止(OFF) (Vgs2 = OV時(shí)截止的情況)，電壓Vss被作為輸出電壓 Vout輸出。此時(shí)，Vdd-Vss的電壓被充入電容元件C2。然后，當(dāng)輸入電壓Vin從高電壓(Vdd)變化(下降)為低電壓(Vss)時(shí)，晶體管 1、Tr3的柵極電壓Vgl、Vg3也從Vdd變化(下降)為Vss (參見圖3、圖5)。由此，晶體管Trl的柵極電壓的變化通過電容元件C2傳遞到晶體管Tr2的源極(輸出端子OUT)，從而晶體管Tr2的源極電壓Vs2(輸出電壓Vout)變化(下降)AV1’。而且，晶體管Trl的柵極電壓Vgl的變化還通過電容元件Cl、C2傳遞到晶體管Tr2的柵極，從而晶體管Tr2的柵極電壓Vg2變化(下降)AV2’。但是，此時(shí)，晶體管Trl、Tr3導(dǎo)通。因此，電流從低電壓線 LL流向晶體管Tr2的源極(輸出端子OUT)和晶體管Tr2的柵極，因而該電流將晶體管Tr2 的源極(輸出端子OUT)和晶體管Tr2的柵極充電至Vss。這里，由于晶體管Trl、Tr3的柵極電壓從Vdd變化(下降)為Vss，因此晶體管 TrUTr3的導(dǎo)通電阻逐漸增大，將晶體管Tr2的源極(輸出端子OUT)和柵極充電至低電壓線LL的電壓VL所需的時(shí)間變長(zhǎng)。而且，將晶體管Tr2的源極(輸出端子OUT)與晶體管Tr2的柵極上的總電容進(jìn)行比較時(shí)，由于電容元件C1、C2并聯(lián)連接于晶體管Tr2的源極(輸出端子OUT)，電容元件Cl、C2串聯(lián)連接于晶體管Tr2的柵極，因此，晶體管Tr2的源極(輸出端子OUT)的瞬變比晶體管Tr2的柵極的瞬變要慢。其結(jié)果，將晶體管Tr2的源極(輸出端子OUT)充電至低電壓線 LL的電壓VL所需的時(shí)間比將晶體管Tr2的柵極充電至低電壓線LL的電壓VL所需的時(shí)間長(zhǎng)。而且，當(dāng)輸入電壓Vin大于等于Vss+Vthl，且大于等于Vss+Vth3時(shí)，晶體管1^1、 Tr3在線性區(qū)域內(nèi)動(dòng)作。Vthl為晶體管Trl的閾值電壓，Vth3為晶體管Tr3的閾值電壓。 另一方面，當(dāng)輸入電壓Vin小于Vss+Vthl，且小于Vss+Vth3時(shí)，晶體管1^1、Tr3在飽和區(qū)域內(nèi)動(dòng)作。因此，雖然圖5所示的電流流入晶體管Tr2的源極(輸出端子OUT)和柵極，但晶體管Trl、Tr3無法將各個(gè)點(diǎn)充電至電壓Vss。最后，當(dāng)輸入電壓Vin從Vdd變?yōu)閂ss時(shí)，晶體管Tr2的柵極-源極間電壓Vgs2 變?yōu)閰⒁妶D3和圖6)。此時(shí)，在晶體管Tr2的柵極-源極間電壓Vgs2變?yōu)榇笥诰w管Tr2的閾值電壓Vth2的時(shí)刻，晶體管Tr2導(dǎo)通，開始從高電壓線LH流出電流。在晶體管Tr2導(dǎo)通時(shí)，除了晶體管Trl之外，晶體管Tr2也使晶體管Tr2的源極電壓Vs2(輸出電壓Vout)上升。而且，由于電容元件Cl連接在晶體管Tr2的柵極和源極之間，因此產(chǎn)生自舉(bootstrap)現(xiàn)象，晶體管Tr2的柵極電壓Vg2也與晶體管Tr2的源極電壓Vs2 (輸出電壓Vout)的上升聯(lián)動(dòng)地上升。然后，在晶體管Tr2的源極電壓Vs2 (輸出電壓 Vout)和柵極電壓Vg2變?yōu)榇笥诘扔赩ss-Vthl，且大于等于Vss-Vth3的時(shí)刻，晶體管Trl、 Tr3截止，晶體管Tr2的源極電壓Vs2 (輸出電壓Vout)和柵極電壓Vg2僅隨著晶體管Tr2 上升。經(jīng)過一定時(shí)間之后，晶體管Tr2的源極電壓Vs2 (輸出電壓Vout)變?yōu)閂dd，從輸出端子OUT輸出Vdd(參見圖3和圖7)。然后，再經(jīng)過一定時(shí)間之后，輸入電壓Vin從低電壓(Vss)變化(上升)為高電壓(Vdd)(參見圖3和圖8)。此時(shí)，在輸入電壓Vin低于 Vss+Vthl、且低于Vss+Vth3的階段，晶體管Trl、Tr3截止。因此，通過電容元件C1、C2的耦合被輸入至晶體管Tr2的源極(輸出端子OUT)和柵極，從而晶體管Tr2的源極電壓Vs2(輸出電壓Vout)和柵極電壓Vg2上升。然后，當(dāng)輸入電壓Vin變?yōu)榇笥诘扔赩ss+Vthl，且大于等于Vss+Vth3時(shí)，晶體管Trl、Tr3導(dǎo)通。因此，電流流向晶體管Tr2的源極(輸出端子 OUT)和柵極，因而該電流將晶體管Tr2的源極(輸出端子OUT)和柵極充電至Vss。這里，由于晶體管Trl、Tr3的柵極電壓從Vss變化(上升)為Vdd，因此晶體管 TrUTr3的導(dǎo)通電阻逐漸變小，將晶體管Tr2的源極(輸出端子OUT)和柵極充電至低電壓線LL的電壓VL所需的時(shí)間相對(duì)變短。最終，晶體管Tr2的源極電壓Vs2 (輸出電壓Vout) 和柵極電壓Vg2變?yōu)閂ss，并從輸出端子輸出Vss (參見圖3和圖4)。如上所述，在本實(shí)施方式的反相電路1中，從輸出端子OUT輸出與輸入到輸入端子 IN的脈沖信號(hào)的信號(hào)波形(例如參見圖2(A))基本相反的脈沖信號(hào)(例如參見圖2(B))。[效果]另外，例如如圖72所示的現(xiàn)有的反相電路200形成串聯(lián)連接了兩個(gè)η溝道MOS型晶體管Trl、Tr2的單溝道型電路結(jié)構(gòu)。例如如圖73所示，在反相電路200中，當(dāng)輸入電壓 Vin為Vss時(shí)，輸出電壓Vout不是Vdd，而是Vdd-Vth2。也就是說，輸出電壓Vout中包含晶體管Tr2的閾值電壓Vth2，輸出電壓Vout受到晶體管Tr2的閾值電壓Vth2的差異的很大影響。
因此，例如如圖74中的反相電路300所示，可以考慮將晶體管Tr2的柵極與漏極相互電分離，并將晶體管Tr2的柵極與施加有比漏極的電壓Vdd更高的電壓 Vdd2(彡Vdd+Vth2)的高電壓配線LH2連接。而且，例如可以考慮圖75中的反相電路400 所示的自舉型電路結(jié)構(gòu)。但是，在圖72、圖74、圖75所示的任一電路中，甚至在輸入電壓Vin為高電壓、即輸出電壓Vout為低電壓的時(shí)刻，電流(貫通電流)也通過晶體管Trl、Tr2從高電壓配線LH 側(cè)流向低電壓配線LL側(cè)。其結(jié)果，導(dǎo)致反相電路的功耗增大。而且，在圖72、圖74、圖75 所示的電路中，例如如圖73(B)中的虛線所包圍之處所示，當(dāng)輸入電壓Vin變?yōu)閂dd時(shí)，輸出電壓Vout并不是Vss，輸出電壓Vout的波峰值出現(xiàn)差異。因此，例如將這些反相電路用于有源矩陣方式的有機(jī)EL顯示裝置中的掃描器時(shí)，每個(gè)像素電路中的驅(qū)動(dòng)晶體管的閾值校正或遷移率校正都會(huì)產(chǎn)生差異，該差異將導(dǎo)致亮度差異。另一方面，在本實(shí)施方式的反相電路1中，在晶體管Tr2的柵極與低電壓線LL之間、以及晶體管Tr2的源極與低電壓線LL之間設(shè)有根據(jù)輸入電壓Vin與低電壓線LL的電壓VL之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的晶體管Trl、Tr3。由此，當(dāng)晶體管Trl、Tr3各自的柵極電壓從高電壓(Vdd)變化(下降)為低電壓(Vss)時(shí)，晶體管Trl、Tr3各自的導(dǎo)通電阻逐漸變大，從而將晶體管Tr2的柵極和源極充電至低電壓線LL的電壓VL所需的時(shí)間變長(zhǎng)。并且，當(dāng)晶體管Trl、Tr3各自的柵極電壓從低電壓(Vss)變化(上升)為高電壓(Vdd) 時(shí)，晶體管Trl、Tr3各自的導(dǎo)通電阻逐漸變小，從而將晶體管Tr2的柵極和源極充電至低電壓線LL的電壓VL所需的時(shí)間變短。而且，在本實(shí)施方式的反相電路1中，電容元件C1、C2 串聯(lián)連接于晶體管Tr2的柵極，電容元件C1、C2并聯(lián)連接于晶體管Tr2的源極。因此，晶體管Tr2的源極的瞬變比晶體管Tr2的柵極的瞬變要慢。其結(jié)果，當(dāng)晶體管Trl、Tr3各自的柵極電壓從高電壓(Vdd)變化(下降)為低電壓(Vss)時(shí)，晶體管Tr2的柵極-源極間電壓Vgs2大于晶體管Tr2的閾值電壓Vth2，從而晶體管Tr2導(dǎo)通，緊接著晶體管Trl、Tr3截止。也就是說，輸入電壓Vin的變化通過電容元件C1、C2輸入至晶體管Tr2的柵極和源極， 通過瞬變差使得柵極-源極間電壓Vgs2大于閾值電壓Vth2時(shí)，晶體管Tr2導(dǎo)通，緊接著晶體管Trl、Tr3截止。此時(shí)，輸出電壓Vout為高電壓線LH側(cè)的電壓。此外，當(dāng)晶體管Trl、 Tr3各自的柵極電壓從低電壓(Vss)變化(上升)為高電壓Vdd時(shí)，晶體管Trl、Tr3導(dǎo)通， 緊接著晶體管Tr2截止。此時(shí)，輸出電壓Vout變?yōu)榈碗妷壕€LL側(cè)的電壓。這樣，在本實(shí)施方式的反相電路1中，幾乎不存在晶體管Trl與晶體管Tr2同時(shí)導(dǎo)通的期間。因此，幾乎不存在通過晶體管Trl、Tr2在高電壓線LH和低電壓線LL之間流動(dòng)的電流(貫通電流)，因此可以抑制功耗。而且，當(dāng)晶體管Trl、Tr3各自的柵極電壓從高電壓Vdd變化(下降)為低電壓(Vss)時(shí)，輸出電壓Vout為高電壓線LH側(cè)的電壓，當(dāng)晶體管 Trl、Tr3各自的柵極電壓從低電壓(Vss)變化(上升)為高電壓(Vdd)時(shí)，輸出電壓Vout 為低電壓線LL側(cè)的電壓。由此，可以消除輸出電壓Vout的差異。其結(jié)果，例如可以降低每個(gè)像素電路中的驅(qū)動(dòng)晶體管的閾值校正或遷移率校正的差異，從而可以降低每個(gè)像素的亮度差異?！吹诙?shí)施方式〉[結(jié)構(gòu)]圖9示出了本發(fā)明的第二實(shí)施方式所涉及的反相電路2的整體結(jié)構(gòu)的一例。與上述實(shí)施方式的反相電路1 一樣，反相電路2也從輸出端子OUT輸出與輸入到輸入端子IN的脈沖信號(hào)的信號(hào)波形(例如如圖2(A))基本相反的脈沖信號(hào)(例如如圖2(B))。反相電路 2與上述實(shí)施方式的反相電路1的結(jié)構(gòu)的區(qū)別在于包括延遲元件3。因此，下面主要對(duì)第二實(shí)施方式與上述實(shí)施方式的區(qū)別點(diǎn)進(jìn)行說明，對(duì)于與上述實(shí)施方式的相同點(diǎn)，則適當(dāng)省略說明。延遲元件3用于將輸入至輸入端子IN的信號(hào)電壓的電壓波形延遲后的電壓輸入至晶體管Tr3的柵極。延遲元件3設(shè)置在輸入端子IN與晶體管Tr3的柵極之間，例如將電壓波形的下降沿比輸入到輸入端子IN的信號(hào)電壓的電壓波形的下降沿慢的電壓輸入至晶體管Tr3的柵極。另外，不僅電壓波形的下降沿，延遲元件3還可以使電壓波形的上升沿比輸入到輸入端子IN的信號(hào)電壓的電壓波形的上升沿緩。只是在這種情況下，延遲元件3要延遲輸入到輸入端子IN的信號(hào)電壓的電壓波形，以使下降沿比上升沿更緩。延遲元件3例如形成圖10㈧ 圖10⑶所示的電路結(jié)構(gòu)。在圖10(A)中，延遲元件3包括電容元件C3。電容元件C3的一端與晶體管Tr3的柵極電連接，電容元件C3的另一端與低電壓線LL電連接。在圖10(B)中，延遲元件3構(gòu)成為包括晶體管Tr4。晶體管Tr4是與晶體管Trl、 Tr2,Tr3的溝道型相同溝道型的晶體管，例如為η溝道MOS型TFT。晶體管Tr4的源極與晶體管Tr3的柵極電連接，晶體管Tr4的漏極與輸入端子IN電連接。晶體管Tr4的柵極與高電壓線LHl電連接，高電壓線LHl與輸出使晶體管Tr4進(jìn)行導(dǎo)通截止動(dòng)作的脈沖信號(hào)的電源(未圖示)電連接。在圖10(C)中，延遲元件3構(gòu)成為包括上述晶體管Tr4以及晶體管Tr5。晶體管 Tr5為與晶體管Trl、Tr2、Tr3的溝道型相同溝道型的晶體管，例如為η溝道MOS型TFT。晶體管Tr5的柵極和源極與晶體管Tr3的柵極電連接，晶體管Tr5的漏極與輸入端子IN電連接。在圖10(D)中，延遲元件3構(gòu)成為包括上述晶體管Tr4以及上述電容元件C3。[動(dòng)作和效果]圖11示出了反相電路2的動(dòng)作的一例。此外，圖11中示出了采用具有圖10(D) 所示的電路結(jié)構(gòu)的延遲元件3時(shí)的波形。反相電路2的基本動(dòng)作與圖3 圖8所示的動(dòng)作相同。與圖3 圖8所示的動(dòng)作的區(qū)別之處在于輸入電壓Vin從高電壓(Vdd)變(下降) 為低電壓(Vss)的時(shí)候以及輸入電壓Vin從低電壓(Vss)變(上升)為高電壓(Vdd)的時(shí)候。當(dāng)輸入電壓Vin從高電壓(Vdd)變(下降)為低電壓(Vss)時(shí)，晶體管Trl、Tr3 的柵極電壓從Vdd變?yōu)閂ss。在第一實(shí)施方式的反相電路1中，該電壓變化通過電容元件 C2使晶體管Tr2的源極產(chǎn)生Δ Vl的電壓變化，并通過電容元件Cl、C2使晶體管Tr2的柵極產(chǎn)生M2的電壓變化。這里，向晶體管Tr2的柵極輸入M2的耦合量的原因在于晶體管Tr3的柵極電壓Vg3從Vdd下降至Vss，從而晶體管Tr3的導(dǎo)通電阻逐漸增大，將晶體管 Tr2的柵極充電至Vss的瞬變變慢。換而言之，之所以向晶體管Tr2的柵極輸入Δ V2的耦合量是因?yàn)樵谳斎腭詈系亩〞r(shí)(timing)晶體管Tr3從導(dǎo)通切換為截止。另一方面，在本實(shí)施方式中，通過延遲元件3將通過如圖12所示地延遲輸入到輸入端子IN的信號(hào)電壓所得到的信號(hào)電壓輸入至晶體管Tr3的柵極。這樣，與直接將輸入電壓Vin輸入至晶體管Tr3的柵極的情況相比，晶體管Tr3的截止點(diǎn)(導(dǎo)通與截止的切換點(diǎn))推遲。也就是說，晶體管Tr3在通過電容元件C2輸入耦合的定時(shí)也是導(dǎo)通的(參見圖 ⑶。因此，可以使最終輸入到晶體管Tr2的柵極的耦合量(AV2)比現(xiàn)有技術(shù)小(參見圖 11 (C))，從而可以增大晶體管Tr2的柵極-源極間電壓Vgs2。其結(jié)果，可以實(shí)現(xiàn)反相電路2 的高速化。在本實(shí)施方式中，當(dāng)輸入電壓Vin從低電壓(Vss)變(上升)為高電壓(Vdd)時(shí)， 同樣通過延遲元件3將通過如圖12所示地延遲輸入到輸入端子IN的信號(hào)電壓所得到的信號(hào)電壓輸入至晶體管Tr3的柵極。因此，晶體管Tr3的截止點(diǎn)推遲，所以在晶體管Trl導(dǎo)通之后，晶體管Tr3才導(dǎo)通，從而當(dāng)輸出電壓Vout處于變化狀態(tài)時(shí)，電流(貫通電流)有可能從高電壓線LH流向低電壓線LL。但實(shí)際上，考慮到晶體管Tr3的導(dǎo)通動(dòng)作點(diǎn)以及輸入到晶體管Tr3的柵極的信號(hào)電壓的波形，即使輸入到晶體管Tr3的信號(hào)電壓延遲，如圖12所示， 在上升沿，晶體管Tr3的導(dǎo)通時(shí)間仍是幾乎不變的，相反在下降沿，晶體管Tr3的截止時(shí)間發(fā)生很大變化。因此，上述貫通電流的流動(dòng)期間非常短，反相電路2的功耗基本與反相電路1的功耗相同。另外，在第一實(shí)施方式中，向晶體管Tr2的源極和柵極輸入由輸入電壓Vin的變化引起的耦合，并利用晶體管Tr2的源極與柵極的瞬變差使晶體管Tr2的柵極-源極間電壓 Vgs2成為大于等于晶體管Tr2的閾值電壓Vth2的值。此時(shí)，雖然高電壓線LH側(cè)的電壓作為輸出電壓Vout輸出至輸出端子OUT，但輸出端子OUT的瞬變極大地依存于晶體管Tr2的柵極-源極間電壓Vgs2。也就是說，當(dāng)晶體管Tr2的柵極-源極間電壓Vgs2快速變大時(shí)， 輸出電壓Vout上升沿變快，當(dāng)晶體管Tr2的柵極-源極間電壓Vgs2緩慢變大時(shí)，輸出電壓 Vout的上升沿也變慢。因此，在實(shí)現(xiàn)反相電路1的高速化時(shí)，只要使晶體管Tr2的柵極-源極間電壓Vgs2 上升沿變快即可，其方法例如可以考慮增大電容元件C2的電容。但是，電容元件C2的電容增大時(shí)，反相電路1所占的面積也會(huì)變大。其結(jié)果，例如在有機(jī)EL顯示裝置中將增大了電容元件C2的電容的反相電路1用于掃描器等中時(shí)，顯示面板中周圍部分(框架，frame)所占的面積變大，可能會(huì)阻礙窄框化的實(shí)現(xiàn)。而且，電容元件C2的電容增大時(shí)，晶體管Tr2的源極(輸出端子OUT)會(huì)產(chǎn)生大于Δ Vl的電壓變化，而晶體管Tr2的柵極也會(huì)相應(yīng)地產(chǎn)生大于AV2的電壓變化。其結(jié)果，雖然電容元件C2的電容增大了，但晶體管Tr2的柵極-源極間電壓Vgs2的值基本與Δ Vl-Δ V2相同，電容元件C2的電容增大并未給反相電路1的高速化帶來什么貢獻(xiàn)。另一方面，在本實(shí)施方式中，通過延遲元件3將通過如圖12所示地延遲輸入到輸入端子IN的信號(hào)電壓所得到的信號(hào)電壓輸入至晶體管Tr3的柵極。這樣，可以實(shí)現(xiàn)反相電路2的高速化，而不用增大電容元件C2的電容。<第一和第二實(shí)施方式的變形例>在上述各實(shí)施方式中，晶體管Trl Jr2Jr3由η溝道MOS型TFT形成，但例如也可以由P溝道MOS型TFT形成。只是，這種情況下，要調(diào)換高電壓線LH與低電壓線LL的位置關(guān)系，并使晶體管Trl、Tr2、Tr3從低電壓(Vss)變(上升)為高電壓(Vdd)時(shí)的過渡響應(yīng)與晶體管Trl、Tr2、Tr3從高電壓(Vdd)變(下降)為低電壓(Vss)時(shí)的過渡響應(yīng)彼此相反。
而且，在上述第二實(shí)施方式中，已經(jīng)對(duì)使用延遲元件3將通過如圖12所示地延遲輸入到輸入端子IN的信號(hào)電壓所得到的信號(hào)電壓輸入至晶體管Tr3的柵極的情況進(jìn)行了說明，但也可以使用其他方法將這樣的信號(hào)輸入至晶體管Tr3的柵極。例如如圖14中的反相電路4所示，可以獨(dú)立于輸入端子IN而設(shè)置輸入端子IN2，將輸入端子IN2與晶體管Tr3 的柵極相互電連接，并從外部向輸入端子IN2輸入如圖15(B)所示的信號(hào)。而且，在上述第二實(shí)施方式及其變形例中，當(dāng)輸入電壓Vin從低電壓(Vss)變(上升)為高電壓(Vdd)時(shí)，電流(貫通電流)有可能從高電壓線LH流向低電壓線LL，可以新增加改善這一情況的元件。例如如圖16、圖17所示，可以進(jìn)一步在控制電路10中設(shè)置晶體管Tr6。此外，晶體管Tr6為與晶體管Trl、Tr2、Tr3的溝道型相同溝道型的晶體管，例如為 η溝道MOS型TFT。晶體管Tr6與晶體管Tr3并聯(lián)連接，且晶體管Tr6的柵極連接于輸入端子IN。這種情況下，當(dāng)輸入電壓Vin從高電壓(Vdd)變(下降)為低電壓(Vss)時(shí)，晶體管Tr3的導(dǎo)通時(shí)間變長(zhǎng)，而當(dāng)輸入電壓Vin從低電壓(Vss)變(上升)為高電壓(Vdd)時(shí)，無延遲的輸入電壓Vin可以使晶體管Tr6比晶體管Tr3先導(dǎo)通。其結(jié)果，可以降低貫通電流?！吹谌龑?shí)施方式〉[結(jié)構(gòu)]圖18示出了本發(fā)明的第三實(shí)施方式所涉及的反相電路1的整體結(jié)構(gòu)的一例。反相電路1用于從輸出端子OUT輸出與輸入到輸入端子IN的脈沖信號(hào)的信號(hào)波形(例如參見圖19(A))基本相反的脈沖信號(hào)(例如參見圖19(B))。反相電路1優(yōu)選形成在非晶硅或非晶氧化物半導(dǎo)體上，例如包括同一溝道型的五個(gè)晶體管Trl Tr5。除了上述五個(gè)晶體管 Trl Tr5之外，反相電路1還包括兩個(gè)電容元件C1、C2以及輸入端子IN和輸出端子OUT， 構(gòu)成5Tr2C的電路結(jié)構(gòu)。晶體管Trl相當(dāng)于本發(fā)明中的“第一晶體管”的一個(gè)具體示例，晶體管Tr2相當(dāng)于本發(fā)明中的“第二晶體管”的一個(gè)具體示例，晶體管Tr3相當(dāng)于本發(fā)明中的“第三晶體管”的一個(gè)具體示例，晶體管Tr4相當(dāng)于本發(fā)明中的“第四晶體管”的一個(gè)具體示例，晶體管Tr5相當(dāng)于本發(fā)明中的“第五晶體管”的一個(gè)具體示例。而且，電容元件Cl相當(dāng)于本發(fā)明中的“第一電容元件”的一個(gè)具體示例，電容元件C2相當(dāng)于本發(fā)明中的“第二電容元件”的一個(gè)具體示例。晶體管Trl Tr5為同一溝道型的薄膜晶體管(TFT)，例如為η溝道MOS (金屬氧化膜半導(dǎo)體=Metal Oxide Semiconductor)型的薄膜晶體管(TFT)。晶體管Trl例如根據(jù)輸入端子IN的電壓(輸入電壓Vin)與低電壓線LL的電壓VL之間的電位差Vgsl(或與其相對(duì)應(yīng)的電位差)來接通或斷開輸出端子OUT與低電壓線LL之間的電連接。晶體管Trl 的柵極與輸入端子IN電連接，晶體管Trl的源極或漏極與低電壓線LL電連接，晶體管Trl 的源極和漏極中不與低電壓線LL連接的端子與輸出端子OUT電連接。晶體管Tr2根據(jù)晶體管Tr5的源極或漏極中不與高電壓線LH2連接的端子(第一端子X)的電壓Vs5與輸出端子OUT的電壓(輸出電壓Vout)之間的電位差Vgs2(或與其相對(duì)應(yīng)的電位差)來接通或斷開高電壓線LHl與輸出端子OUT之間的電連接。晶體管Tr2的柵極與晶體管Tr5的第一端子X電連接。晶體管Tr2的源極或漏極與輸出端子OUT電連接，晶體管Tr2的源極和漏極中不與輸出端子OUT連接的端子與高電壓線LHl電連接。
晶體管Tr3根據(jù)輸入電壓Vin與低電壓線LL的電壓VL之間的電位差Vgs3 (或與其相對(duì)應(yīng)的電位差)來接通或斷開晶體管Tr5的柵極與低電壓線LL之間的電連接。晶體管Tr3的柵極與輸入端子IN電連接。晶體管Tr3的源極或漏極與低電壓線LL電連接，晶體管Tr3的源極和漏極中不與低電壓線LL連接的端子與晶體管Tr5的柵極電連接。晶體管Tr4根據(jù)輸入電壓Vin與低電壓線LL的電壓VL之間的電位差Vgs4 (或與其相對(duì)應(yīng)的電位差)來接通或斷開晶體管Tr5的第一端子X與低電壓線LL之間的電連接。晶體管Tr4 的柵極與輸入端子IN電連接。晶體管Tr4的源極或漏極與低電壓線LL電連接，晶體管Tr4 的源極和漏極中不與低電壓線LL連接的端子與晶體管Tr5的第一端子X電連接。也就是說，晶體管Trl、Tr3和Tr4連接于同一條電壓線(低電壓線LL)。因此，晶體管Trl的低電壓線LL側(cè)的端子、晶體管Tr3的低電壓線LL側(cè)的端子以及晶體管Tr4的低電壓線LL側(cè)的端子彼此為相同電位。晶體管Tr5根據(jù)輸電容元件Cl的端子間電壓Vgs5(或與其相對(duì)應(yīng)的電位差)來接通或斷開高電壓線LH2與第一端子X之間的電連接。晶體管Tr5的柵極與晶體管Tr3的源極和漏極中不與低電壓線LL連接的端子電連接。晶體管Tr5的源極或漏極與高電壓線LH2電連接。晶體管Tr5的源極和漏極中不與高電壓線LH2連接的端子與晶體管Tr2的柵極以及晶體管Tr4的源極和漏極中不與低電壓線LL連接的端子電連接。低電壓線LL相當(dāng)于本發(fā)明中的“第一電壓線”、“第三電壓線”、“第四電壓線”的一個(gè)具體示例。高電壓線LHl相當(dāng)于本發(fā)明中的“第二電壓線”的一個(gè)具體示例，高電壓線LH2 相當(dāng)于本發(fā)明中的“第五電壓線”的一個(gè)具體示例。高電壓線LH1、LH2與輸出比低電壓線LL的電壓VL高的電壓(恒定電壓)的電源(未圖示)相連接。在驅(qū)動(dòng)反相電路1時(shí)，高電壓線LHl的電壓變?yōu)閂ddl，在驅(qū)動(dòng)反相電路1時(shí)，高電壓線LH2的電壓VH2變?yōu)閂dd2 (彡Vddl+Vth2)。此外，電壓Vth2為晶體管 Tr2的閾值電壓。另一方面，低電壓線LL與輸出比高電壓線LHl的電壓VHl低的電壓(恒定電壓)的電源(未圖示)相連接，在驅(qū)動(dòng)反相電路1時(shí)，低電壓線LL的電壓VL變?yōu)殡妷?Vss ( < Vddl)。電容元件C1、C2串聯(lián)地插入輸入端子IN與晶體管Tr2的柵極之間。電容元件Cl 與電容元件C2的電連接點(diǎn)B與晶體管Tr5的第一端子X電連接。電容元件Cl插入晶體管 Tr2的柵極側(cè)，電容元件C2插入晶體管Trl的柵極側(cè)。電容元件C2的電容大于電容元件 Cl的電容。電容元件C1、C2各自的電容優(yōu)選滿足下式(1)。如果電容元件C1、C2滿足數(shù)學(xué)式(1)，則在下述輸入電壓Vin下降沿，可以使晶體管Tr5的柵極-源極間電壓大于等于其閾值電壓Vth5，從而可以使晶體管Tr5處于導(dǎo)通狀態(tài)。其結(jié)果，輸出電壓Vout可以從低變尚。C2 (Vdd-Vss)/(C1+C2) > Vth5 · · · (1)與現(xiàn)有的反相電路(圖72中的反相電路200)相比，反相電路1相當(dāng)于在輸出級(jí)的晶體管Trl、Tr2與輸入端子IN之間插入了控制元件10及晶體管Tr3 Tr5的電路。這里，例如如圖18所示，控制元件10具有與輸入端子IN電連接的端子P1、與晶體管Tr5的第一端子X電連接的端子P2以及與晶體管Tr5的柵極電連接的端子P3。例如如圖18所示， 控制元件10還構(gòu)成為包括電容元件Cl和C2。端子Pl相當(dāng)于本發(fā)明中的“第二端子”的一個(gè)具體示例，端子P2相當(dāng)于本發(fā)明中的“第三端子”的一個(gè)具體示例，端子P3相當(dāng)于本發(fā)明中的“第四端子”的一個(gè)具體示例。
例如當(dāng)下降沿電壓被輸入端子Pl時(shí)，控制元件10使端子P2的瞬變緩于端子P3 的瞬變。具體地，例如當(dāng)下降沿電壓被輸入輸入端子IN時(shí)，控制元件10使晶體管Tr5的源極(第一端子X)的瞬變比晶體管Tr5的柵極的瞬變緩。另外，控制元件10的動(dòng)作與下述的反相電路1的動(dòng)作一并描述。[動(dòng)作]下面，參考圖20 沈?qū)Ψ聪嚯娐?的動(dòng)作例進(jìn)行說明。圖20是示出反相電路1 的動(dòng)作例的波形圖。圖21 沈是示出反相電路1的一系列動(dòng)作的一例的電路圖。首先，當(dāng)輸入電壓Vin為高電壓(Vddl)時(shí)，晶體管Trl、Tr3、Tr4導(dǎo)通。從而，晶體管1^2的柵極電壓Vg2和源極電壓Vs2被充電至低電壓線LL的電壓VL ( = Vss)，并且晶體管Tr5的柵極電壓Vg5和源極電壓Vs5被充電至低電壓線LL的電壓VL ( = Vss)(參見圖20和圖21)。由此，晶體管Tr2截止(Vgs2 = OV時(shí)截止的情況)，同時(shí)晶體管Tr5截止 (Vgs5 = OV時(shí)截止的情況)，電壓Vss作為輸出電壓Vout輸出。此時(shí)，Vddl-Vss的電壓被充入電容元件C2。然后，當(dāng)輸入電壓Vin從高電壓(Vddl)變(下降)為低電壓(Vss)時(shí)，晶體管Trl、 Tr3、Tr4的柵極電壓Vgl、Vg3、Vg4也從Vddl變(下降)為Vss (參見圖20、圖21)。由此， 晶體管Trl的柵極電壓Vgl的變化通過電容元件C2傳遞到晶體管Tr2的柵極，從而晶體管 Tr2的柵極電壓Vg2變化(下降)Δ VI’。而且，晶體管Trl的柵極電壓Vgl的變化還通過電容元件Cl、C2傳遞到晶體管Tr5的柵極，從而晶體管Tr5的柵極電壓Vg5變化(下降) AV2’。但是，此時(shí)晶體管Tr3、Tr4導(dǎo)通。因此，電流從低電壓線LL流向晶體管Tr5的源極和柵極，因而該電流將晶體管Tr5的源極和柵極充電至Vss。這里，由于晶體管Tr3、Tr4的柵極電壓從Vddl變(下降)為Vss，因此晶體管Tr3、 Tr4的導(dǎo)通電阻逐漸增大，將晶體管Tr5的源極和柵極充電至低電壓線LL的電壓VL所需的時(shí)間變長(zhǎng)。而且，將晶體管Tr5的源極和柵極上的總電容進(jìn)行比較時(shí)，由于電容元件C1、C2并聯(lián)連接于晶體管Tr5的源極，電容元件C1、C2串聯(lián)連接于晶體管Tr5的柵極。因此，晶體管 Tr5的源極的瞬變比晶體管Tr5的柵極的瞬變要慢。其結(jié)果，將晶體管Tr5的源極充電至低電壓線LL的電壓VL所需的時(shí)間比將晶體管Tr5的柵極充電至低電壓線LL的電壓VL所需的時(shí)間長(zhǎng)。而且，當(dāng)輸入電壓Vin大于等于Vss+Vth3，且大于等于Vss+Vth4時(shí)，晶體管Tr3、 Tr4在線性區(qū)域內(nèi)動(dòng)作。此外，Vth3是晶體管Tr3的閾值電壓，Vth4是晶體管Tr4的閾值電壓。另一方面，當(dāng)輸入電壓Vin小于Vss+Vth3，且小于Vss+Vth4時(shí)，晶體管Tr3、Tr4在飽和區(qū)域內(nèi)動(dòng)作。因此，雖然圖22所示的電流流入晶體管Tr5的源極和柵極，但晶體管Tr3、 Tr4無法將各個(gè)點(diǎn)充電至電壓Vss。最后，當(dāng)輸入電壓Vin從Vddl變?yōu)閂ss時(shí)，晶體管Tr5的柵極-源極間電壓Vgs5 變?yōu)棣?Vl-Δ V2(參見圖20和圖23)。此時(shí)，在晶體管Tr5的柵極-源極間電壓Vgs5變?yōu)榇笥诰w管Tr5的閾值電壓Vth5的時(shí)刻，晶體管Tr5導(dǎo)通，開始從高電壓線LH2流出電流。在晶體管Tr5導(dǎo)通時(shí)，除了晶體管Tr4之外，晶體管Tr5也使晶體管Tr5的源極電壓Vs5上升。而且，由于電容元件Cl連接在晶體管Tr5的柵極和源極之間，因此產(chǎn)生自舉現(xiàn)象，晶體管Tr5的柵極電壓Vg5也與晶體管Tr5的源極電壓Vs5的上升聯(lián)動(dòng)地上升。然后，在晶體管Tr5的源極電壓Vs5和柵極電壓Vg5變?yōu)榇笥诘扔赩ss_Vth3，且大于等于 Vss-Vth4的時(shí)刻，晶體管Tr3、Tr4截止，晶體管Tr5的源極電壓Vs5和柵極電壓Vg5僅隨著晶體管Tr5上升。當(dāng)經(jīng)過一定時(shí)間后，晶體管Tr5的源極電壓Vs5(晶體管Tr2的柵極電壓Vg2)變?yōu)榇笥诘扔赩ss+Vth2時(shí)，晶體管Tr2導(dǎo)通，開始從高電壓線LHl流出電流(參見圖20、圖 24) 0此外，Vth2是晶體管Tr2的閾值電壓。其結(jié)果，輸出端子OUT的電壓Vout從Vss逐漸上升。晶體管Tr2的柵極電壓Vg2最終通過來自晶體管Tr5的電流上升至高電壓線LH2的電壓VH2 (參見圖20和圖25)。這里，由于在驅(qū)動(dòng)反相電路1時(shí)，高電壓線LH2的電壓VH2 為Vdd2，大于Vddl+Vth2，因此晶體管Tr2將高電壓線LHl的電壓VHl即Vddl輸出至輸出端子OUT。其結(jié)果，從輸出端子OUT輸出Vddl (參見圖20和圖25)。然后，再經(jīng)過一定時(shí)間之后，輸入電壓Vin從低電壓(Vss)變(上升)為高電壓 (Vddl)(參見圖20和圖26)。此時(shí)，在輸入電壓Vin低于Vss+Vth3、且低于Vss+Vth4的階段，晶體管Tr3、Tr4截止。因此，通過電容元件C1、C2的耦合輸入至晶體管Tr5的源極和柵極，從而晶體管Tr5的源極電壓Vs5和柵極電壓Vg5上升。然后，當(dāng)輸入電壓Vin變?yōu)榇笥诘扔赩ss+Vthl、Vss+Vth3以及Vss+Vth4時(shí)，晶體管TrU Tr3、Tr4導(dǎo)通。因此，電流流向晶體管Tr2的源極(輸出端子OUT)以及晶體管Tr5的源極和柵極，因而該電流將這些源極和柵極充電至Vss。這里，由于晶體管Trl、Tr3、Tr4的柵極電壓Vgl、Vg3、Vg4從Vddl變(上升)為 Vss,因此晶體管Trl、Tr3、Tr4的導(dǎo)通電阻逐漸變小，將晶體管Tr2、Tr5的源極和柵極充電至低電壓線LL的電壓VL所需的時(shí)間相對(duì)變短。最終，晶體管Tr2的源極電壓Vs2以及晶體管Tr5的源極電壓Vs5和柵極電壓Vg5變?yōu)閂ss，并從輸出端子輸出Vss (參見圖20和圖 21)。如上所述，在本實(shí)施方式的反相電路1中，從輸出端子OUT輸出與輸入到輸入端子 IN的脈沖信號(hào)的信號(hào)波形(例如參見圖19(A))基本相反的脈沖信號(hào)(例如參見圖19(B))。[效果]另外，例如如圖72所示的現(xiàn)有的反相電路200形成串聯(lián)連接了兩個(gè)η溝道MOS型晶體管Trl、Tr2的單溝道型電路結(jié)構(gòu)。例如如圖73所示，在反相電路200中，當(dāng)輸入電壓 Vin變?yōu)閂ss時(shí)，輸出電壓Vout不是Vdd，而是Vdd-Vth2。也就是說，輸出電壓Vout中包含晶體管Tr2的閾值電壓Vth2，輸出電壓Vout受到晶體管Tr2的閾值電壓Vth2的差異的很大影響。因此，例如如圖74中的反相電路300所示，可以考慮將晶體管Tr2的柵極與漏極相互電分離，并將晶體管Tr2的柵極與施加有比漏極的電壓Vdd更高的電壓 Vdd2(彡Vdd+Vth2)的高電壓配線LH2連接。而且，例如可以考慮圖75中的反相電路400 所示的自舉型電路結(jié)構(gòu)。但是，在圖72、圖74、圖75所示的任一電路中，甚至在輸入電壓Vin為高電壓、即輸出電壓Vout為低電壓時(shí)，電流(貫通電流)也通過晶體管Trl、Tr2從高電壓配線LH側(cè)流向低電壓配線LL側(cè)。其結(jié)果，導(dǎo)致反相電路的功耗增大。而且，在圖72、圖74、圖75所示的電路中，例如如圖73(B)中的虛線所包圍之處所示，當(dāng)輸入電壓Vin變?yōu)閂dd時(shí)，輸出電壓Vout并不是Vss，輸出電壓Vout的波峰值出現(xiàn)差異。因此，例如將這些反相電路用于有源矩陣型有機(jī)EL顯示裝置中的掃描器時(shí)，每個(gè)像素電路中的驅(qū)動(dòng)晶體管的閾值校正或遷移率校正都會(huì)產(chǎn)生差異，該差異將導(dǎo)致亮度差異。另一方面，在本實(shí)施方式中的反相電路1中，在晶體管Tr5的柵極與低電壓線LL 之間、在晶體管Tr5的源極與低電壓線LL之間、以及晶體管Tr2的源極與低電壓線LL之間， 設(shè)有根據(jù)輸入電壓Vin與低電壓線LL的電壓VL之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的晶體管 Trl、Tr3、Tr4。由此，當(dāng)晶體管Trl、Tr3、Tr4各自的柵極電壓從高電壓(Vddl)變(下降) 為低電壓(Vss)時(shí)，晶體管Trl、Tr3、Tr4各自的導(dǎo)通電阻逐漸變大，從而將晶體管Tr2、Tr5 的柵極和源極充電至低電壓線LL的電壓VL所需的時(shí)間變長(zhǎng)。此外，當(dāng)晶體管Trl、Tr3、Tr4 各自的柵極電壓從低電壓(Vss)變(上升)為高電壓(Vddl)時(shí)，晶體管Trl、Tr3、Tr4各自的導(dǎo)通電阻逐漸變小，從而將晶體管Tr2、Tr5的柵極和源極充電至低電壓線LL的電壓VL 所需的時(shí)間變短。而且，在本實(shí)施方式的反相電路1中，電容元件C1、C2串聯(lián)連接于晶體管 Tr5的柵極，電容元件C1、C2并聯(lián)連接于晶體管Tr5的源極。由此，晶體管Tr5的源極的瞬變比晶體管Tr5的柵極的瞬變要慢。其結(jié)果，當(dāng)晶體管Trl、Tr3、Tr4各自的柵極電壓從高電壓(Vddl)變(下降)為低電壓(Vss)時(shí)，晶體管Tr5的柵極-源極間電壓Vgs5大于晶體管Tr5的閾值電壓Vth5，從而晶體管Tr5導(dǎo)通，緊接著晶體管Trl、Tr3、Tr4截止。也就是說，輸入電壓Vin的變化通過電容元件C1、C2輸入至晶體管Tr5的柵極和源極，瞬變差使得柵極-源極間電壓Vgs5大于閾值電壓Vth5時(shí)，晶體管Tr2、Tr5導(dǎo)通，緊接著晶體管Trl、 Tr3、Tr4截止。此時(shí)，輸出電壓Vout為高電壓線LHl側(cè)的電壓。此外，當(dāng)晶體管Trl、Tr3、 Tr4各自的柵極電壓從低電壓(Vss)變(上升)為高電壓(Vddl)時(shí)，晶體管Trl、Tr3、Tr4 導(dǎo)通，緊接著晶體管Tr2、Tr5截止。此時(shí)，輸出電壓Vout為低電壓線LL側(cè)的電壓。這樣，在本實(shí)施方式的反相電路1中，幾乎不存在晶體管Trl與晶體管Tr2同時(shí)導(dǎo)通的期間、晶體管Tr4與晶體管Tr5同時(shí)導(dǎo)通的期間。因此，幾乎不存在通過晶體管Trl、 Tr2在高電壓線LHl和低電壓線LL之間流動(dòng)或通過晶體管Tr4、Tr5在高電壓線LH2和低電壓線LL之間流動(dòng)的電流(貫通電流)。其結(jié)果可以抑制功耗。而且，當(dāng)晶體管Trl、Tr3、 Tr4各自的柵極電壓從高電壓(Vddl)變(下降)為低電壓(Vss)時(shí)，輸出電壓Vout為高電壓線LHl側(cè)的電壓，當(dāng)晶體管Trl、Tr3、Tr4各自的柵極電壓從低電壓(Vss)變(上升)為高電壓(Vddl)時(shí)，輸出電壓Vout為低電壓線LL側(cè)的電壓。由此，可以消除輸出電壓Vout 的差異。其結(jié)果，例如可以降低每個(gè)像素電路中的驅(qū)動(dòng)晶體管的閾值校正或遷移率校正的差異，從而可以降低每個(gè)像素的亮度差異?！吹谒膶?shí)施方式〉[結(jié)構(gòu)]圖27示出了本發(fā)明的第四實(shí)施方式所涉及的反相電路2的整體結(jié)構(gòu)例。與上述實(shí)施方式的反相電路1 一樣，反相電路2也從輸出端子OUT輸出與輸入到輸入端子IN的脈沖信號(hào)的信號(hào)波形(例如如圖19(A))基本相反的脈沖信號(hào)(例如如圖19(B))。反相電路 2在輸出級(jí)的晶體管Trl、Tr2之前設(shè)有晶體管Tr6、Tr7，這點(diǎn)與上述實(shí)施方式的反相電路1 的結(jié)構(gòu)不同。因此，下面主要對(duì)第四實(shí)施方式與上述實(shí)施方式的區(qū)別點(diǎn)進(jìn)行說明，對(duì)于與上述實(shí)施方式的相同點(diǎn)，適當(dāng)省略說明。晶體管Tr6、Tr7為與晶體管Trl等的溝道型相同溝道型的晶體管，例如為η溝道 MOS型TFT。晶體管Tr6例如根據(jù)輸入端子IN的電壓(輸入電壓Vin)與低電壓線LL的電壓VL之間的電位差Vgsl (或與其相對(duì)應(yīng)的電位差)來接通或斷開晶體管Tr2的柵極與低電壓線LL之間的電連接。晶體管Tr6的柵極與輸入端子IN電連接，晶體管Tr6的源極或漏極與低電壓線LL電連接，晶體管Tr6的源極和漏極中不與低電壓線LL連接的端子與晶體管Tr2的柵極電連接。晶體管Tr7根據(jù)晶體管Tr5的柵極電壓Vg5與晶體管Tr5的源極 (第一端子X)的電壓Vs5之間的電位差Vgs7 (或與其相對(duì)應(yīng)的電位差)來接通或斷開晶體管Tr5的源極(第一端子X)與晶體管Tr2的柵極之間的電連接。晶體管Tr7的柵極與晶體管Tr5的柵極電連接。晶體管Tr7的源極或漏極與晶體管Tr5的源極(第一端子X) 電連接，晶體管Tr7的源極和漏極中不與第一端子X連接的端子與晶體管Tr2的柵極電連接。[動(dòng)作]下面，參考圖觀 34對(duì)反相電路2的動(dòng)作的一例進(jìn)行說明。圖觀是示出反相電路2的動(dòng)作的一例的波形圖。圖四 圖34是示出反相電路2的一系列動(dòng)作的一例的電路圖。首先，當(dāng)輸入電壓Vin為高電壓(Vddl)時(shí)，晶體管 1、 3、 4、ΤΓ6導(dǎo)通。于是， 晶體管Tr2的柵極電壓Vg2和源極電壓Vs2被充電至低電壓線LL的電壓VL ( = Vss)，并且晶體管Tr5的柵極電壓Vg5和源極電壓Vs5被充電至低電壓線LL的電壓VL ( = Vss)(參見圖觀和圖29)。由此，晶體管Tr2截止(Vgs2 = OV時(shí)截止的情況)，同時(shí)晶體管Tr5截止(Vgs5 = OV時(shí)截止的情況)，電壓Vss作為輸出電壓Vout輸出。此時(shí)，Vddl-Vss的電壓被充入電容元件C2。然后，當(dāng)輸入電壓Vin從高電壓(Vddl)變(下降)為低電壓(Vss)時(shí)，晶體管Trl、 Tr3、Tr4、Tr6的柵極電壓Vgl、Vg3、Vg4、Vg6也從Vddl變(下降)為Vss (參見圖28、圖 30)。由此，晶體管Trl的柵極電壓Vgl的變化通過電容元件C2傳遞到晶體管Tr5的源極， 從而晶體管Tr5的源極電壓Vs5變化(下降)Δ VI’。而且，晶體管Trl的柵極電壓Vgl的變化還通過電容元件Cl、C2傳遞到晶體管Tr5的柵極，從而晶體管Tr5的柵極電壓Vg5變化(下降)Δ V2’。但是，此時(shí)晶體管Tr3、Tr4、Tr6導(dǎo)通。因此，電流從低電壓線LL流向晶體管Tr5的源極和柵極以及晶體管Tr7的源極和漏極，因而該電流將晶體管Tr5的源極和柵極以及晶體管Tr7的源極和漏極充電至Vss。這里，由于晶體管Tr3、Tr4、Tr6的柵極電壓從Vddl變(下降)為Vss，因此晶體管Tr3、Tr4、Tr6的導(dǎo)通電阻逐漸增大，將晶體管Tr5的源極和柵極以及晶體管Tr7的源極和漏極充電至低電壓線LL的電壓VL所需的時(shí)間變長(zhǎng)。而且，將晶體管Tr5的源極和柵極上的總電容進(jìn)行比較時(shí)，由于電容元件C1、C2并聯(lián)連接于晶體管Tr5的源極，電容元件Cl、C2串聯(lián)連接于晶體管Tr5的柵極，因此晶體管 Tr5的源極的瞬變比晶體管Tr5的柵極的瞬變要慢。其結(jié)果，將晶體管Tr5的源極充電至低電壓線LL的電壓VL所需的時(shí)間比將晶體管Tr5的柵極充電至低電壓線LL的電壓VL所需的時(shí)間長(zhǎng)。而且，當(dāng)輸入電壓Vin大于等于Vss+Vth3，且大于等于Vss+Vth4時(shí)，晶體管Tr3、 Tr4在線性區(qū)域內(nèi)動(dòng)作。另一方面，當(dāng)輸入電壓Vin小于Vss+Vth3，且小于Vss+Vth4時(shí)，晶體管Tr3、Tr4在飽和區(qū)域內(nèi)動(dòng)作。因此，雖然圖30所示的電流流入晶體管Tr5的源極和柵極，但晶體管Tr3、Tr4無法將各個(gè)點(diǎn)充電至電壓Vss。
最后，當(dāng)輸入電壓Vin從Vddl變?yōu)閂ss時(shí)，晶體管Tr5的柵極-源極間電壓Vgs5 變?yōu)棣?Vl-Δ V2(參見圖觀和圖31)。此時(shí)，在晶體管Tr5的柵極-源極間電壓Vgs5變?yōu)榇笥诰w管Tr5的閾值電壓Vth5的時(shí)刻，晶體管Tr5導(dǎo)通，開始從高電壓線LH2流出電流。 而且，此時(shí)晶體管Tr2的柵極電壓Vg2為Vss-Δ V3，晶體管Tr7在飽和區(qū)域內(nèi)動(dòng)作。在晶體管Tr5導(dǎo)通時(shí)，除了晶體管Tr4、Tr6之外，晶體管Tr5也使晶體管Tr5的源極電壓Vs5上升。而且，由于電容元件Cl連接在晶體管Tr5的柵極和源極之間，因此產(chǎn)生自舉現(xiàn)象，晶體管Tr5的柵極電壓Vg5也與晶體管Tr5的源極電壓Vs5的上升聯(lián)動(dòng)地上升。然后，在晶體管Tr5的源極電壓Vs5和柵極電壓Vg5變?yōu)榇笥诘扔赩ss_Vth3，且大于等于Vss-Vth4的時(shí)刻，晶體管Tr3、Tr4截止，當(dāng)晶體管Tr5的源極電壓Vs5變?yōu)榇笥诘扔?Vss-VthB時(shí)，晶體管Tr6截止。其結(jié)果，來自晶體管Tr5的電流使晶體管Tr5的源極電壓 Vs5和柵極電壓Vg5上升。而且，通過晶體管Tr5的柵極電壓Vg5的上升，晶體管Tr7從飽和區(qū)域變?yōu)樵诰€性區(qū)域內(nèi)動(dòng)作，并且晶體管Tr5的源極電壓Vs5和晶體管Tr2的柵極電壓 Vg2變?yōu)橥娢?。?dāng)經(jīng)過一定時(shí)間后，晶體管Tr5的源極電壓Vs5(晶體管Tr2的柵極電壓Vg2)變?yōu)榇笥诘扔赩ss+Vth2時(shí)，晶體管Tr2導(dǎo)通，開始從高電壓線LHl流出電流(參見圖28、圖 32)。其結(jié)果，輸出端子OUT的電壓Vout從Vss逐漸上升。晶體管Tr2的柵極電壓Vg2最終通過來自晶體管Tr5的電流上升至高電壓線LH2的電壓VH2 (參見圖觀和圖33)。這里， 由于在驅(qū)動(dòng)反相電路2時(shí)，高電壓線LH2的電壓VH2變?yōu)閂dd2，大于Vddl+Vth2，因此晶體管Tr2將高電壓線LHl的電壓VHl即Vddl輸出至輸出端子OUT。其結(jié)果，從輸出端子OUT 輸出Vddl (參見圖28和圖33)。然后，再經(jīng)過一定時(shí)間之后，輸入電壓Vin從低電壓(Vss)變(上升)為高電壓 (Vddl)(參見圖28和圖34)。此時(shí)，在輸入電壓Vin低于Vss+Vth3、且低于Vss+Vth4的階段，晶體管Tr3、Tr4截止。因此通過電容元件Cl、C2的耦合輸入至晶體管Tr5的源極和柵極，從而晶體管Tr5的源極電壓Vs5和柵極電壓Vg5上升。然后，當(dāng)輸入電壓Vin變?yōu)榇笥诘扔?Vss+Vthl、Vss+Vth3、Vss+Vth4 以及 Vss+Vth6 時(shí)，晶體管 Trl、Tr3、Tr4、Tr6 導(dǎo)通。因此，電流流向晶體管Tr2的源極(輸出端子OUT)以及晶體管Tr5的源極和柵極，因而該電流將這些源極和柵極充電至Vss。這里，晶體管Tr7的柵極連接于晶體管Tr5的柵極。由于電容元件Cl、C2串聯(lián)連接于晶體管Tr5的柵極，因此晶體管Tr5的柵極的瞬變較快。由此，晶體管Tr7的柵極的瞬變也較快，晶體管Tr7較早地截止。由于晶體管Tr7截止，晶體管Tr2的柵極與晶體管Tr5 的源極相互斷開。其結(jié)果，如圖34所示，晶體管Tr6對(duì)晶體管Tr2的柵極進(jìn)行充電，晶體管 Tr4對(duì)晶體管Tr5的源極進(jìn)行充電。因此，晶體管Tr2的柵極的瞬變比晶體管Tr2的源極的瞬變快，晶體管Tr5的柵極的瞬變比晶體管Tr5的源極的瞬變快。其結(jié)果，在輸入電壓Vin 的上升沿，可以進(jìn)一步縮短晶體管Trl和Tr2同時(shí)導(dǎo)通的時(shí)間，從而可以進(jìn)一步減少在高電壓線LHl與低電壓線LL之間、以及高電壓線LH2與低電壓線LL之間流動(dòng)的電流(貫通電流)。這樣，在本實(shí)施方式的反相電路2中，幾乎不存在晶體管Trl與晶體管Tr2同時(shí)導(dǎo)通的期間。因此，幾乎不存在在高電壓線LHl與低電壓線LL之間以及高電壓線LH2與低電壓線LL之間流動(dòng)的電流(貫通電流)，因此可以抑制功耗。而且，當(dāng)晶體管Trl、Tr3各自的柵極電壓從高電壓(Vddl)變(下降)為低電壓(Vss)時(shí)，輸出電壓Vout變?yōu)楦唠妷壕€LHl 側(cè)的電壓，當(dāng)晶體管Trl、Tr3各自的柵極電壓從低電壓(Vss)變(上升)為高電壓(Vddl) 時(shí)，輸出電壓Vout為低電壓線LL側(cè)的電壓。由此，可以消除輸出電壓Vout的差異。其結(jié)果，例如可以降低每個(gè)像素電路中的驅(qū)動(dòng)晶體管的閾值校正或遷移率校正的差異，從而可以降低每個(gè)像素的亮度差異。<第三和第四實(shí)施方式的變形例>在上述各實(shí)施方式中，例如如圖35和圖36所示，也可以在晶體管Tr2的柵極與晶體管Tr2的源極(輸出端子OUT)之間設(shè)置用于自舉的電容元件C3。而且，在上述各實(shí)施方式中，例如如圖37和圖38所示，也可以在輸入端子IN與晶體管Tr3的柵極之間設(shè)置延遲元件3。延遲元件3用于將輸入至輸入端子IN的信號(hào)電壓的電壓波形延遲后的電壓輸入至晶體管Tr3的柵極。延遲元件3例如將電壓波形的下降沿比輸入到輸入端子IN的信號(hào)電壓的電壓波形的下降沿慢的電壓輸入至晶體管Tr3的柵極。另外，不僅電壓波形的下降沿，延遲元件3還可以使電壓波形的上升沿比輸入到輸入端子IN的信號(hào)電壓的電壓波形的上升沿慢。只是，這種情況下，延遲元件3要延遲輸入到輸入端子IN的信號(hào)電壓的電壓波形，以使下降沿比上升沿更慢。延遲元件3例如形成圖39㈧ 圖39⑶所示的電路結(jié)構(gòu)。在圖39㈧中，延遲元件3構(gòu)成為包括電容元件C4。電容元件C4的一端與晶體管Tr3的柵極電連接，電容元件 C4的另一端與低電壓線LL電連接。在圖39(B)中，延遲元件3構(gòu)成為包括晶體管Tr9。晶體管Tr9為與晶體管Trl等的溝道型相同溝道型的晶體管，例如為η溝道MOS型TFT。晶體管Tr9的源極與晶體管Tr3 的柵極電連接，晶體管Tr9的漏極與輸入端子IN電連接。晶體管Tr9的柵極與高電壓線 LH3電連接。高電壓線LH3與輸出使晶體管Tr9進(jìn)行導(dǎo)通截止動(dòng)作的脈沖信號(hào)的電源(未圖示)電連接。在圖39(C)中，延遲元件3構(gòu)成為包括上述晶體管Tr9以及晶體管TrlO。晶體管 TrlO是與晶體管Trl等的溝道型相同溝道型的晶體管，例如是η溝道MOS型TFT。晶體管 TrlO的柵極和源極與晶體管Tr3的柵極電連接，晶體管TrlO的漏極與輸入端子IN電連接。在圖39(D)中，延遲元件3構(gòu)成為包括上述晶體管Tr9以及上述的電容元件C4。[動(dòng)作和效果]圖40示出了本變形例所涉及的反相電路的動(dòng)作的一例。此外，圖40中示出了采用具有圖39(D)所示的電路結(jié)構(gòu)的延遲元件3時(shí)的波形。本變形例所涉及的反相電路的基本動(dòng)作與圖20 圖25或圖觀 圖34所示的動(dòng)作相同。與圖20 圖25或圖觀 圖34 所示的動(dòng)作的區(qū)別之處在于輸入電壓Vin從高電壓(Vddl)變(下降)為低電壓(Vss)的時(shí)候、以及輸入電壓Vin從低電壓(Vss)變(上升)為高電壓(Vddl)的時(shí)候。當(dāng)輸入電壓Vin從高電壓(Vddl)變(下降)為低電壓(Vss)時(shí)，晶體管Tr3、Tr4 的柵極電壓從Vddl變?yōu)閂ss。在上述實(shí)施方式的反相電路1、2中，該電壓變化通過電容元件C2使晶體管Tr5的源極產(chǎn)生Δ Vl的電壓變化，并通過電容元件Cl、C2使晶體管Tr5的柵極產(chǎn)生ΔΥ2的電壓變化。這里，向晶體管Tr5的柵極輸入M2的耦合量的原因在于晶體管Tr3的柵極電壓Vg3從Vddl下降至Vss，其結(jié)果是晶體管Tr3的導(dǎo)通電阻逐漸增大，
40將晶體管Tr5的柵極充電至Vss的瞬變變慢。換而言之，之所以向晶體管Tr5的柵極輸入 Δ V2的耦合量是因?yàn)樵谳斎腭詈系亩〞r(shí)晶體管Tr3從導(dǎo)通切換為截止。另一方面，在本變形例中，通過延遲元件3將通過如圖41所示地延遲輸入到輸入端子IN的信號(hào)電壓所得到的信號(hào)電壓輸入至晶體管Tr3的柵極。這樣，與直接將輸入電壓 Vin輸入至晶體管Tr3的柵極的情況相比，晶體管Tr3的截止點(diǎn)(導(dǎo)通與截止的切換點(diǎn))推遲。也就是說，晶體管Tr3在通過電容元件C2輸入耦合的定時(shí)也是導(dǎo)通的(參見圖42)。 因此，可以使最終輸入到晶體管Tr5的柵極的耦合量(AV2)比現(xiàn)有技術(shù)小，從而可以增大晶體管Tr5的柵極-源極間電壓Vgs5。其結(jié)果，可以實(shí)現(xiàn)反相電路的高速化。在本變形例中，當(dāng)輸入電壓Vin從低電壓(Vss)變(上升)為高電壓(Vddl)時(shí)， 同樣通過延遲元件3將通過如圖41所示地延遲輸入到輸入端子IN的信號(hào)電壓所得到的信號(hào)電壓輸入至晶體管Tr3的柵極。因此，晶體管Tr3的截止點(diǎn)推遲，因而晶體管Trl導(dǎo)通之后，晶體管Tr3才導(dǎo)通，從而當(dāng)輸出電壓Vout處于變化狀態(tài)時(shí)，電流(貫通電流)有可能從高電壓線LHl流向低電壓線LL。但實(shí)際上，考慮到晶體管Tr3的導(dǎo)通動(dòng)作點(diǎn)以及輸入到晶體管Tr3的柵極的信號(hào)電壓的波形，則即使輸入到晶體管Tr3的信號(hào)電壓延遲，如圖42所示，在上升沿，晶體管Tr3的導(dǎo)通時(shí)間仍是幾乎不變的，相反在下降沿，晶體管Tr3的截止時(shí)間發(fā)生很大變化。因此，上述貫通電流的流動(dòng)期間非常之短，本變形例所涉及的反相電路的功耗基本與反相電路1、2的功耗相同。另外，在上述各實(shí)施方式中，向晶體管Tr5的源極和柵極輸入由輸入電壓Vin的變化引起的耦合，并利用晶體管Tr5的源極與柵極的瞬變差而使晶體管Tr5的柵極-源極間電壓Vgs5成為大于等于晶體管Tr5的閾值電壓Vth5的值。此時(shí)，雖然高電壓線LHl側(cè)的電壓作為輸出電壓Vout輸出至輸出端子OUT，但輸出端子OUT的瞬變極大地依存于晶體管 Tr2的柵極-源極間電壓Vgs2。也就是說，當(dāng)晶體管Tr2的柵極-源極間電壓Vgs2快速變大時(shí)，輸出電壓Vout上升沿變快，當(dāng)晶體管Tr2的柵極-源極間電壓Vgs2緩慢變大時(shí)，輸出電壓Vout的上升沿也變慢。因此，在實(shí)現(xiàn)反相電路的高速化時(shí)，只要使晶體管Tr2的柵極-源極間電壓Vgs2 上升沿變快即可，其方法例如可以考慮增大電容元件C2的電容。但是，電容元件C2的電容增大時(shí)，反相電路所占的面積也會(huì)變大。其結(jié)果，例如在有機(jī)EL顯示裝置中將增大了電容元件C2的電容的反相電路用于掃描器等中時(shí)，顯示面板中周圍部分(框架，frame)所占的面積變大，可能會(huì)阻礙窄框化的實(shí)現(xiàn)。而且，電容元件C2的電容增大時(shí)，晶體管Tr2的源極 (輸出端子OUT)會(huì)產(chǎn)生大于AVl的電壓變化，而晶體管Tr2的柵極也會(huì)相應(yīng)地產(chǎn)生大于 AV2的電壓變化。其結(jié)果，雖然電容元件C2的電容增大了，但晶體管Tr2的柵極-源極間電壓Vgs2的值基本與△ Vl-Δ V2相同，電容元件C2的電容增大并未給反相電路的高速化帶來什么貢獻(xiàn)。而本變形例中，通過延遲元件3將通過如圖41所示地延遲輸入到輸入端子IN的信號(hào)電壓所得到的信號(hào)電壓輸入至晶體管Tr3的柵極。這樣，可以實(shí)現(xiàn)反相電路的高速化， 而不用增大電容元件C2的電容。而且，在上述各實(shí)施方式及其變形例中，晶體管Trl TrlO由η溝道MOS型TFT 形成，例如也可以由P溝道MOS型TFT形成。但是，這種情況下，晶體管Trl TrlO從低電壓變(上升)為高電壓時(shí)的過渡響應(yīng)與晶體管Trl TrlO從高電壓變(下降)為低電壓
41時(shí)的過渡響應(yīng)彼此相反。而且，高電壓線LHl要替換為低電壓線LL1，高電壓線LH2要替換為低電壓線LL2，并且低電壓線LL要替換為高電壓線LH。另外，在這種情況下，低電壓線LL1、LL2與輸出比高電壓線LH的電壓低的電壓 (恒定電壓)的電源(未圖示)相連接。在驅(qū)動(dòng)反相電路時(shí)，低電壓線LLl的電壓為Vssl， 在驅(qū)動(dòng)反相電路時(shí)，低電壓線LL2的電壓為Vss2(彡Vssl-Vth2)。另一方面，高電壓線LH 與輸出比低電壓線LL1、LL2的電壓高的電壓(恒定電壓)的電源(未圖示)相連接，在驅(qū)動(dòng)反相電路時(shí)，高電壓線LH的電壓為電壓Vdd( > Vssl)。<第五實(shí)施方式>[結(jié)構(gòu)]圖43示出了本發(fā)明的第五實(shí)施方式所涉及的反相電路1的整體結(jié)構(gòu)的一例。反相電路1用于從輸出端子OUT輸出與輸入到輸入端子IN的脈沖信號(hào)的信號(hào)波形(例如參見圖44(A))基本相反的脈沖信號(hào)(例如參見圖44(B))。反相電路1優(yōu)選形成在非晶硅或非晶氧化物半導(dǎo)體上，例如包括同一溝道型的七個(gè)晶體管Trl Tr7。除了上述七個(gè)晶體管Trl Tr7之外，反相電路1還包括三個(gè)電容元件Cl C3以及輸入端子IN和輸出端子 OUT，從而構(gòu)成7Tr3C的電路結(jié)構(gòu)。晶體管Trl相當(dāng)于本發(fā)明中的“第一晶體管”的一個(gè)具體示例，晶體管Tr2相當(dāng)于本發(fā)明中的“第二晶體管”的一個(gè)具體示例，晶體管Tr3相當(dāng)于本發(fā)明中的“第三晶體管”的一個(gè)具體示例。并且，晶體管Tr4相當(dāng)于本發(fā)明中的“第四晶體管”的一個(gè)具體示例，晶體管Tr5相當(dāng)于本發(fā)明中的“第五晶體管”的一個(gè)具體示例。此外，晶體管Tr6相當(dāng)于本發(fā)明中的“第六晶體管”的一個(gè)具體示例，晶體管Tr7相當(dāng)于本發(fā)明中的“第七晶體管”的一個(gè)具體示例。而且，電容元件Cl相當(dāng)于本發(fā)明中的“第一電容元件”的一個(gè)具體示例，電容元件C2相當(dāng)于本發(fā)明中的“第二電容元件”的一個(gè)具體示例，電容元件C3相當(dāng)于本發(fā)明中的 “第三電容元件”的一個(gè)具體示例。晶體管Trl Tr7為同一溝道型的薄膜晶體管(TFT)，例如為η溝道MOS (金屬氧化膜半導(dǎo)體=Metal Oxide Semiconductor)型的薄膜晶體管(TFT)。晶體管Trl例如根據(jù)輸入端子IN的電壓(輸入電壓Vin)與低電壓線LL的電壓VL之間的電位差Vgsl(或與其相對(duì)應(yīng)的電位差)來接通或斷開輸出端子OUT與低電壓線LL之間的電連接。晶體管Trl的柵極與輸入端子IN電連接，晶體管Trl的源極或漏極與低電壓線LL電連接，晶體管Trl的源極和漏極中不與低電壓線LL連接的端子與輸出端子OUT電連接。晶體管Tr2根據(jù)晶體管Tr7的源極或漏極中不與高電壓線LH連接的端子(端子A)的電壓Vs7和輸出端子OUT 的電壓(輸出電壓Vout)之間的電位差Vgs2(或與其相對(duì)應(yīng)的電位差)來接通或斷開高電壓線LH與輸出端子OUT之間的電連接。晶體管Tr2的柵極與晶體管Tr7的端子A電連接。 晶體管Tr2的源極或漏極與輸出端子OUT電連接，晶體管Tr2的源極和漏極中不與輸出端子OUT連接的端子與高電壓線LH電連接。晶體管Tr3根據(jù)輸入電壓Vin與低電壓線LL的電壓VL之間的電位差Vgs3 (或與其相對(duì)應(yīng)的電位差)來接通或斷開晶體管Tr5的柵極與低電壓線LL之間的電連接。晶體管Tr3的柵極與輸入端子IN電連接。晶體管Tr3的源極或漏極與低電壓線LL電連接，晶體管Tr3的源極和漏極中不與低電壓線LL連接的端子與晶體管Tr5的柵極電連接。晶體管Tr4根據(jù)輸入電壓Vin與低電壓線LL的電壓VL之間的電位差Vgs4 (或與其相對(duì)應(yīng)的電位差)來接通或斷開晶體管Tr5的源極和漏極中不與高電壓線LH連接的端子(端子F)與低電壓線LL之間的電連接。晶體管Tr4的柵極與輸入端子IN電連接。晶體管Tr4的源極或漏極與低電壓線LL電連接，晶體管Tr4的源極和漏極中不與低電壓線LL連接的端子與晶體管Tr5的端子F電連接。晶體管Tr5根據(jù)輸電容元件Cl的端子間電壓Vgs5(或與其相對(duì)應(yīng)的電位差)來接通或斷開高電壓線LH與端子F之間的電連接。晶體管Tr5的柵極與晶體管Tr3的源極和漏極中不與低電壓線LL連接的端子電連接。晶體管Tr5的源極或漏極與高電壓線LH電連接。晶體管Tr5的源極和漏極中不與高電壓線LH連接的端子(端子F)與晶體管Tr7的柵極以及晶體管Tr4的源極和漏極中不與低電壓線LL連接的端子電連接。晶體管Tr6根據(jù)輸入電壓Vin與低電壓線LL的電壓VL之間的電位差Vgs6 (或與其相對(duì)應(yīng)的電位差)來接通或斷開晶體管Tr7的源極和漏極中不與高電壓線LH連接的端子(端子A)與低電壓線LL之間的電連接。晶體管Tr6的柵極與輸入端子IN電連接。晶體管Tr6的源極或漏極與低電壓線LL電連接，晶體管Tr6的源極和漏極中不與低電壓線 LL連接的端子與晶體管Tr7的端子A電連接。也就是說，晶體管Trl、Tr3、Tr4和Tr6連接于同一條電壓線(低電壓線LL)。因此，晶體管Trl的靠低電壓線LL側(cè)的端子、晶體管Tr3 的靠低電壓線LL側(cè)的端子、晶體管Tr4的靠低電壓線LL側(cè)的端子以及晶體管Tr6的靠低電壓線LL側(cè)的端子彼此為相同電位。晶體管Tr7根據(jù)晶體管Tr5的源極或漏極中不與高電壓線LH連接的端子(端子F)的電壓Vs5與晶體管Tr2的柵極電壓Vg2之間的電位差 Vgs7 (或與其相對(duì)應(yīng)的電位差)來接通或斷開高電壓線LH與晶體管Tr2的柵極之間的電連接。晶體管Tr7的柵極與晶體管Tr5的端子F電連接。晶體管Tr7的源極或漏極與晶體管 Tr2的柵極電連接，晶體管Tr7的源極和漏極中不與晶體管Tr2的柵極連接的端子與高電壓線LH電連接。也就是說，晶體管Tr2、Tr5和Tr7連接于同一條電壓線(高電壓線LH)。因此，晶體管Tr2的靠高電壓線LH側(cè)的端子、晶體管Tr5的靠高電壓線LH側(cè)的端子以及晶體管Tr7的靠高電壓線LH側(cè)的端子彼此為相同電位。低電壓線LL相當(dāng)于本發(fā)明中的“第一電壓線”、“第三電壓線”、“第四電壓線”、“第六電壓線”的一個(gè)具體示例。高電壓線LH相當(dāng)于本發(fā)明中的“第二電壓線”、“第五電壓線”、 “第七電壓線”的一個(gè)具體示例。高電壓線LH與輸出比低電壓線LL的電壓VL高的電壓(恒定電壓)的電源(未圖示)相連接。在驅(qū)動(dòng)反相電路1時(shí)，高電壓線LH的電壓為Vdd。Vdd為與施加到輸入端子IN的信號(hào)電壓(輸入電壓Vin)的高電壓相同的電壓值。另一方面，低電壓線LL與輸出比高電壓線LH的電壓VH低的電壓(恒定電壓)的電源(未圖示)相連接，在驅(qū)動(dòng)反相電路1時(shí)，低電壓線LL的電壓VL為電壓Vss (< Vdd)。電容元件Cl、C2串聯(lián)地插入于輸入端子IN與晶體管Tr5的柵極之間。電容元件 Cl與電容元件C2的電連接點(diǎn)D與晶體管Tr5的端子F電連接。電容元件Cl插入于晶體管Tr5的柵極側(cè)，電容元件C2插入于晶體管Trl的柵極側(cè)。電容元件C2的電容大于電容元件Cl的電容。電容元件Cl、C2各自的電容優(yōu)選滿足下式(1)。如果電容元件C1、C2滿足數(shù)學(xué)式(1)，則在下述的輸入電壓Vin下降沿，可以使晶體管Tr5的柵極_源極間電壓大于等于其閾值電壓Vth5，從而可以使晶體管Tr5處于導(dǎo)通狀態(tài)。其結(jié)果，輸出電壓Vout可以從低變高。
C2 (Vdd-Vss)/(C1+C2) > Vth5 · · · (1)這里，包括電容元件Cl和C2的電路部分在反相電路1中構(gòu)成控制元件10。例如如圖43所示，控制元件10具有與輸入端子IN電連接的端子P1、與晶體管Tr5的端子F電連接的端子P2以及與晶體管Tr5的柵極電連接的端子P3。端子Pl相當(dāng)于本發(fā)明中的“第二端子”的一個(gè)具體示例，端子P2相當(dāng)于本發(fā)明中的“第三端子”的一個(gè)具體示例，端子P3相當(dāng)于本發(fā)明中的“第四端子”的一個(gè)具體示例。例如當(dāng)下降沿電壓輸入于端子Pl時(shí)，控制元件10使端子P2的瞬變慢于端子P3 的瞬變。具體地，例如當(dāng)下降沿電壓輸入于輸入端子IN時(shí)，控制元件10使晶體管Tr5的源極的瞬變比晶體管Tr5的柵極的瞬變慢。另外，將控制元件10的動(dòng)作與下述的反相電路1 的動(dòng)作一并描述。晶體管Tr5的源極相當(dāng)于本發(fā)明中的“第一端子”的一個(gè)具體示例。[動(dòng)作]下面，參考圖45 51對(duì)反相電路1的動(dòng)作例進(jìn)行說明。圖45是示出反相電路1 的動(dòng)作例的波形圖。圖46 圖51是示出反相電路1的一系列動(dòng)作的一例的電路圖。首先，當(dāng)輸入電壓Vin為高電壓(Vdd)時(shí)，晶體管1^1、1^3、1^4、Tr6導(dǎo)通。因此， 晶體管Tr2、Tr5、Tr7的柵極電壓Vg2、Vg5、Vg7和源極電壓Vs2、Vs5、Vs7被充電至低電壓線 LL的電壓VL( = Vss)(參見圖45和圖46)。由此，晶體管Tr2、Tr5、Tr7截止(Vgs2、Vgs5、 Vgs7 = OV時(shí)截止的情況)，電壓Vss被作為輸出電壓Vout輸出。此時(shí)，Vdd-Vss這樣的電壓被充入電容元件C2。然后，當(dāng)輸入電壓Vin從高電壓(Vdd)變(下降)為低電壓(Vss)時(shí)，晶體管Trl、 Tr3、Tr4、Tr6的柵極電壓Vgl、Vg3、Vg4、Vg6也從Vdd變(下降)為Vss (參見圖45、圖47)。 由此，晶體管Trl的柵極電壓Vgl的變化通過電容元件C2傳遞到晶體管Tr7的柵極，從而晶體管Tr7的柵極電壓Vg7變化(下降)Δ VI’。而且，晶體管Trl的柵極電壓Vgl的變化還通過電容元件Cl、C2傳遞到晶體管Tr5的柵極，從而晶體管Tr5的柵極電壓Vg5變化(下降)AV2，。但是，此時(shí)晶體管Trl、Tr3、Tr4、Tr6導(dǎo)通。因此，電流從低電壓線LL流向晶體管Tr2、Tr5、Tr7的源極和柵極，所以該電流將晶體管Tr2、Tr5、Tr7的源極和柵極充電至 Vss0這里，由于晶體管Trl、Tr3、Tr4、Tr6的柵極電壓從Vdd變(下降)為Vss，因此晶體管Trl、Tr3、Tr4、Tr6的導(dǎo)通電阻逐漸增大，將晶體管Tr2、Tr5、Tr7的源極和柵極充電至低電壓線LL的電壓VL所需的時(shí)間變長(zhǎng)。而且，將晶體管Tr5的源極和柵極上的總電容進(jìn)行比較時(shí)，由于電容元件C1、C2并聯(lián)連接于晶體管Tr5的源極，電容元件Cl、C2串聯(lián)連接于晶體管Tr5的柵極。因此晶體管 Tr5的源極的瞬變比晶體管Tr5的柵極的瞬變要慢。其結(jié)果，將晶體管Tr5的源極充電至低電壓線LL的電壓VL所需的時(shí)間比將晶體管Tr5的柵極充電至低電壓線LL的電壓VL所需的時(shí)間長(zhǎng)。而且，當(dāng)輸入電壓Vin大于等于Vss+Vth3，且大于等于Vss+Vth4時(shí)，晶體管Tr3、 Tr4在線性區(qū)域內(nèi)動(dòng)作。此外，Vth3為晶體管Tr3的閾值電壓，Vth4為晶體管Tr4的閾值電壓。另一方面，當(dāng)輸入電壓Vin小于Vss+Vth3，且小于Vss+Vth4時(shí)，晶體管Tr3、Tr4在飽和區(qū)域內(nèi)動(dòng)作。因此，雖然圖47所示的電流流入晶體管Tr5的源極和柵極，但晶體管Tr3、 Tr4無法將各個(gè)點(diǎn)充電至電壓Vss。
最后，當(dāng)輸入電壓Vin從Vdd變?yōu)閂ss時(shí)，晶體管Tr5的柵極-源極間電壓Vgs5變?yōu)棣?Vl-Δ V2(參見圖45和圖48)。此時(shí)，在晶體管Tr5的柵極-源極間電壓Vgs5變?yōu)榇笥诰w管Tr5的閾值電壓Vth5的時(shí)間點(diǎn)，晶體管Tr5導(dǎo)通，開始從高電壓線LH流出電流。在晶體管Tr5導(dǎo)通時(shí)，除了晶體管Tr4之外，晶體管Tr5也使晶體管Tr5的源極電壓Vs5上升。而且，由于電容元件Cl連接在晶體管Tr5的柵極和源極之間，因此產(chǎn)生自舉現(xiàn)象，晶體管Tr5的柵極電壓Vg5也與晶體管Tr5的源極電壓Vs5的上升聯(lián)動(dòng)地上升。 然后，在晶體管Tr5的源極電壓Vs5和柵極電壓Vg5變?yōu)榇笥诘扔赩ss_Vth3，且大于等于 Vss-Vth4的時(shí)刻，晶體管Tr3、Tr4截止，晶體管Tr5的源極電壓Vs5和柵極電壓Vg5僅隨著晶體管Tr5上升。當(dāng)經(jīng)過一定時(shí)間后，晶體管Tr5的源極電壓Vs5(晶體管Tr7的柵極電壓Vg7)變?yōu)榇笥诘扔赩ss+Vth7時(shí)，晶體管Tr7導(dǎo)通，電流開始流入晶體管Tr7 (參見圖45、圖49)。 Vth7為晶體管Tr7的閾值電壓。其結(jié)果，晶體管Tr7的源極電壓Vs7 (晶體管Tr2的柵極電壓Vg^從Vss逐漸上升。這里，對(duì)晶體管Tr2的柵極電壓Vg2和源極電壓Vs2進(jìn)行考慮。電容元件C3連接在晶體管Tr2的柵極和源極之間。通過該電容元件C3產(chǎn)生自舉現(xiàn)象，從而晶體管Tr2的源極電壓Vs2與晶體管Tr2的柵極電壓Vg2聯(lián)動(dòng)變化。晶體管Tr2的柵極電壓Vg2隨著來自晶體管Tr7的電流以及晶體管Tr2的源極電壓Vs2的上升而上升。因此，與晶體管Tr2的柵極電壓Vg2僅隨晶體管Tr2的電流上升的情況相比，晶體管Tr2的柵極的瞬變更快。其結(jié)果，晶體管Tr2的柵極-源極間電壓Vgs2逐漸增大。這時(shí)，由于晶體管Tr5導(dǎo)通，因此晶體管Tr7的柵極電壓Vg7隨著晶體管Tr7的源極電壓Vs7的上升而最終變?yōu)楦唠妷壕€LH的電壓VH( = Vdd)。由此，在晶體管Tr2的柵極電壓Vg2(晶體管Tr7的源極電壓Vs7)上升的同時(shí)，來自晶體管Tr7的電流變小。如果考慮晶體管Tr7的柵極-源極間電壓Vgs7變?yōu)榫w管Tr7的閾值電壓Vth7的時(shí)候，則此時(shí)從高電壓線LH流出的電流變得相當(dāng)小，晶體管Tr2的柵極電壓Vg2幾乎不會(huì)隨著晶體管Tr7 的電流而變化。但是，由于此時(shí)晶體管Tr2為導(dǎo)通狀態(tài)，并且晶體管Tr2的源極電壓Vs2上升，因此通過自舉動(dòng)作，晶體管Tr2的柵極電壓Vg2也繼續(xù)上升。其結(jié)果，晶體管Tr7完全截止。這時(shí)，晶體管Tr2的柵極-源極間電壓Vgs2為AVx。此時(shí)，如果AVx大于晶體管Tr2 的閾值電壓Vth2，則晶體管Tr7截止后晶體管Tr2的柵極電壓Vg2和源極電壓Vs2也會(huì)繼續(xù)上升，最終高電壓線LH的電壓VH ( = Vdd)被作為Vout輸出(參見圖45和圖50)。然后，再經(jīng)過一定時(shí)間之后，輸入電壓Vin從低電壓(Vss)變(上升)為高電壓 (Vdd)(參見圖45和圖51)。此時(shí)，在輸入電壓Vin低于Vss+Vth3、且低于Vss+Vth4的階段，晶體管Tr3、Tr4截止。因此通過電容元件Cl、C2的耦合輸入至晶體管Tr5的源極和柵極，從而晶體管Tr5的源極電壓Vs5和柵極電壓Vg5上升。然后，當(dāng)輸入電壓Vin變?yōu)榇笥诘扔?Vss+Vthl、Vss+Vth3、Vss+Vth6 以及 Vss+Vth4 時(shí)，晶體管 Trl、Tr3、Tr4、Tr6 導(dǎo)通。因此，電流流向晶體管Tr2的源極(輸出端子OUT)和柵極、以及晶體管Tr5的源極和柵極，因而該電流將這些源極和柵極充電至Vss。這里，由于晶體管Trl、Tr3、Tr4、Tr6的柵極電壓Vgl、Vg3、Vg4、Vg6從Vss變(上升)為Vdd，因此晶體管Trl、Tr3、Tr4、Tr6的導(dǎo)通電阻逐漸變小，將晶體管Tr2、Tr5的源極和柵極充電至低電壓線LL的電壓VL所需的時(shí)間相對(duì)變短。最終，晶體管Tr2的源極電壓
45Vs2以及晶體管Tr5的源極電壓Vs5和柵極電壓Vg5變?yōu)閂ss，并從輸出端子輸出Vss (參見圖45和圖46)。如上所述，在本實(shí)施方式的反相電路1中，從輸出端子OUT輸出與輸入到輸入端子 IN的脈沖信號(hào)的信號(hào)波形(例如參見圖44(A))基本相反的脈沖信號(hào)(例如參見圖44(B))。[效果]另外，例如如圖72所示的現(xiàn)有的反相電路200形成串聯(lián)連接了兩個(gè)η溝道MOS型晶體管Trl、Tr2的單溝道型電路結(jié)構(gòu)。例如如圖73所示，在反相電路200中，當(dāng)輸入電壓 Vin為Vss時(shí)，輸出電壓Vout不是Vdd，而是Vdd-Vth2。也就是說，輸出電壓Vout中包含晶體管Tr2的閾值電壓Vth2，輸出電壓Vout受到晶體管Tr2的閾值電壓Vth2的差異的很大影響。因此，例如如圖74中的反相電路300所示，可以考慮將晶體管Tr2的柵極與漏極相互電分離，并將晶體管Tr2的柵極與施加有比漏極的電壓Vdd更高的電壓 Vdd2(彡Vdd+Vth2)的高電壓配線LH2連接。而且，例如可以考慮圖75中的反相電路400 所示的自舉型電路結(jié)構(gòu)。但是，在圖72、圖74、圖75所示的任一電路中，甚至在輸入電壓Vin為高電壓、即輸出電壓Vout為低電壓時(shí)，電流(貫通電流)也通過晶體管Trl、Tr2從高電壓配線LH側(cè)流向低電壓配線LL側(cè)。其結(jié)果，導(dǎo)致反相電路的功耗增大。而且，在圖72、圖74、圖75所示的電路中，例如如圖73(B)中的虛線所包圍之處所示，當(dāng)輸入電壓Vin變?yōu)閂dd時(shí)，輸出電壓Vout并不是Vss，輸出電壓Vout的波峰值出現(xiàn)差異。因此，例如將這些反相電路用于有源矩陣型有機(jī)EL顯示裝置中的掃描器時(shí)，每個(gè)像素電路中的驅(qū)動(dòng)晶體管的閾值校正或遷移率校正都會(huì)產(chǎn)生差異，該差異將導(dǎo)致亮度差異。另一方面，在本實(shí)施方式中的反相電路1中，在晶體管Tr5的柵極與低電壓線LL 之間、晶體管Tr7的柵極與低電壓線LL之間、晶體管Tr2的柵極與低電壓線LL之間、以及晶體管Tr2的源極與低電壓線LL之間設(shè)有根據(jù)輸入電壓Vin與低電壓線LL的電壓VL之間的電位差進(jìn)行導(dǎo)通截止動(dòng)作的晶體管Trl、Tr3、Tr4、Tr6。由此，當(dāng)晶體管Trl、Tr3、Tr4、 Tr6各自的柵極電壓從高電壓(Vdd)變(下降)為低電壓(Vss)時(shí)，晶體管Trl、Tr3、Tr4、 Tr6各自的導(dǎo)通電阻逐漸變大，從而將晶體管Tr2、Tr5, Tr7的柵極和源極充電至低電壓線 LL的電壓VL所需的時(shí)間變長(zhǎng)。此外，當(dāng)晶體管Trl、Tr3, Tr4、Tr6各自的柵極電壓從低電壓(Vss)變(上升)為高電壓(Vdd)時(shí)，晶體管Trl、Tr3、Tr4、Tr6各自的導(dǎo)通電阻逐漸變小，從而將晶體管Tr2、Tr5, Tr7的柵極和源極充電至低電壓線LL的電壓VL所需的時(shí)間變短。而且，在本發(fā)明中，在輸入端子IN與晶體管Tr5的柵極之間插入有相互串聯(lián)連接的第一電容元件和第二電容元件。而且，晶體管Tr5的源極電連接在電容元件Cl與電容元件C2 之間。因此，電容元件Cl和電容元件C2并聯(lián)連接于晶體管Tr5的源極，電容元件Cl和電容元件C2串聯(lián)連接于晶體管Tr5的柵極。其結(jié)果，晶體管Tr5的源極的瞬變比晶體管Tr5 的柵極的瞬變要慢。因此，當(dāng)晶體管Tr3、晶體管Tr4、晶體管Tr6以及晶體管Trl各自的柵極電壓從高電壓(Vdd)變(下降)為低電壓(Vss)時(shí)，晶體管Tr5的柵極-源極間電壓 Vgs5大于晶體管Tr5的閾值電壓Vth5，從而晶體管Tr5導(dǎo)通，緊接著晶體管Tr4截止。此時(shí)，晶體管Tr7導(dǎo)通，同時(shí)晶體管Tr4截止，晶體管Tr2導(dǎo)通，同時(shí)晶體管Tr6截止，然后晶體管Tr7截止。其結(jié)果，輸出電壓Vout為高電壓線LH側(cè)的電壓。并且，當(dāng)晶體管Tr3、晶體管Tr4、晶體管Tr6以及晶體管Trl各自的柵極電壓從低電壓(Vss)變(上升)為高電壓 (Vdd)時(shí)，晶體管Tr3、Tr4、Tr6導(dǎo)通，緊接著晶體管Tr5截止。此時(shí)，由于晶體管Tr2截止的同時(shí)晶體管Trl導(dǎo)通，因此輸出電壓為第一電壓線側(cè)的電壓。這樣，在本實(shí)施方式的反相電路1中，幾乎不存在晶體管Trl與晶體管Tr2同時(shí)導(dǎo)通的期間或晶體管Tr4與晶體管Tr5同時(shí)導(dǎo)通的期間或晶體管Tr6與晶體管Tr7同時(shí)導(dǎo)通的期間。因此，幾乎不存在通過晶體管Trl和Tr2、晶體管Tr4和Tr5、或晶體管Tr6和Tr7 在高電壓線LH和低電壓線LL之間流動(dòng)的電流(貫通電流)。因此可以抑制功耗。而且，當(dāng)晶體管Trl、Tr3、Tr4、Tr6各自的柵極電壓從高電壓(Vdd)變(下降)為低電壓(Vss)時(shí)， 輸出電壓Vout為高電壓線LH側(cè)的電壓，當(dāng)晶體管Tr 1、Tr3、Tr4、Tr6各自的柵極電壓從低電壓(Vss)變(上升)為高電壓(Vdd)時(shí)，輸出電壓Vout為低電壓線LL側(cè)的電壓。由此， 可以消除輸出電壓Vout的差異。其結(jié)果，例如可以降低每個(gè)像素電路中的驅(qū)動(dòng)晶體管的閾值校正或遷移率校正的差異，從而可以降低每個(gè)像素的亮度差異。而且，在本實(shí)施方式中，由于電容元件Cl和C2不與輸出端子OUT直接連接，因此輸入到晶體管Tr5的柵極和源極上的耦合量不會(huì)受到輸出級(jí)的寄生電容的影響。由此，可以增大晶體管Tr5的柵極-源極間電壓Vgs5，因此可以實(shí)現(xiàn)反相電路1的高速化。而且，在本實(shí)施方式中，反相電路1的低電壓側(cè)和高電壓側(cè)上分別僅設(shè)置了一條電壓線，而且在驅(qū)動(dòng)反相電路1時(shí)，作為高電壓側(cè)的電壓線的高電壓線LH的電壓為與施加到輸入端子IN的信號(hào)電壓(輸入電壓Vin)的高電壓相同的電壓值。因此，反相電路1的耐壓可以與圖72、圖74、圖75所示的現(xiàn)有反相電路的耐壓相同，無需提高反相電路1的耐壓。因此，反相電路1中的元件無需使用耐壓高的元件，而且也不會(huì)因耐壓不佳而使良品率下降，因而能夠抑制生產(chǎn)成本。而且，在本實(shí)施方式中，反相電路1中僅設(shè)置了最低數(shù)量的電壓線，而且，即使不增大電容元件C2的電容，也能如上所述地實(shí)現(xiàn)反相電路1的高速化。因此，例如在有機(jī)EL 顯示裝置中將反相電路1用于掃描器等中時(shí)，可以減小顯示面板中周圍部分(框架)所占的面積，可以實(shí)現(xiàn)窄框化。<第六實(shí)施方式>圖52示出了本發(fā)明的第六實(shí)施方式所涉及的反相電路2的整體結(jié)構(gòu)的一例。與上述實(shí)施方式的反相電路1 一樣，反相電路2也從輸出端子OUT輸出與輸入到輸入端子IN 的脈沖信號(hào)的信號(hào)波形(例如如圖44(A))基本相反的脈沖信號(hào)(例如如圖44(B))。反相電路2是在上述實(shí)施方式的反相電路1中增大電容元件C3的電容并在輸出端子OUT與低電壓線LL之間設(shè)置輔助電容Csub的電路，這就是反相電路2與上述實(shí)施方式的反相電路 1的結(jié)構(gòu)的區(qū)別。下面，首先對(duì)上述實(shí)施方式的反相電路1中可能產(chǎn)生的問題進(jìn)行說明，然后對(duì)本實(shí)施方式的反相電路2的特征部分進(jìn)行說明。另外，輔助電容Csub相當(dāng)于本發(fā)明中的“第四電容元件”的一個(gè)具體示例。[問題]對(duì)上述實(shí)施方式的反相電路1中的晶體管Tr2的柵極電壓Vg2和源極電壓Vs2 (輸出電壓Vout)進(jìn)行考慮。如上所述，晶體管Tr2的柵極電壓Vg2隨著來自晶體管Tr7的電流和通過電容元件C3的晶體管Tr2的源極電壓Vs2的上升而上升。此時(shí)，由于晶體管Tr2 的柵極電壓Vg2上升的同時(shí)來自晶體管Tr7的電流逐漸減小，因此晶體管Tr7截止后，晶體管Tr2的柵極電壓Vg2僅隨著晶體管Tr2的源極電壓Tr2的上升而上升。在反相電路1中， 晶體管Tr2的柵極上存在如圖53所示的寄生電容Cgs2、Cgd2。因此，如數(shù)學(xué)式1所示，晶體管Tr2的柵極電壓Vg2的變化量AVg相對(duì)于晶體管Tr2的源極電壓Vs2的變化量AVs 以一定的比例g變化。該比例g稱為自舉增益。數(shù)學(xué)式權(quán)利要求
1.一種反相電路，其包括互為同一溝道型的第一晶體管、第二晶體管及第三晶體管； 第一電容元件及第二電容元件；以及輸入端子及輸出端子，其中，所述第一晶體管根據(jù)所述輸入端子的電壓與第一電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開所述輸出端子與所述第一電壓線之間的電連接，· ·所述第二晶體管根據(jù)所述第二晶體管的柵極電壓與所述輸出端子的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第二電壓線與所述輸出端子之間的電連接，所述第三晶體管根據(jù)所述輸入端子的電壓與第三電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊睿⒒驍嚅_所述第二晶體管的柵極與所述第三電壓線之間的電連接，所述第一電容元件以及所述第二電容元件串聯(lián)插入所述輸入端子與所述第二晶體管的柵極之間，所述第一電容元件和所述第二電容元件之間的電連接點(diǎn)電連接于所述輸出端子。
2.一種反相電路，其包括互為同一溝道型的第一晶體管、第二晶體管及第三晶體管； 第一電容元件及第二電容元件；以及輸入端子及輸出端子，其中，所述第一晶體管的柵極電連接于所述輸入端子，所述第一晶體管的漏極或源極電連接于第一電壓線，所述第一晶體管的漏極以及源極中的未連接于所述第一電壓線的端子電連接于所述輸出端子，所述第二晶體管的漏極或源極電連接于第二電壓線，所述第二晶體管的漏極以及源極中的未連接于所述第二電壓線的端子電連接于所述輸出端子，所述第三晶體管的柵極電連接于所述輸入端子，所述第三晶體管的漏極或源極電連接于第三電壓線，所述第三晶體管的漏極以及源極中的未連接于所述第三電壓線的端子電連接于所述第二晶體管的柵極，所述第一電容元件以及所述第二電容元件串聯(lián)插入所述輸入端子與所述第二晶體管的柵極之間，所述第一電容元件和所述第二電容元件之間的電連接點(diǎn)電連接于所述輸出端子。
3.根據(jù)權(quán)利要求1或2所述的反相電路，其中， 所述第二電容元件被插入在所述第一晶體管的柵極側(cè)， 所述第二電容元件的電容大于所述第一電容元件的電容。
4.根據(jù)權(quán)利要求3所述的反相電路，其中，所述第一電容元件以及所述第二電容元件各自的電容滿足下式C2(Vdd-Vss)/(C1+C2) > Vth2,其中，Cl 所述第一電容元件的電容，C2 所述第二電容元件的電容，Vdd 所述第二電壓線的電壓，Vss 所述第一電壓線的電壓，Vth2 所述第二晶體管的閾值電壓。
5.根據(jù)權(quán)利要求2所述的反相電路，其中，所述第一電壓線和所述第三電壓線具有相互相同的電位。
6.根據(jù)權(quán)利要求5所述的反相電路，其中，所述第二電壓線連接于用于輸出比所述第一電壓線以及所述第三電壓線的電壓高的電壓的電源。
7.根據(jù)權(quán)利要求2所述的反相電路，還包括延遲元件，用于向所述第三晶體管的柵極輸入使輸入所述輸入端子的信號(hào)電壓的波形延遲的電壓。
8.一種反相電路，其包括互為同一溝道型的第一晶體管、第二晶體管及第三晶體管； 輸入端子以及輸出端子；以及控制元件，包括電連接于所述輸入端子的第一端子、電連接于所述輸出端子的第二端子以及電連接于所述第二晶體管的柵極的第三端子，所述控制元件當(dāng)下降沿電壓或上升沿電壓輸入所述第一端子時(shí)，使所述第二端子的瞬變慢于所述第三端子的瞬變，其中，所述第一晶體管根據(jù)所述輸入端子的電壓與第一電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開所述輸出端子與所述第一電壓線之間的電連接，· ·所述第二晶體管根據(jù)所述第二晶體管的柵極電壓與所述輸出端子的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊睿⒒驍嚅_第二電壓線與所述輸出端子之間的電連接，所述第三晶體管根據(jù)所述輸入端子的電壓與第三電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊睿⒒驍嚅_所述第二晶體管的柵極與所述第三電壓線之間的電連接。
9.一種反相電路，其包括互為同一溝道型的第一晶體管、第二晶體管及第三晶體管； 輸入端子以及輸出端子；以及控制元件，包括電連接于所述輸入端子的第一端子、電連接于所述輸出端子的第二端子以及電連接于所述第二晶體管的柵極的第三端子，所述控制元件當(dāng)下降沿電壓或上升沿電壓輸入所述第一端子時(shí)，使所述第二端子的瞬變慢于所述第三端子的瞬變，其中，所述第一晶體管的柵極電連接于所述輸入端子，所述第一晶體管的漏極或源極電連接于第一電壓線，所述第一晶體管的漏極以及源極中的未連接于所述第一電壓線的端子電連接于所述輸出端子，所述第二晶體管的漏極或源極電連接于第二電壓線，所述第二晶體管的漏極以及源極中的未連接于所述第二電壓線的端子電連接于所述輸出端子，所述第三晶體管的柵極電連接于所述輸入端子，所述第三晶體管的漏極或源極電連接于第三電壓線，所述第三晶體管的漏極以及源極中的未連接于所述第三電壓線的端子電連接于所述第二晶體管的柵極。
10.一種顯示裝置，其包括顯示部，包括行狀配置的多個(gè)掃描線、列狀配置的多個(gè)信號(hào)線以及矩陣狀配置的多個(gè)像素；以及驅(qū)動(dòng)部，用于驅(qū)動(dòng)各像素，所述驅(qū)動(dòng)部包括按每個(gè)所述掃描線設(shè)置的多個(gè)反相電路，所述反相電路包括互為同一溝道型的第一晶體管、第二晶體管及第三晶體管； 第一電容元件及第二電容元件；以及輸入端子及輸出端子，其中，所述第一晶體管的柵極電連接于所述輸入端子，所述第一晶體管的漏極或源極電連接于第一電壓線，所述第一晶體管的漏極以及源極中的未連接于所述第一電壓線的端子電連接于所述輸出端子，所述第二晶體管的漏極或源極電連接于第二電壓線，所述第二晶體管的漏極以及源極中的未連接于所述第二電壓線的端子電連接于所述輸出端子，所述第三晶體管的柵極電連接于所述輸入端子，所述第三晶體管的漏極或源極電連接于第三電壓線，所述第三晶體管的漏極以及源極中的未連接于所述第三電壓線的端子電連接于所述第二晶體管的柵極，所述第一電容元件以及所述第二電容元件串聯(lián)插入所述輸入端子與所述第二晶體管的柵極之間，所述第一電容元件和所述第二電容元件之間的電連接點(diǎn)電連接于所述輸出端子。
11.一種反相電路，其包括互為同一溝道型的第一晶體管及第二晶體管；以及第一電容元件及第二電容元件，其中，所述第一晶體管以及所述第二晶體管串聯(lián)連接在第一電壓線與第二電壓線之間，所述第一電容元件以及所述第二電容元件串聯(lián)插入第一晶體管的柵極與第二晶體管的柵極之間，所述第一電容元件和所述第二電容元件之間的電連接點(diǎn)電連接于所述輸出端子， 所述第二電容元件被插入到所述第一晶體管的柵極側(cè)， 所述第二電容元件的電容大于所述第一電容元件的電容。
12.根據(jù)權(quán)利要求11所述的反相電路，其中， 所述反相電路還包括第三晶體管，所述第三晶體管連接在第二晶體管的柵極與第三電壓線之間， 所述第三晶體管的柵極電連接于所述第一晶體管的柵極。
13.一種反相電路，其包括互為同一溝道型的第一晶體管、第二晶體管、第三晶體管、第四晶體管及第五晶體管； 第一電容元件及第二電容元件；以及輸入端子及輸出端子，其中，所述第一晶體管根據(jù)所述輸入端子的電壓與第一電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開所述輸出端子與所述第一電壓線之間的電連接，· ·所述第二晶體管根據(jù)作為所述第五晶體管的源極或漏極的第一端子的電壓與所述輸出端子的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第二電壓線與所述輸出端子之間的電連接，所述第三晶體管根據(jù)所述輸入端子的電壓與第三電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開所述第五晶體管的柵極與所述第三電壓線之間的電連接，· ·所述第四晶體管根據(jù)所述輸入端子的電壓與第四電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開所述第一端子與所述第四電壓線之間的電連接，· ·所述第一電容元件以及所述第二電容元件串聯(lián)插入所述輸入端子與所述第五晶體管的柵極之間，所述第一電容元件和所述第二電容元件之間的電連接點(diǎn)電連接于所述第一端子， 所述第五晶體管根據(jù)所述第一電容元件的端子間電壓或與此相當(dāng)?shù)碾妷?，建立或斷開第五電壓線與所述第一端子之間的電連接。
14.一種反相電路，其包括互為同一溝道型的第一晶體管、第二晶體管、第三晶體管、第四晶體管及第五晶體管； 第一電容元件及第二電容元件；以及輸入端子及輸出端子，其中，所述第一晶體管的柵極電連接于所述輸入端子，所述第一晶體管的漏極或源極電連接于第一電壓線，所述第一晶體管的漏極和源極中的未連接于所述第一電壓線的端子電連接于所述輸出端子，所述第二晶體管的漏極或源極電連接于第二電壓線，所述第二晶體管的漏極以及源極中的未連接于所述第二電壓線的端子電連接于所述輸出端子，所述第三晶體管的柵極電連接于所述輸入端子，所述第三晶體管的漏極或源極電連接于第三電壓線，所述第三晶體管的漏極和源極中的未連接于所述第三電壓線的端子電連接于所述第五晶體管的柵極，所述第四晶體管的柵極電連接于所述輸入端子，所述第四晶體管的漏極或源極電連接于第四電壓線，所述第四晶體管的漏極以及源極中的未連接于所述第四電壓線的端子電連接于所述第二晶體管的柵極，所述第五晶體管的漏極或源極電連接于第五電壓線，所述第五晶體管的漏極以及源極中的未連接于所述第五電壓線的端子電連接于所述第二晶體管的柵極，所述第一電容元件以及所述第二電容元件串聯(lián)插入所述輸入端子與所述第五晶體管的柵極之間，所述第一電容元件和所述第二電容元件之間的電連接點(diǎn)電連接于所述第二晶體管的柵極。
15.根據(jù)權(quán)利要求14所述的反相電路，其中，所述第一電壓線、所述第三電壓線和所述第四電壓線具有相互相同的電位。
16.根據(jù)權(quán)利要求14所述的反相電路，還包括延遲元件，用于向所述第三晶體管的柵極輸入使輸入所述輸入端子的信號(hào)電壓的波形延遲的電壓。
17.一種反相電路，其包括互為同一溝道型的第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管及第七晶體管；第一電容元件、第二電容元件及第三電容元件；以及輸入端子及輸出端子，其中，所述第一晶體管根據(jù)所述輸入端子的電壓與第一電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開所述輸出端子與所述第一電壓線之間的電連接，· ·所述第二晶體管根據(jù)所述第二晶體管的柵極的電壓與所述輸出端子的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開第二電壓線與所述輸出端子的電連接，所述第三晶體管根據(jù)所述輸入端子的電壓與第三電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開所述第五晶體管的柵極與所述第三電壓線之間的電連接，· ·所述第四晶體管根據(jù)所述輸入端子的電壓與第四電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開作為所述第五晶體管的源極或漏極的第一端子與所述第四電壓線之間的電連接，· ·所述第一電容元件以及所述第二電容元件串聯(lián)插入所述輸入端子與所述第五晶體管的柵極之間，所述第一電容元件和所述第二電容元件之間的電連接點(diǎn)電連接于所述第一端子， 所述第三電容元件被插入所述第二晶體管的柵極與所述輸出端子之間， 所述第五晶體管根據(jù)所述第一電容元件的端子間電壓或與此相當(dāng)?shù)碾妷?，建立或斷開第五電壓線與所述第一端子之間的電連接，所述第六晶體管根據(jù)所述輸入端子的電壓與第六電壓線的電壓之間的電位差或與此相當(dāng)?shù)碾娢徊?，建立或斷開所述第二晶體管的柵極與所述第六電壓線之間的電連接，所述第七晶體管根據(jù)所述第一端子的電壓與所述第二晶體管的柵極電壓之間的電位差或與此相當(dāng)?shù)碾娢徊睿⒒驍嚅_第七電壓線與所述第二晶體管的柵極之間的電連接。
18. 一種反相電路，其包括互為同一溝道型的第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管及第七晶體管；第一電容元件、第二電容元件及第三電容元件；以及輸入端子及輸出端子，其中，所述第一晶體管的柵極電連接于所述輸入端子，所述第一晶體管的漏極或源極電連接于第一電壓線，所述第一晶體管的漏極以及源極中的未連接于所述第一電壓線的端子電連接于所述輸出端子，所述第二晶體管的漏極或源極電連接于第二電壓線，所述第二晶體管的漏極以及源極中的未連接于所述第二電壓線的端子電連接于所述輸出端子，所述第三晶體管的柵極電連接于所述輸入端子，所述第三晶體管的漏極或源極電連接于第三電壓線，所述第三晶體管的漏極和源極中的未連接于所述第三電壓線的端子電連接于所述第五晶體管的柵極，所述第四晶體管的柵極電連接于所述輸入端子，所述第四晶體管的漏極或源極電連接于第四電壓線，所述第四晶體管的漏極以及源極中的未連接于所述第四電壓線的端子電連接于所述第七晶體管的柵極，所述第五晶體管的漏極或源極電連接于第五電壓線，所述第五晶體管的漏極以及源極中的未連接于所述第五電壓線的端子電連接于所述第七晶體管的柵極，所述第六晶體管的柵極電連接于所述輸入端子，所述第六晶體管的漏極或源極電連接于第六電壓線，所述第六晶體管的漏極以及源極中的未連接于所述第六電壓線的端子電連接于所述第二晶體管的柵極，所述第七晶體管的漏極或源極電連接于第七電壓線，所述第七晶體管的漏極以及源極中的未連接于所述第七電壓線的端子電連接于所述第二晶體管的柵極，所述第一電容元件以及所述第二電容元件串聯(lián)插入所述輸入端子與所述第五晶體管的柵極之間，所述第一電容元件和所述第二電容元件之間的電連接點(diǎn)電連接于所述第七晶體管的柵極，所述第三電容元件被插入所述第二晶體管的柵極與所述輸出端子之間。
19.根據(jù)權(quán)利要求18所述的反相電路，其中，所述第一電壓線、所述第三電壓線、所述第四電壓線及所述第六電壓線具有相互相同的電位。
20.根據(jù)權(quán)利要求18所述的反相電路，還包括延遲元件，用于向所述第三晶體管的柵極輸入使輸入所述輸入端子的信號(hào)電壓的波形延遲的電壓。
全文摘要
一種反相電路及顯示裝置。反相電路包括互為同一溝道型的第一晶體管、第二晶體管、第三晶體管；第一電容元件及第二電容元件；輸入端子及輸出端子，第一晶體管根據(jù)輸入端子的電壓與第一電壓線的電壓的電位差或相當(dāng)?shù)碾娢徊睿⒒驍嚅_輸出端子與第一電壓線的電連接，第二晶體管根據(jù)第二晶體管的柵極電壓與輸出端子的電壓的電位差或相當(dāng)?shù)碾娢徊?，建立或斷開第二電壓線與輸出端子的電連接，第三晶體管根據(jù)輸入端子的電壓與第三電壓線的電壓的電位差或相當(dāng)?shù)碾娢徊?，建立或斷開第二晶體管的柵極與第三電壓線的電連接，第一電容元件及第二電容元件串聯(lián)插入輸入端子與第二晶體管的柵極之間，第一電容元件和第二電容元件的電連接點(diǎn)電連接輸出端子。
文檔編號(hào)G09G3/32GK102208168SQ20111007122
公開日2011年10月5日 申請(qǐng)日期2011年3月23日 優(yōu)先權(quán)日2010年3月30日
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