專利名稱：用于數(shù)據(jù)位反相的電路單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于從存儲(chǔ)器模塊讀出的數(shù)據(jù)脈沖串的數(shù)據(jù)位反相的電路單元，尤其是涉及DDR-SDRAM(雙數(shù)據(jù)速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)。
背景技術(shù)：
圖1示出了根據(jù)現(xiàn)有技術(shù)的計(jì)算機(jī)系統(tǒng)，其中存儲(chǔ)芯片和控制器芯片經(jīng)由共用的數(shù)據(jù)總線交換數(shù)據(jù)。在存儲(chǔ)器存取和/或較快的存儲(chǔ)器模塊的實(shí)例的情況下，計(jì)算機(jī)處理器和/或控制器的增長(zhǎng)速度需要相對(duì)較高的速度。存儲(chǔ)器模塊和處理器經(jīng)由時(shí)鐘信號(hào)CLK來(lái)鐘控。
已開(kāi)發(fā)了存取速率連續(xù)增長(zhǎng)的多代的RAM存儲(chǔ)器。已連續(xù)縮短了其中從存儲(chǔ)器單元陣列讀出的或?qū)懭氲酱鎯?chǔ)器單元陣列的新數(shù)據(jù)存在于相應(yīng)存儲(chǔ)器模塊的數(shù)據(jù)輸入/輸出處的時(shí)間間隔。從同步動(dòng)態(tài)的RAM(SDRAM)開(kāi)始已開(kāi)發(fā)了所謂的具有雙數(shù)據(jù)速率的DDR-SDRAM。這樣的DDR-SDRAM能提供與常規(guī)SDRAM一樣快的兩倍的數(shù)據(jù)。然而，利用DDR-SDRAM并不存在雙倍的時(shí)鐘脈沖，但在一個(gè)時(shí)鐘脈沖中引起了兩個(gè)動(dòng)作。而常規(guī)的SDRAM總是只相對(duì)于總線時(shí)鐘脈沖的上升時(shí)鐘脈沖沿同步，在DDR-SDRAM的情況下上升和下降時(shí)鐘脈沖沿兩者都用于數(shù)據(jù)傳輸。
DDR-SDRAM的數(shù)據(jù)傳送率，其對(duì)應(yīng)于兩倍的時(shí)鐘頻率，對(duì)于從800MHz到1GHz范圍內(nèi)的時(shí)鐘頻率實(shí)際上是2GHz。
當(dāng)存取存儲(chǔ)器模塊用于讀取時(shí)，讀出數(shù)據(jù)作為數(shù)據(jù)脈沖串，每個(gè)數(shù)據(jù)脈沖串都由多個(gè)數(shù)據(jù)字構(gòu)成，其在每個(gè)情況下都包括預(yù)定數(shù)目n的數(shù)據(jù)位。數(shù)據(jù)字內(nèi)數(shù)據(jù)位的數(shù)目對(duì)應(yīng)于數(shù)據(jù)總線的總線寬度N。例如，在數(shù)據(jù)脈沖串中讀出每個(gè)都包括8位(n＝8)的4個(gè)數(shù)據(jù)字(m＝4)。圖2示出了根據(jù)現(xiàn)有技術(shù)如何從SDRAM讀出數(shù)據(jù)脈沖串。由于工作頻率增加，電感和電容耦合增加，由此出現(xiàn)了數(shù)據(jù)失真的情況。隨著工作頻率增加，將該數(shù)據(jù)從存儲(chǔ)器模塊傳送到控制器變得更難了。數(shù)據(jù)總線的數(shù)據(jù)線上的噪聲在此構(gòu)成了一個(gè)限制。該噪聲限制了數(shù)據(jù)的有效周期，并縮小了所謂的數(shù)據(jù)視覺(jué)大小(eye size)。在數(shù)據(jù)線上出現(xiàn)的切換過(guò)程和/或數(shù)據(jù)傳送越多，數(shù)據(jù)失真的情況增長(zhǎng)得越大，也就是說(shuō)誤碼率(BER)增加。
圖3示出了在根據(jù)現(xiàn)有技術(shù)的常規(guī)數(shù)據(jù)處理系統(tǒng)的情況下，數(shù)據(jù)脈沖串在從存儲(chǔ)器模塊讀存取到控制器期間的傳送。在圖3所示的例子中，傳送了具有8個(gè)數(shù)據(jù)字的數(shù)據(jù)脈沖串，每個(gè)數(shù)據(jù)字都包括8位。在存儲(chǔ)器模塊經(jīng)由控制總線從控制器接收了讀命令(RD)之后，其在某個(gè)等待時(shí)間之后經(jīng)由數(shù)據(jù)總線將數(shù)據(jù)脈沖串傳送給控制器。在所示的例子中，存儲(chǔ)器模塊傳送以下序列的數(shù)據(jù)字，具體地FF，00，00，EF，F(xiàn)F，00，02，F(xiàn)F。在圖3中指定了在該情況下出現(xiàn)的位數(shù)，其在從一個(gè)數(shù)據(jù)字過(guò)渡到下一個(gè)數(shù)據(jù)字期間改變它們的值。在從第一個(gè)數(shù)據(jù)字(FF)過(guò)渡到第二個(gè)數(shù)據(jù)字(00)的情況下，該數(shù)據(jù)字的所有位都改變了它們的邏輯值。在下一次過(guò)渡的情況下，沒(méi)有一個(gè)位改變它的邏輯值。在從數(shù)據(jù)字00過(guò)渡到數(shù)據(jù)字EF的情況下，七個(gè)位改變它們的邏輯值。
為了限制由這種切換引起的噪聲，在GDDR4(圖形數(shù)據(jù)雙速率)標(biāo)準(zhǔn)的情況下引入了所謂的數(shù)據(jù)位反相(DBI)。在此，在傳送數(shù)據(jù)之前，關(guān)于有多少數(shù)據(jù)字的多個(gè)數(shù)據(jù)位相對(duì)于在前直接傳送的先前數(shù)據(jù)字的數(shù)據(jù)位已經(jīng)改變，借助譯碼器在存儲(chǔ)芯片中內(nèi)部地進(jìn)行檢驗(yàn)。如果改變的數(shù)據(jù)位的數(shù)目超過(guò)數(shù)據(jù)字的數(shù)據(jù)位的一半，后來(lái)的數(shù)據(jù)字的所有數(shù)據(jù)位則以反相的方式傳送至數(shù)據(jù)總線上的控制器?？刂破魍ㄟ^(guò)DBI標(biāo)記的另外傳送表明數(shù)據(jù)字的數(shù)據(jù)位反相。圖4示出了根據(jù)現(xiàn)有技術(shù)和圖3中所示實(shí)例的這種數(shù)據(jù)位反相。
由于超過(guò)一半的、具體為八個(gè)數(shù)據(jù)位在兩個(gè)第一數(shù)據(jù)字(FF，00)之間改變數(shù)據(jù)狀態(tài)，所以第二數(shù)據(jù)字以反相的方式作為FF。同樣由于超過(guò)一半的數(shù)據(jù)位在反相的數(shù)據(jù)字FF和將被傳輸?shù)南乱粋€(gè)數(shù)據(jù)字00之間改變它們的狀態(tài)，所以第三數(shù)據(jù)字也以反相的方式并且作為FF傳輸給控制器。由于只有一個(gè)數(shù)據(jù)位過(guò)渡，由此小于數(shù)據(jù)位數(shù)目的一半在第三反相傳輸?shù)臄?shù)據(jù)字和將被傳輸?shù)南乱粋€(gè)數(shù)據(jù)字EF之間的數(shù)據(jù)字內(nèi)被反相，所以第四個(gè)數(shù)據(jù)字EF沒(méi)有反相而傳送至控制器等...。如可從圖4得知，數(shù)據(jù)位傳送或切換位的數(shù)目基本小于數(shù)據(jù)傳送的情況，而沒(méi)有如圖3所示那樣數(shù)據(jù)位反相。圖4還示出了數(shù)據(jù)位反相標(biāo)記DBI，其以并行的方式傳送，且對(duì)于處理器表示出接收到的數(shù)據(jù)字是否已被反相。
圖5示出了根據(jù)現(xiàn)有技術(shù)從存儲(chǔ)器模塊讀出的數(shù)據(jù)脈沖串的數(shù)據(jù)位反相的電路單元。首先在脈沖串緩沖器中緩沖從存儲(chǔ)器單元陣列讀出的整個(gè)數(shù)據(jù)脈沖串。例如，在脈沖串緩沖器中緩沖每個(gè)都具有n＝8個(gè)數(shù)據(jù)位的m＝4的數(shù)據(jù)字。為脈沖串緩沖器內(nèi)的每個(gè)數(shù)據(jù)字DW提供例如m＝4譯碼器的相關(guān)譯碼器。每個(gè)譯碼器都將數(shù)據(jù)字的數(shù)據(jù)位與前述數(shù)據(jù)字的那些數(shù)據(jù)位進(jìn)行比較。
圖6示出了諸如在根據(jù)依照?qǐng)D5的現(xiàn)有技術(shù)的數(shù)據(jù)位反相單元中使用的常規(guī)譯碼器的電路設(shè)計(jì)。一旦接收到使能信號(hào)(EN)，則將從脈沖串緩沖器讀出的數(shù)據(jù)字裝載到寄存器中。同時(shí)，同樣地將數(shù)據(jù)脈沖串的先前的數(shù)據(jù)字(DWi-1)裝載到寄存器中作為基準(zhǔn)數(shù)據(jù)字。XOR邏輯電路以按位的方式比較兩個(gè)寄存器的數(shù)據(jù)內(nèi)容。計(jì)數(shù)器對(duì)不同數(shù)據(jù)位的數(shù)目進(jìn)行計(jì)數(shù)。比較器將兩個(gè)數(shù)據(jù)字中的不同數(shù)據(jù)位數(shù)與數(shù)據(jù)字內(nèi)的數(shù)據(jù)位數(shù)的一半進(jìn)行比較。例如，如果數(shù)據(jù)字內(nèi)的數(shù)據(jù)位的數(shù)目為8位，則比較器將已發(fā)現(xiàn)的不同數(shù)據(jù)位的數(shù)目與值4進(jìn)行比較。如果不同數(shù)據(jù)位的數(shù)目高于數(shù)據(jù)字內(nèi)的數(shù)據(jù)位數(shù)目n的一半，則由比較器設(shè)置數(shù)據(jù)位反相標(biāo)記(DBI)。DBI標(biāo)記內(nèi)部地控制譯碼器的多路復(fù)用器。在第一寄存器中緩沖的數(shù)據(jù)字DWi由多路復(fù)用器以反相或非反相的方式切換。當(dāng)由比較器設(shè)置DBI標(biāo)記時(shí)，這之后是數(shù)據(jù)位的按位反相。一旦比較器完成了比較，它將就緒的指示控制信號(hào)傳遞給級(jí)聯(lián)內(nèi)的下一個(gè)譯碼器。
如從圖5可以看到的，將由譯碼器輸出的數(shù)據(jù)字施加到并行到串行轉(zhuǎn)換器，該并行到串行轉(zhuǎn)換器通過(guò)來(lái)自級(jí)聯(lián)內(nèi)的最后譯碼器的就緒的控制信號(hào)來(lái)激活。并行到串行轉(zhuǎn)換器將接收到的數(shù)據(jù)字和相關(guān)的數(shù)據(jù)位反相標(biāo)記轉(zhuǎn)換成串行數(shù)據(jù)流。使用數(shù)據(jù)總線來(lái)輸出由m個(gè)數(shù)據(jù)字構(gòu)成的數(shù)據(jù)脈沖串，其每一個(gè)都具有位長(zhǎng)度n，并且還將m個(gè)數(shù)據(jù)位反相標(biāo)記輸出給控制器。如從圖5可以看出的，基于現(xiàn)有技術(shù)數(shù)據(jù)位反相單元中的譯碼器以串行的方式工作。譯碼器連接起來(lái)作為級(jí)聯(lián)，也就是說(shuō)級(jí)聯(lián)內(nèi)的譯碼器i總是需要來(lái)自級(jí)聯(lián)內(nèi)作為基準(zhǔn)數(shù)據(jù)字的先前譯碼器i-1的輸出值，以便能夠進(jìn)行必要的比較。直至級(jí)聯(lián)內(nèi)最后的譯碼器DECm完成比較之后，并行到串行轉(zhuǎn)換器P/S才能開(kāi)始將以并行形式存在的數(shù)據(jù)字轉(zhuǎn)換成串行序列，并且借助使能信號(hào)激活它。由此等待時(shí)間是用于級(jí)聯(lián)內(nèi)的譯碼器i必需的譯碼時(shí)間的m倍Twait＝m·TDEC例如，如果用于級(jí)聯(lián)內(nèi)的譯碼器DECi的譯碼時(shí)間是一納秒，以及如果數(shù)據(jù)脈沖串包括m＝4個(gè)數(shù)據(jù)字，則等待時(shí)間為4ns。
增加的等待時(shí)間導(dǎo)致不希望的延遲和用于存儲(chǔ)器模塊內(nèi)數(shù)據(jù)的存儲(chǔ)器存取時(shí)間。這具有對(duì)系統(tǒng)性能的總的負(fù)面效應(yīng)。由于需要等待直至數(shù)據(jù)脈沖串內(nèi)的最后數(shù)據(jù)字的譯碼結(jié)束，所以在DBI估算期間串行處理會(huì)導(dǎo)致用于并行數(shù)據(jù)傳輸?shù)拈L(zhǎng)時(shí)間延遲。已經(jīng)處理了的所有數(shù)據(jù)都必需等待這個(gè)時(shí)間，直至可以進(jìn)一步串行地處理它們。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的在于，在等待時(shí)間和由此存儲(chǔ)器存取時(shí)間最小的情況下，提供一種電路單元，用于從存儲(chǔ)器模塊讀出的數(shù)據(jù)脈沖串的數(shù)據(jù)位反相。
借助用于具有專利權(quán)利要求1中所指定特征的數(shù)據(jù)位反相的電路單元，根據(jù)本發(fā)明實(shí)現(xiàn)這個(gè)目的。
本發(fā)明提供了一種電路單元，用于從存儲(chǔ)器模塊讀出的數(shù)據(jù)脈沖串的數(shù)據(jù)位反相，具有(a)緩沖器，用于緩沖由多個(gè)數(shù)據(jù)字構(gòu)成的數(shù)據(jù)脈沖串，每個(gè)數(shù)據(jù)字都包括特定數(shù)目的數(shù)據(jù)位；(b)譯碼器單元，其由多個(gè)并行連接的譯碼器構(gòu)成，m個(gè)譯碼器中的每一個(gè)分別以按位的方式比較緩沖數(shù)據(jù)脈沖串的相關(guān)現(xiàn)有的數(shù)據(jù)字與緩沖數(shù)據(jù)脈沖串的相鄰數(shù)據(jù)字，其形成基準(zhǔn)數(shù)據(jù)字，并且當(dāng)兩個(gè)相鄰數(shù)據(jù)字的不同數(shù)據(jù)位的數(shù)目多于數(shù)據(jù)字內(nèi)的數(shù)據(jù)位數(shù)目的一半時(shí)產(chǎn)生反相標(biāo)記；(c)校正單元，其作為由所有余下的譯碼器產(chǎn)生的反相標(biāo)記的功能來(lái)校正由譯碼器產(chǎn)生的每個(gè)反相標(biāo)記，以便產(chǎn)生譯碼器的校正反相標(biāo)記；以及具有(d)反相單元，其由多個(gè)反相器構(gòu)成，其作為譯碼器的校正反相標(biāo)記的功能來(lái)分別以反相或非反相的方式輸出相關(guān)譯碼器的現(xiàn)有數(shù)據(jù)字。
在根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例中，提供了并行到串行轉(zhuǎn)換器，其以并串行的方式轉(zhuǎn)換由反相單元輸出的數(shù)據(jù)字和相關(guān)的校正反相標(biāo)記，并且將它們從存儲(chǔ)器模塊輸出作為數(shù)據(jù)脈沖串。
在根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例中，反相單元的m個(gè)反相器分別由n個(gè)XOR門(mén)構(gòu)成。
在根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例中，譯碼器單元的每個(gè)譯碼器都具有邏輯電路，其將存在于譯碼器的數(shù)據(jù)字與基準(zhǔn)數(shù)據(jù)字以按位的方式進(jìn)行比較。
在根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例中，譯碼器的邏輯電路由n個(gè)XOR門(mén)構(gòu)成。
在根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例中，譯碼器單元的每個(gè)譯碼器都具有計(jì)數(shù)器，其決定了存在于譯碼器處的數(shù)據(jù)字和基準(zhǔn)數(shù)據(jù)字的不同數(shù)據(jù)位的數(shù)目。
在根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例中，譯碼器單元的每個(gè)譯碼器都具有比較器，其將由計(jì)數(shù)器確定的數(shù)據(jù)位數(shù)目與數(shù)據(jù)字內(nèi)的數(shù)據(jù)位數(shù)目(n/2)的一半進(jìn)行比較。
在根據(jù)本發(fā)明的電路裝置的優(yōu)選實(shí)施例中，當(dāng)由計(jì)數(shù)器確定的數(shù)目多于數(shù)據(jù)字內(nèi)的數(shù)據(jù)位數(shù)目(n)的一半時(shí)，譯碼器的比較器產(chǎn)生邏輯高的反相標(biāo)記(DBIi)。
在根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例中，校正單元形成單獨(dú)的電路單元，其連接譯碼器單元的下行。
在根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例中，校正單元集成在譯碼器單元中。
在根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例中，集成校正單元由多個(gè)校正電路構(gòu)成，每個(gè)校正電路都包括在譯碼器單元的相關(guān)譯碼器中。
在根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例中，譯碼器的校正電路由邏輯電路形成，其作為由所有余下的m-1個(gè)譯碼器的比較器產(chǎn)生的反相標(biāo)記的功能來(lái)校正由譯碼器的比較器產(chǎn)生的反相標(biāo)記，以便產(chǎn)生譯碼器的校正反相標(biāo)記。
在根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例中，集成校正電路由存儲(chǔ)器形成，作為由譯碼器的比較器產(chǎn)生的反相標(biāo)記的功能，以及作為由余下的m-1個(gè)譯碼器的比較器產(chǎn)生的所有反相標(biāo)記的功能，從該存儲(chǔ)器讀出譯碼器的校正反相標(biāo)記。
在根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例中，校正的反相標(biāo)記驅(qū)動(dòng)譯碼器的多路復(fù)用器，其以直接或反相的方式輸出施加到譯碼器的數(shù)據(jù)。
在根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例中，每個(gè)數(shù)據(jù)脈沖串都包括四個(gè)數(shù)據(jù)字(m＝4)。
在根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例中，每個(gè)數(shù)據(jù)字都包括8位(n＝8)。
在根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例中，譯碼器單元的每個(gè)譯碼器都具有相關(guān)的GAP檢測(cè)單元，其確定基準(zhǔn)數(shù)據(jù)字是否在兩個(gè)數(shù)據(jù)脈沖串之間形成部分間隙(GAP)，以便產(chǎn)生用于多路復(fù)用器的控制信號(hào)。
在根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例中，當(dāng)基準(zhǔn)數(shù)據(jù)字形成在兩個(gè)數(shù)據(jù)脈沖串之間的部分間隙時(shí)，GAP檢測(cè)單元以這樣的方式驅(qū)動(dòng)多路復(fù)用器，即為了與存在于該譯碼器處的數(shù)據(jù)字按位比較的目的而切換到預(yù)定的數(shù)據(jù)字(FF)，，當(dāng)基準(zhǔn)數(shù)據(jù)字在兩個(gè)數(shù)據(jù)脈沖串之間沒(méi)有形成部分間隙(GAP)時(shí)，GAP檢測(cè)單元以這樣的方式驅(qū)動(dòng)多路復(fù)用器，即為了與存在于譯碼器處存在的數(shù)據(jù)字按位比較的目的而切換到基準(zhǔn)數(shù)據(jù)字。
在根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例中，兩個(gè)單獨(dú)的譯碼器連接多路復(fù)用器的下行，其通過(guò)由GAP檢測(cè)單元產(chǎn)生的控制信號(hào)驅(qū)動(dòng)，第一譯碼器將現(xiàn)有的數(shù)據(jù)字與基準(zhǔn)數(shù)據(jù)字以按位的方式進(jìn)行比較，以便產(chǎn)生第一反相標(biāo)記(DBI1)，第二譯碼器將現(xiàn)有的數(shù)據(jù)字與預(yù)定的數(shù)據(jù)字(FF)進(jìn)行比較，以便產(chǎn)生第二反相標(biāo)記(DBI2)，并且多路復(fù)用器作為控制信號(hào)的功能將第一反相標(biāo)記(DBI1)和第二反相標(biāo)記(DBI2)切換到校正單元。


此外，為了說(shuō)明本發(fā)明必需的特征，將參考附圖描述根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例。
在圖中圖1示出了根據(jù)現(xiàn)有技術(shù)的電路配置；
圖2示出了根據(jù)現(xiàn)有技術(shù)的數(shù)據(jù)脈沖串的設(shè)計(jì)；圖3示出了根據(jù)現(xiàn)有技術(shù)在沒(méi)有數(shù)據(jù)位反相時(shí)從DRAM讀取數(shù)據(jù)脈沖串；圖4示出了根據(jù)現(xiàn)有技術(shù)在具有數(shù)據(jù)位反相時(shí)從DRAM讀取數(shù)據(jù)脈沖串；圖5示出了根據(jù)現(xiàn)有技術(shù)，用于已從存儲(chǔ)器模塊中讀取的數(shù)據(jù)脈沖串的數(shù)據(jù)位反相的電路單元；圖6示出了如圖5所示的根據(jù)現(xiàn)有技術(shù)用于數(shù)據(jù)位反相的常規(guī)電路單元內(nèi)的譯碼器的框圖；圖7示出了根據(jù)本發(fā)明用于數(shù)據(jù)位反相的電路單元的第一實(shí)施例；圖8示出了如圖7所示的根據(jù)電路單元的第一實(shí)施例內(nèi)的譯碼器的框圖；圖9示出了依照根據(jù)本發(fā)明的電路單元的第一實(shí)施例，存儲(chǔ)在校正電路內(nèi)的數(shù)據(jù)位反相標(biāo)記的表；圖10示出了已從存儲(chǔ)器模塊中讀取的數(shù)據(jù)脈沖串的根據(jù)本發(fā)明的用于數(shù)據(jù)位反相的電路單元的第二實(shí)施例；圖11示出了根據(jù)圖10所示第二實(shí)施例的電路單元內(nèi)的譯碼器的框圖；圖12示出了依照用于根據(jù)本發(fā)明的數(shù)據(jù)位反相的電路單元的第二實(shí)施例的校正單元的框圖；圖13示出了說(shuō)明兩個(gè)數(shù)據(jù)脈沖串之間的間隙的圖，用于說(shuō)明根據(jù)本發(fā)明的電路單元的優(yōu)選實(shí)施例的工作模式；圖14示出了在根據(jù)本發(fā)明的電路單元內(nèi)使用的GAP檢測(cè)單元的優(yōu)選實(shí)施例；以及圖15示出了在根據(jù)本發(fā)明的電路單元內(nèi)使用的GAP檢測(cè)單元的優(yōu)選實(shí)施例。
具體實(shí)施例方式
圖7示例了根據(jù)本發(fā)明的電路單元1的第一實(shí)施例，用于已從存儲(chǔ)器模塊中讀取的數(shù)據(jù)脈沖串的數(shù)據(jù)位反相。根據(jù)本發(fā)明的電路單元1集成在存儲(chǔ)器模塊內(nèi)，并且形成部分讀取信號(hào)路徑。存儲(chǔ)器模塊包含具有用于存儲(chǔ)數(shù)據(jù)位的多個(gè)存儲(chǔ)器單元的存儲(chǔ)器單元陣列2。使用內(nèi)部數(shù)據(jù)總線3來(lái)緩沖將在電路單元1的脈沖串緩沖器4中讀取的數(shù)據(jù)脈沖串的所有數(shù)據(jù)位。如果數(shù)據(jù)脈沖串由每個(gè)都包含n個(gè)數(shù)據(jù)位的m個(gè)數(shù)據(jù)字構(gòu)成，則將m·n個(gè)數(shù)據(jù)位同時(shí)寫(xiě)入到脈沖串緩沖器4。
電路單元1包含譯碼器單元5，其由多個(gè)并行連接的譯碼器5-i構(gòu)成。對(duì)于每個(gè)數(shù)據(jù)字DWi，相關(guān)的譯碼器5-i提供在譯碼器單元5內(nèi)。每個(gè)譯碼器5-i分別將存在于緩沖數(shù)據(jù)脈沖串DB的相關(guān)數(shù)據(jù)字DWi與緩沖數(shù)據(jù)脈沖串DB的相鄰數(shù)據(jù)字DWi-1以按位的方式進(jìn)行比較。存在于譯碼器5-i的第一數(shù)據(jù)輸入6-i處的是緩沖數(shù)據(jù)脈沖串DB的相關(guān)數(shù)據(jù)字DWi。分別存在于譯碼器5-i的第二數(shù)據(jù)輸入7-i處的是作為基準(zhǔn)數(shù)據(jù)字的緩沖數(shù)據(jù)串DB的相鄰數(shù)據(jù)字。每個(gè)譯碼器5-i將存在于緩沖數(shù)據(jù)脈沖串DB的第一數(shù)據(jù)輸入6-i處的數(shù)據(jù)字與存在于第二數(shù)據(jù)輸入7-i處的相鄰數(shù)據(jù)字以按位的方式進(jìn)行比較，并且如果兩個(gè)相鄰數(shù)據(jù)字中的不同數(shù)據(jù)位的數(shù)目多于數(shù)據(jù)字內(nèi)的數(shù)據(jù)位數(shù)目n的一半，則生成反相標(biāo)記DBIi。如可以從圖7看出的，譯碼器單元內(nèi)的譯碼器并行地連接起來(lái)，并且經(jīng)由共用的時(shí)鐘線8同步定時(shí)。每個(gè)譯碼器5-i都具有時(shí)鐘輸入9-i。譯碼器單元5中并行連接的譯碼器5-i經(jīng)由控制線10通過(guò)共用的激活信號(hào)(使能)激活。每個(gè)譯碼器都包含使能控制輸入11。
在圖7所示的第一實(shí)施例中，每個(gè)譯碼器都具有用于以反相或非反相的方式輸出現(xiàn)有數(shù)據(jù)字DWi的數(shù)據(jù)輸出12。由譯碼器5-i輸出的反相或非反相的數(shù)據(jù)字經(jīng)由內(nèi)部數(shù)據(jù)總線13-i輸出至下行的并行到串行轉(zhuǎn)換器14。在此，在根據(jù)圖7所示發(fā)明的電路單元的第一實(shí)施例的情況下，每個(gè)譯碼器5-i都產(chǎn)生數(shù)據(jù)位反相標(biāo)記，其經(jīng)由輸出線15同樣地輸出至并行到串行轉(zhuǎn)換器14。由譯碼器5-i輸出的數(shù)據(jù)位反相標(biāo)記DBI經(jīng)由內(nèi)部總線16施加到譯碼器單元5內(nèi)的所有其它的譯碼器5-i。在圖7所示的第一實(shí)施例中，提供在譯碼器5-i內(nèi)的集成校正單元采取由所有的其它譯碼器產(chǎn)生的反相標(biāo)記DBIi，作為在每個(gè)譯碼器中用于產(chǎn)生各個(gè)校正的反相標(biāo)記(DBICORR1)的基礎(chǔ)，所述的校正反相標(biāo)記經(jīng)由數(shù)字線17-i輸出至并行到串行轉(zhuǎn)換器14。譯碼器5-i一旦完成了譯碼，它就表示其在控制輸出18-i處。譯碼器5-i的指示器輸出經(jīng)由共用的控制線19連接到并行到串行轉(zhuǎn)換器14的激活輸入(使能)20上。電路單元1中的所有譯碼器5-i一旦完成了譯碼，并行到串行轉(zhuǎn)換器14就開(kāi)始該轉(zhuǎn)換。并行到串行轉(zhuǎn)換器14從并行到串行地轉(zhuǎn)換從譯碼器單元接收的數(shù)據(jù)字DW和相關(guān)的校正反相標(biāo)記DBI，并且輸出它們作為來(lái)自存儲(chǔ)器模塊的數(shù)據(jù)脈沖串DB。經(jīng)由m位數(shù)據(jù)總線21讀取校正的反相標(biāo)記DBICORR，并且經(jīng)由n位數(shù)據(jù)總線22讀取數(shù)據(jù)字。以該方式，數(shù)據(jù)脈沖串DB串行地發(fā)送給控制器。
根據(jù)本發(fā)明，對(duì)于所有可用的數(shù)據(jù)位，由譯碼器單元5同時(shí)并行地估算在脈沖緩沖器4中緩沖的數(shù)據(jù)脈沖串的數(shù)據(jù)字DW。譯碼器單元5的譯碼器5-i一旦經(jīng)由控制線10接收到激活信號(hào)，它們就啟動(dòng)譯碼操作。所使用的基準(zhǔn)數(shù)據(jù)字是存在于第二數(shù)據(jù)輸入7-i處的相鄰數(shù)據(jù)字DWi-1。由于譯碼器5-i此時(shí)沒(méi)有關(guān)于用作基準(zhǔn)數(shù)據(jù)字的數(shù)據(jù)值是否需要被反相的信息，所以校正單元進(jìn)行適當(dāng)?shù)闹匦滦Ｕ?。一旦通過(guò)譯碼器5-I的譯碼結(jié)束，就使用控制線19來(lái)激活并行到串行轉(zhuǎn)換器14，其輸出由譯碼器單元5輸出的數(shù)據(jù)字DW和校正的數(shù)據(jù)位反相標(biāo)記。
由于譯碼器單元5中的譯碼器5-i全部都同時(shí)并行地工作，所以等待時(shí)間由譯碼器的處理時(shí)間和需要重新校正的時(shí)間構(gòu)成TWAIT＝TEC+TCORR＜m·TDEC如果數(shù)據(jù)脈沖串由m＝4個(gè)數(shù)據(jù)字構(gòu)成，并且如果譯碼器5-i中的譯碼時(shí)間例如是1ns，則用于數(shù)據(jù)位反相的常規(guī)電路單元的等待時(shí)間是4·1ns，而在用于數(shù)據(jù)位反相的本發(fā)明的電路單元1中，等待時(shí)間恰好為1ns加上重新校正所需要的時(shí)間。由于用于重新校正所需的時(shí)間很短且一般在1ns以下，所以用于數(shù)據(jù)位反相的本發(fā)明的電路單元中的等待時(shí)間小于2ns，且由此小于用于數(shù)據(jù)位反相的常規(guī)電路單元中所需譯碼時(shí)間的一半。減小的用于譯碼的等待時(shí)間TWAIT指的是顯著地減小了包含用于數(shù)據(jù)位反相的本發(fā)明電路單元的存儲(chǔ)器模塊中的存儲(chǔ)存取時(shí)間。
圖8示出了如圖7所示根據(jù)本發(fā)明第一實(shí)施例的譯碼器單元5內(nèi)的譯碼器5-i的電路設(shè)計(jì)。譯碼器5-i包含第一寄存器5A，用于緩沖存在于第一數(shù)據(jù)信號(hào)輸入6-i處的數(shù)據(jù)字DWi，從脈沖串緩沖器4讀取該數(shù)據(jù)字。另外，譯碼器5-i包含第二寄存器5B，其緩沖存在于第二數(shù)據(jù)輸入7-i處的基準(zhǔn)數(shù)據(jù)字，該基準(zhǔn)數(shù)據(jù)字由相鄰的數(shù)據(jù)字形成。為了緩沖現(xiàn)有的數(shù)據(jù)，在激活控制信號(hào)(使能)的基礎(chǔ)上經(jīng)由內(nèi)部控制線激活兩個(gè)寄存器5A、5B。譯碼器5-i還包含邏輯電路5C，其將在兩個(gè)寄存器5A、5B中緩沖的數(shù)據(jù)位以按位的方式相互比較。邏輯電路5C優(yōu)選具有n個(gè)XOR門(mén)，其在每個(gè)情況下都使兩個(gè)相鄰數(shù)據(jù)字的數(shù)據(jù)位相互比較。連接邏輯電路5C下行的計(jì)數(shù)器5D決定了不同數(shù)據(jù)位的數(shù)目。比較器5E將兩個(gè)相鄰數(shù)據(jù)字的不同數(shù)據(jù)位的數(shù)目與數(shù)據(jù)字DWi內(nèi)的數(shù)據(jù)位的數(shù)目n的一半進(jìn)行比較。如果不同數(shù)據(jù)位的數(shù)目大于數(shù)據(jù)字DWi內(nèi)的數(shù)據(jù)位數(shù)目的一半，則比較器5E設(shè)置內(nèi)部數(shù)據(jù)位反相標(biāo)記DBIi，并且經(jīng)由輸出線15-i將它輸出至內(nèi)部總線16。在一個(gè)優(yōu)選實(shí)施例中，當(dāng)不同數(shù)據(jù)位的數(shù)目多于數(shù)據(jù)字內(nèi)的數(shù)據(jù)位數(shù)目的一半時(shí)，將內(nèi)部數(shù)據(jù)位反相標(biāo)記設(shè)置為邏輯高。
在圖8所示的譯碼器5-i的第一實(shí)施例中，譯碼器5-i包含集成的校正單元5F。校正單元57由邏輯電路或存儲(chǔ)器形成。如果校正單元5F由邏輯電路形成，則在由所有其它的m-1個(gè)譯碼器5-i中的比較器產(chǎn)生的那些反相標(biāo)記的基礎(chǔ)上，它校正產(chǎn)生的反相標(biāo)記DBIi，其通過(guò)比較器5E生成。校正單元5F經(jīng)由內(nèi)部總線16接收由其它的譯碼器5-i產(chǎn)生的反相標(biāo)記。在余下的譯碼器所接收的反相標(biāo)記和由比較器5E生成的內(nèi)部反相標(biāo)記的基礎(chǔ)上，校正單元5F生成校正的反相標(biāo)記DBICORR，其經(jīng)由輸出線17-i輸出至并行到串行轉(zhuǎn)換器14，如圖7所示。校正的反相標(biāo)記DBICORR還激勵(lì)集成在譯碼器5-i中的多路復(fù)用器5G。在寄存器5A中緩沖的數(shù)據(jù)字DWi經(jīng)由反相單元5H施加到多路復(fù)用器的第一輸入，或者直接施加到多路復(fù)用器5G的第二輸入。由校正單元5F產(chǎn)生的校正反相標(biāo)記DBICORR激勵(lì)多路復(fù)用器5G，以便使用輸出線13-i來(lái)以未改變或以反相的方式輸出在寄存器5A中緩沖的數(shù)據(jù)字DWi。在一個(gè)優(yōu)選實(shí)施例中，如果校正的反相標(biāo)記DBICORR為邏輯高，則以反相的形式輸出在寄存器5A中緩沖的數(shù)據(jù)字DWi。
在一個(gè)可選實(shí)施例中，譯碼器5-i內(nèi)的校正單元5F通過(guò)其中存儲(chǔ)了表的存儲(chǔ)器形成。圖9示出了對(duì)于包含m＝4個(gè)譯碼器5-i的譯碼器單元5，在校正單元5F內(nèi)的這種校正表的實(shí)例。在譯碼器單元5內(nèi)四個(gè)并行連接的譯碼器5-i產(chǎn)生了四個(gè)DBI值，對(duì)它們進(jìn)行重新校正。對(duì)于四個(gè)DBI值，存在16種組合可能性，從中得出16個(gè)校正的組合。在圖9示出的實(shí)例中，在所有譯碼器單元5-i上的每個(gè)校正單元5F經(jīng)由內(nèi)部總線16接收計(jì)算的DBI標(biāo)記，即在圖9中該表的前四列形成校正單元5F的輸入數(shù)據(jù)。第一譯碼器單元5-1中的校正單元5F經(jīng)由相關(guān)的輸出線17-1輸出該表的第五列作為校正的數(shù)據(jù)位反相標(biāo)記。在第二譯碼器單元5-2內(nèi)的第二校正單元5F輸出第六列作為校正的反相標(biāo)記DBICORR2等。在四個(gè)第一列中指定的16種組合可能性的基礎(chǔ)上形成圖9所示的校正表。如果以按行的方式讀取校正表的前四列，則依靠如下過(guò)程獲得該校正表的最后四列，即數(shù)據(jù)位反相標(biāo)記一旦假設(shè)為邏輯高值(1)，在該行內(nèi)的后續(xù)數(shù)據(jù)位反相標(biāo)記直至下一個(gè)邏輯高值(1)就被反相，且該行內(nèi)的余下數(shù)據(jù)位反相標(biāo)記留下，直至在該行中出現(xiàn)了下一個(gè)邏輯1。
圖10示出了根據(jù)本發(fā)明的電路單元1的另一可選實(shí)施例，用于已從存儲(chǔ)器模塊讀取的數(shù)據(jù)脈沖串的數(shù)據(jù)位反相。在圖10所示的實(shí)施例中，校正單元沒(méi)有集成在譯碼器單元5中，而是形成了單獨(dú)的單元。在該實(shí)施例中，校正單元23連接譯碼器單元5的下行。在該實(shí)施例中反相單元還形成單獨(dú)的單元24。由譯碼器單元5的譯碼器產(chǎn)生的反相標(biāo)記經(jīng)由數(shù)據(jù)線15-i饋送給校正單元23。
圖11示出了在基于圖10中所示實(shí)施例的本發(fā)明的電路單元1中，在譯碼器單元5內(nèi)的譯碼器5-i的電路設(shè)計(jì)。由譯碼器5-i緩沖的數(shù)據(jù)字DWi經(jīng)由數(shù)據(jù)線13-i輸出至反相單元24內(nèi)的XOR邏輯電路24-i，并且基于由校正單元23產(chǎn)生的校正的數(shù)據(jù)位反相標(biāo)記，通過(guò)并行到串行轉(zhuǎn)換器14以反相或非反相的方式輸出。
圖12示出了用于包括m＝4個(gè)數(shù)據(jù)字的數(shù)據(jù)脈沖串的校正單元23的電路設(shè)計(jì)。
圖13示出了數(shù)據(jù)脈沖串在各種工作模式下的傳輸。在圖13A所示的工作模式中，數(shù)據(jù)脈沖串DB以無(wú)間隙的方式傳輸，也就是說(shuō)在兩個(gè)數(shù)據(jù)脈沖串之間不存在數(shù)據(jù)間隙。因此，在該工作模式中先前的數(shù)據(jù)脈沖串DBi-1的最后數(shù)據(jù)字可以用作用于下一個(gè)數(shù)據(jù)脈沖串DBi中第一個(gè)數(shù)據(jù)字的基準(zhǔn)數(shù)據(jù)值。在其中出現(xiàn)數(shù)據(jù)間隙的可選工作模式中，在指定了讀命令(RD)之間最小時(shí)間間隔的規(guī)定時(shí)間期間，數(shù)據(jù)總線上的數(shù)據(jù)位為邏輯高。設(shè)置為邏輯高的這些數(shù)據(jù)位可以用作用于數(shù)據(jù)位反相的基準(zhǔn)數(shù)據(jù)值(FF)，如圖13可以看到的。在該時(shí)間期間，所有的數(shù)據(jù)線都處于所定義的數(shù)據(jù)狀態(tài)，也就是說(shuō)，借助激活終端上拉電阻將全部的數(shù)據(jù)線拉到邏輯高。而先前的數(shù)據(jù)脈沖串DBi-1的最后數(shù)據(jù)字在無(wú)間隙工作模式中用作基準(zhǔn)數(shù)據(jù)值，其中在數(shù)據(jù)脈沖串之間出現(xiàn)數(shù)據(jù)間隙的工作情形涉及用在所有數(shù)據(jù)設(shè)置為邏輯高的基準(zhǔn)數(shù)據(jù)值，也就是說(shuō)，在間隙模式工作中基準(zhǔn)數(shù)據(jù)字由值FF形成。
在根據(jù)本發(fā)明的電路單元1的優(yōu)選實(shí)施例中，譯碼器單元5內(nèi)的譯碼器5-I被擴(kuò)展以使它們覆蓋兩種工作模式。為此，每個(gè)譯碼器5-i都提供有GAP檢測(cè)單元25，其檢測(cè)在兩個(gè)數(shù)據(jù)脈沖串DB之間是否存在數(shù)據(jù)間隙。如圖14所示，基于基準(zhǔn)數(shù)據(jù)字是否形成兩個(gè)脈沖串DB之間的部分?jǐn)?shù)據(jù)間隙，GAP檢測(cè)單元25產(chǎn)生用于多路復(fù)用器26的控制信號(hào)。存儲(chǔ)器模塊內(nèi)的命令譯碼器26一旦檢測(cè)了讀命令(RD)，它就經(jīng)由線27將觸發(fā)信號(hào)輸出至GAP檢測(cè)單元25內(nèi)的觸發(fā)器28的SET輸入，且同時(shí)啟動(dòng)計(jì)數(shù)器29。計(jì)數(shù)器29對(duì)數(shù)據(jù)脈沖串DB的長(zhǎng)度N計(jì)數(shù)，在存儲(chǔ)器模塊的寄存器中編程該長(zhǎng)度。一旦到達(dá)了數(shù)據(jù)脈沖串的數(shù)據(jù)長(zhǎng)度N，計(jì)數(shù)器29就將復(fù)位脈沖發(fā)送給觸發(fā)器28。在其中沒(méi)有出現(xiàn)數(shù)據(jù)間隙的連續(xù)數(shù)據(jù)存取的情況下，通過(guò)重新讀取GAP檢測(cè)單元25內(nèi)的門(mén)30來(lái)抑制產(chǎn)生的復(fù)位脈沖，以使在控制線31上產(chǎn)生的控制信號(hào)(讀取無(wú)間隙)保持設(shè)定。當(dāng)設(shè)置控制線31的控制信號(hào)時(shí)，也就是說(shuō)對(duì)于無(wú)間隙工作的情形，用于譯碼器5-i的基準(zhǔn)數(shù)據(jù)字是緩沖的數(shù)據(jù)脈沖串的相鄰數(shù)據(jù)字，其存在于多路復(fù)用器的第一信號(hào)輸入32處，并且它作為基準(zhǔn)數(shù)據(jù)字經(jīng)由數(shù)據(jù)線33切換到譯碼器5-i。如果檢測(cè)單元25相反地檢測(cè)到在兩個(gè)數(shù)據(jù)脈沖串之間出現(xiàn)了間隙，如圖13B所示，則多路復(fù)用器26改變成它的第二信號(hào)輸入34，以使譯碼器5-i接收預(yù)定的基準(zhǔn)數(shù)據(jù)字，優(yōu)選是基準(zhǔn)數(shù)據(jù)字FF。
在連續(xù)數(shù)據(jù)存取(無(wú)間隙)的情況下，基準(zhǔn)數(shù)據(jù)值是在總線上驅(qū)動(dòng)的最后的數(shù)據(jù)字。在具有間隔的存取操作的情況下，基準(zhǔn)數(shù)據(jù)值由預(yù)定的數(shù)據(jù)字例如FF形成。在GDDR3和GDDR4以適當(dāng)?shù)臉?biāo)準(zhǔn)接口的情況下，當(dāng)出現(xiàn)數(shù)據(jù)間隙時(shí)，數(shù)據(jù)總線在空閑狀態(tài)下端接在高電平。對(duì)于數(shù)據(jù)位反相，該結(jié)果在于在第一次估算的開(kāi)始，對(duì)于所有的數(shù)據(jù)位基準(zhǔn)值設(shè)置為高。
圖15示出了圖14中所示的另一改進(jìn)的電路配置。在圖15所示實(shí)施例的情況下，譯碼器單元5的每個(gè)譯碼器5-i都被兩個(gè)并行連接的譯碼器5A-i、5B-i代替，其連接多路復(fù)用器26的上行。在圖14所示實(shí)施例的情況下，間隙檢測(cè)和隨后的譯碼接連連續(xù)地進(jìn)行，以致這增加了符合檢測(cè)操作的持續(xù)時(shí)間的等待時(shí)間或存取時(shí)間。在圖15所示優(yōu)選實(shí)施例的情況下，對(duì)于兩種工作情形，也就是說(shuō)對(duì)于無(wú)間隙數(shù)據(jù)脈沖串的情況，由第一譯碼器5A-i并行地產(chǎn)生數(shù)據(jù)位反相標(biāo)記，以及對(duì)于其中在兩個(gè)數(shù)據(jù)脈沖串之間出現(xiàn)數(shù)據(jù)間隙的情況，由譯碼器5B-i并行地產(chǎn)生數(shù)據(jù)位反相標(biāo)記。與此并列的，無(wú)間隙檢測(cè)電路25檢測(cè)存在兩種工作模式中的哪一種。雖然數(shù)據(jù)位反相標(biāo)記由兩個(gè)譯碼器生成，但無(wú)間隙檢測(cè)單元25檢測(cè)兩種操作情形中的哪一種存在，以使等待時(shí)間給出無(wú)間隙單元25和譯碼器單元5A、5B的兩個(gè)處理時(shí)間的最大值。
ΔT＝max(TDEC，TGAPDEC)＜TGAPDEC+TDEC提供兩個(gè)并行的譯碼器5A、5B可以進(jìn)一步使等待時(shí)間和/或存儲(chǔ)器存取時(shí)間最小化。
權(quán)利要求
1.一種電路單元(1)，用于從存儲(chǔ)器模塊讀出的數(shù)據(jù)脈沖串的數(shù)據(jù)位反相，具有(a)緩沖器(4)，用于緩沖由多個(gè)(m)數(shù)據(jù)字(DWi)構(gòu)成的數(shù)據(jù)脈沖串(DB)，每個(gè)數(shù)據(jù)字(DWi)都包括特定數(shù)目(n)的數(shù)據(jù)位；(b)譯碼器單元(5)，其由多個(gè)(m)并行連接的譯碼器(5-i)構(gòu)成，m個(gè)譯碼器(5-i)中的每一個(gè)都分別以按位的方式比較緩沖數(shù)據(jù)脈沖串(DB)的相關(guān)現(xiàn)有的數(shù)據(jù)字(DWi-1)與緩沖數(shù)據(jù)脈沖串(DB)的相鄰數(shù)據(jù)字(DWi)，其形成基準(zhǔn)數(shù)據(jù)字，并且當(dāng)兩個(gè)相鄰數(shù)據(jù)字的不同數(shù)據(jù)位的數(shù)目多于數(shù)據(jù)字(DWi)內(nèi)的數(shù)據(jù)位數(shù)目(n)的一半時(shí)產(chǎn)生反相標(biāo)記(DBIi)；(c)校正單元(23)，其作為由所有余下的譯碼器產(chǎn)生的反相標(biāo)記的功能來(lái)校正由譯碼器(5-i)產(chǎn)生的每個(gè)反相標(biāo)記(DBIi)，以便產(chǎn)生譯碼器(5-i)的校正的反相標(biāo)記(DBICORi)；以及具有(d)反相單元(24)，其由多個(gè)(m)反相器(24-i)構(gòu)成，其作為譯碼器(5-i)的校正的反相標(biāo)記(DBICORR)的功能從而分別以反相或非反相的方式輸出相關(guān)譯碼器(5-i)的現(xiàn)有數(shù)據(jù)字(DWi)。
2.根據(jù)權(quán)利要求1的電路單元，特征在于提供并行到串行轉(zhuǎn)換器(14)，其以并行到串行的方式轉(zhuǎn)換由反相單元(24)輸出的數(shù)據(jù)字和相關(guān)的校正的反相標(biāo)記，并且將它們從存儲(chǔ)器模塊輸出作為數(shù)據(jù)脈沖串(DB)。
3.根據(jù)權(quán)利要求1的電路單元，特征在于反相單元(24)的m個(gè)反相器分別由n個(gè)XOR門(mén)構(gòu)成。
4.根據(jù)權(quán)利要求1的電路單元，特征在于譯碼器單元(5)的每個(gè)譯碼器(5-i)都具有邏輯電路(5C)，其將存在于譯碼器(5-i)的數(shù)據(jù)字(DWi)與基準(zhǔn)數(shù)據(jù)字以按位的方式進(jìn)行比較。
5.根據(jù)權(quán)利要求4的電路單元，特征在于譯碼器(5-i)的邏輯電路(5C)由n個(gè)XOR門(mén)構(gòu)成。
6.根據(jù)權(quán)利要求1的電路單元，特征在于譯碼器單元(5)的每個(gè)譯碼器(5-i)都具有計(jì)數(shù)器(5D)，其決定了存在于譯碼器(5-i)處的數(shù)據(jù)字(DWi)和基準(zhǔn)數(shù)據(jù)字的不同數(shù)據(jù)位的數(shù)目。7.根據(jù)權(quán)利要求6的電路單元，特征在于譯碼器單元(5)的每個(gè)譯碼器(5-i)都具有比較器(5E)，其將由計(jì)數(shù)器(5D)確定的數(shù)據(jù)位數(shù)目與數(shù)據(jù)字內(nèi)的數(shù)據(jù)位數(shù)目(n/2)的一半進(jìn)行比較。
8.根據(jù)權(quán)利要求7的電路單元，特征在于當(dāng)由計(jì)數(shù)器(5D)確定的數(shù)目多于數(shù)據(jù)字內(nèi)的數(shù)據(jù)位數(shù)目(n)的一半時(shí)，譯碼器(5-i)的比較器(5E)產(chǎn)生邏輯高的反相標(biāo)記(DBIi)。
9.根據(jù)權(quán)利要求1的電路單元，特征在于校正單元(24)形成單獨(dú)的電路單元，其連接譯碼器單元(5)的下行。
10.根據(jù)權(quán)利要求1的電路單元，特征在于校正單元(24)集成在譯碼器單元中。
11.根據(jù)權(quán)利要求10的電路單元，特征在于集成校正單元(24)由多個(gè)(m)校正電路(5F)構(gòu)成，每個(gè)校正電路(5F)都包括在譯碼器單元(5)的相關(guān)譯碼器(5-i)中。
12.根據(jù)權(quán)利要求11的電路單元，特征在于譯碼器(5-i)的校正電路(5F)由邏輯電路形成，其作為由所有余下的(m-1)個(gè)譯碼器的比較器(5E)產(chǎn)生的反相標(biāo)記的功能來(lái)校正由譯碼器(5-i)的比較器(5E)產(chǎn)生的反相標(biāo)記(DBIi)，以便產(chǎn)生譯碼器(5-i)的校正的反相標(biāo)記(DBIiCORR)。
13.根據(jù)權(quán)利要求11的電路單元，特征在于校正電路(5F)由存儲(chǔ)器形成，從其中讀出譯碼器(5-i)的校正的反相標(biāo)記(DBICORR)作為由譯碼器(5-i)的比較器(5E)產(chǎn)生的反相標(biāo)記的功能，以及作為由余下的(m-1)個(gè)譯碼器的比較器(5E)產(chǎn)生的所有反相標(biāo)記的功能。
14.根據(jù)權(quán)利要求12的電路單元，特征在于校正的反相標(biāo)記(DBICORR)驅(qū)動(dòng)譯碼器(5-i)的多路復(fù)用器(5D)，其以直接或反相的方式輸出施加到譯碼器(5-i)的數(shù)據(jù)字(DWi)。
15.根據(jù)權(quán)利要求1的電路單元，特征在于每個(gè)數(shù)據(jù)脈沖串(DB)都包括四個(gè)數(shù)據(jù)字(m＝4)。
16.根據(jù)權(quán)利要求1的電路單元，特征在于每個(gè)數(shù)據(jù)字都包括8位(n＝8)。
17.根據(jù)權(quán)利要求1的電路單元，特征在于譯碼器單元(5)的每個(gè)譯碼器(5-i)都連接至GAP檢測(cè)單元(25)，其確定在兩個(gè)數(shù)據(jù)脈沖串之間是否存在間隙(GAP)，以便產(chǎn)生用于多路復(fù)用器(26’)的控制信號(hào)。
18.根據(jù)權(quán)利要求17的電路單元，特征在于當(dāng)在兩個(gè)數(shù)據(jù)脈沖串之間存在間隙(GAP)時(shí)，GAP檢測(cè)單元(25)以這樣的方式驅(qū)動(dòng)多路復(fù)用器(26)，即為了與存在于譯碼器(5-i)處的數(shù)據(jù)字按位比較的目的而切換到預(yù)定的數(shù)據(jù)字(FF)，當(dāng)在兩個(gè)數(shù)據(jù)脈沖串之間不存在間隙(GAP)時(shí)，GAP檢測(cè)單元以這樣的方式驅(qū)動(dòng)多路復(fù)用器(26)，即為了與存在于譯碼器(5-i)處的數(shù)據(jù)字按位比較的目的而切換到基準(zhǔn)數(shù)據(jù)字。
19.根據(jù)權(quán)利要求17的電路單元，特征在于兩個(gè)單獨(dú)的譯碼器(5A-i)、(5B-i)連接多路復(fù)用器(26)的下行，其通過(guò)由GAP檢測(cè)單元(25)產(chǎn)生的控制信號(hào)來(lái)驅(qū)動(dòng)，第一譯碼器(5A-i)將現(xiàn)有的數(shù)據(jù)字(DWi)與基準(zhǔn)數(shù)據(jù)字以按位的方式進(jìn)行比較，以便產(chǎn)生第一反相標(biāo)記(DBI1)，第二譯碼器(5B-i)將現(xiàn)有的數(shù)據(jù)字(DWi)與預(yù)定的數(shù)據(jù)字(FF)進(jìn)行比較，以便產(chǎn)生第二反相標(biāo)記(DBI2)，并且多路復(fù)用器(26)作為控制信號(hào)的功能將第一反相標(biāo)記(DBI1)或第二反相標(biāo)記(DBI2)切換到校正單元(24)。
全文摘要
一種電路單元(1)，用于從存儲(chǔ)器模塊讀出的數(shù)據(jù)脈沖串的數(shù)據(jù)位反相，具有緩沖器(4)，用于緩沖由多個(gè)(m)數(shù)據(jù)字(DW
文檔編號(hào)G06F11/00GK1832027SQ20061005946
公開(kāi)日2006年9月13日 申請(qǐng)日期2006年3月13日 優(yōu)先權(quán)日2005年3月11日
發(fā)明者S·迪特里希 申請(qǐng)人:英飛凌科技股份公司