一種oled反相電路和顯示面板的制作方法
【專利摘要】本發(fā)明公開(kāi)了一種反向電路及其驅(qū)動(dòng)方法，其特征在于，所述反相電路包括：上拉單元，具有第一電源輸入端、第一端、第二端和第三端，所述第一電源輸入端接收第一電源電壓，所述第一端接收第一控制信號(hào)，所述第三端與信號(hào)輸出端電連接并輸出第一電平信號(hào)；下拉單元，具有第二電源輸入端、第四端、第五端和第六端，所述第四端電連接于所述上拉單元第二端，所述第二電源輸入端接收第二電源電壓，所述第五端接收第二控制信號(hào)，所述第六端與所述信號(hào)輸出端電連接并輸出第二電平信號(hào)；第一電容，所述第一電容的第一端與所述上拉單元第二端和所述下拉單元第四端電連接，所述第一電容的第二端與所述上拉單元第三端和所述下拉單元第六端電連接。
【專利說(shuō)明】—種OLED反相電路和顯不面板

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及OLED顯示【技術(shù)領(lǐng)域】，特別涉及一種OLED反相電路和顯示面板。

【背景技術(shù)】
[0002]近年來(lái)，在顯示圖像的顯示裝置領(lǐng)域，已經(jīng)開(kāi)發(fā)了使用電流驅(qū)動(dòng)型(其發(fā)光亮度根據(jù)流過(guò)的電流的值而改變)的光學(xué)器件，例如，有機(jī)電致發(fā)光器件(OLED)作為像素的發(fā)光器件的顯示裝置。與液晶器件等不同，OLED是自發(fā)光器件，在使用OLED的顯示裝置中，通過(guò)控制在OLED中的電流值來(lái)實(shí)現(xiàn)著色的分級(jí)。
[0003]如同液晶顯示器，OLED顯示裝置中的驅(qū)動(dòng)系統(tǒng)，存在無(wú)源矩陣系統(tǒng)和有源矩陣系統(tǒng)。前者在結(jié)構(gòu)上簡(jiǎn)單，但是具有諸如難以實(shí)現(xiàn)大的和高分辨率的顯示裝置之類地缺點(diǎn)，因此，有源矩陣系統(tǒng)的開(kāi)發(fā)是活躍的，在有源矩陣系統(tǒng)中，通過(guò)驅(qū)動(dòng)晶體管來(lái)控制為每個(gè)像素布置的發(fā)光器件中的電流。
[0004]目前，在有源矩陣有機(jī)發(fā)光顯示面板(AMOLED, Active Matrix Organic LightEmitting D1de)設(shè)計(jì)中，尤其是大尺寸基板設(shè)計(jì)中，由于面板薄膜場(chǎng)效應(yīng)晶體管(TFT,Thin Film Transistor)在制備工藝過(guò)程中的不均性以及不穩(wěn)定性的問(wèn)題,造成OLED電流的不均勻性。為了彌補(bǔ)由于背板生產(chǎn)過(guò)程中造成的TFT不均勻性所導(dǎo)致閾值電壓漂移(VthShift)，以及長(zhǎng)時(shí)間開(kāi)啟偏壓造成的TFT穩(wěn)定性下降的缺陷，需要進(jìn)行補(bǔ)償電路設(shè)計(jì)。現(xiàn)有技術(shù)使用單一 P型晶體管(Pure PM0S)驅(qū)動(dòng)電路，其輸出的有效電位為低電位，但是在做節(jié)點(diǎn)初始化、閾值偵測(cè)以及數(shù)據(jù)輸入的過(guò)程中，需要將OLED器件關(guān)閉，但是Pure PMOS因?yàn)槭褂脝我坏腜M0S，其在柵極低電壓的情況下是打開(kāi)，而在柵極高電壓的情況下關(guān)閉，而PurePMOS驅(qū)動(dòng)電路，一般輸出的有效電平都是低電平，所以需要Pure PMOS驅(qū)動(dòng)電路輸出的信號(hào)進(jìn)行翻轉(zhuǎn)以使得OLED器件關(guān)閉，現(xiàn)有技術(shù)中使用發(fā)光控制(EMIT)驅(qū)動(dòng)電路實(shí)現(xiàn)信號(hào)翻轉(zhuǎn)。
[0005]為了實(shí)現(xiàn)低電位到高電位的翻轉(zhuǎn)，現(xiàn)有技術(shù)中提出了一種反相器，其結(jié)構(gòu)如圖1a所示，包括一個(gè)N型TFT和一個(gè)P型TFT，其中，P型TFT的柵極與N型TFT的柵極連接，并共同連接至輸入端IN，P型TFT的源極與高電壓信號(hào)(VGH)連接，N型TFT的漏極與低電壓信號(hào)(VGL)連接，P型TFT的漏極與N型TFT的源極相連，并共同連接至輸出端(OUT連接)。圖1b為圖1a所示電路的控制時(shí)序圖，結(jié)合圖1b可知，當(dāng)IN為高電位時(shí)，P型TFT截止，N型TFT導(dǎo)通，此時(shí)OUT輸出為一低電壓信號(hào)；當(dāng)IN為低電位時(shí)，P型TFT導(dǎo)通，N型TFT截止，此時(shí)OUT輸出為一高電壓信號(hào)。此種PMOS反相器的缺點(diǎn)在于，既有P型TFT又有N型TFT,因此其制成相對(duì)復(fù)雜，相比較與純P型反相器或純N型反相器，其制造成本很高。
[0006]為了實(shí)現(xiàn)低電位到高電位的翻轉(zhuǎn)，現(xiàn)有技術(shù)中還提出了一種反相器，其結(jié)構(gòu)如圖2a所示，包括兩個(gè)P型TFT，其中，第一 TFT的柵極與輸入端IN連接，源極與高電壓信號(hào)(VGH)連接，漏極與輸出端(OUT連接)，第二TFT的柵極和漏極與低電壓信號(hào)(VGL)連接，源極與OUT連接。圖2b為圖2a所示電路的控制時(shí)序圖，結(jié)合圖2b可知，當(dāng)IN為高電位時(shí)，第一 TFT截止，而由于第二 TFT為D1de連接方式(第二 TFT柵極和漏極均與低電壓信號(hào)VGL連接)，因此，OUT輸出為低電位，該低電位比VGL高出Vth ;當(dāng)IN為低電位時(shí)，第一 TFT和第二 TFT均導(dǎo)通，因此，OUT輸出為高電位。但是上述電路中，OUT同時(shí)與VGH，VGL連接，如果TFT的開(kāi)/關(guān)是完全的，那么OUT只會(huì)連接到VGH或者VGL，OUT輸出電壓一定是以VGH作為高電壓，VGL作為低電壓的，但是上述電路存在兩個(gè)TFT同時(shí)導(dǎo)通的問(wèn)題，因?yàn)榉謮旱淖饔?，OUT輸出電壓為其兩者的中間電位，也就是輸出時(shí)的高低電位處于這兩者中間，這將造成高低電位不夠，電源持續(xù)供電，增加了功耗，同時(shí)，輸出的電位不夠(輸入-5V?10V,輸出-4.43?5.07V)，無(wú)法有效控制像素中的TFT，使得補(bǔ)償電路無(wú)法有效的工作。


【發(fā)明內(nèi)容】

[0007]鑒于現(xiàn)有技術(shù)存在的不足，本發(fā)明提供了一種OLED反相電路和顯示面板，相較于傳統(tǒng)CMOS反相器構(gòu)成的反相電路而言本發(fā)明的優(yōu)勢(shì)為:降低了制造成本，相較于傳統(tǒng)純PMOS反相器構(gòu)成的反相電路而言，本發(fā)明的優(yōu)勢(shì)為:能夠降低輸出信號(hào)反相過(guò)程中電路傳輸信號(hào)的丟失，保證輸出電位滿足像素控制需求，同時(shí)，因避免了傳統(tǒng)純PMOS反相器中下拉單元持續(xù)工作，取而代之的是上拉單元與下拉單元交替工作，故延遲了晶體管的壽命，并降低的功耗。
[0008]為了實(shí)現(xiàn)上述目的，本發(fā)明的實(shí)施例提出如下技術(shù)方案:
[0009]一種反相電路，用于有源矩陣有機(jī)發(fā)光顯示面板中，其特征在于，所述反相電路包括:
[0010]上拉單元，具有第一電源輸入端、第一端、第二端和第三端，所述第一電源輸入端接收第一電源電壓，所述第一端接收第一控制信號(hào)，所述第三端與信號(hào)輸出端電連接并輸出第一電平信號(hào)；
[0011]下拉單元，具有第二電源輸入端、第四端、第五端和第六端，所述第四端電連接于所述上拉單元第二端，所述第二電源輸入端接收第二電源電壓，所述第五端接收第二控制信號(hào)，所述第六端與所述信號(hào)輸出端電連接并輸出第二電平信號(hào)；
[0012]第一電容，所述第一電容的第一端與所述上拉單元第二端和所述下拉單元第四端電連接，所述第一電容的第二端與所述上拉單元第三端和所述下拉單元第六端電連接。

【專利附圖】

【附圖說(shuō)明】
[0013]為了更清楚地說(shuō)明本發(fā)明實(shí)施例中的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0014]圖1a是現(xiàn)有技術(shù)提供的CMOS反相電路結(jié)構(gòu)圖；
[0015]圖1b是與圖1a中所提CMOS反相電路相對(duì)應(yīng)的控制時(shí)序圖；
[0016]圖2a是現(xiàn)有技術(shù)提供的純PMOS反相電路結(jié)構(gòu)圖；
[0017]圖2b是與圖2a中所提純PMOS反相電路相對(duì)應(yīng)的控制時(shí)序圖；
[0018]圖3a是本發(fā)明實(shí)施例所提反相電路的電路結(jié)構(gòu)圖；
[0019]圖3b是與圖3a中所提反相電路相對(duì)應(yīng)的控制時(shí)序圖；
[0020]圖3c至圖3e是本發(fā)明實(shí)施例所提反相電路的另一種電路結(jié)構(gòu)圖；
[0021]圖4a是本發(fā)明實(shí)施例所提反相電路的電路結(jié)構(gòu)圖；
[0022]圖4b是與圖4a中所提反相電路相對(duì)應(yīng)的控制時(shí)序圖；
[0023]圖4c至圖4e是本發(fā)明實(shí)施例所提反相電路的另一種電路結(jié)構(gòu)圖；
[0024]圖5a是本發(fā)明實(shí)施例所提反相電路的結(jié)構(gòu)圖；
[0025]圖5b是與圖5a中所提反相電路相對(duì)應(yīng)的控制時(shí)序圖；
[0026]圖5c至圖5e是本發(fā)明實(shí)施例所提反相電路的另一種電路結(jié)構(gòu)圖；
[0027]圖6a是本發(fā)明實(shí)施例所提反相電路的電路結(jié)構(gòu)圖；
[0028]圖6b是與圖6a中所提反相電路相對(duì)應(yīng)的控制時(shí)序圖；
[0029]圖6c至圖6e是本發(fā)明實(shí)施例所提反相電路的另一種電路結(jié)構(gòu)圖；

【具體實(shí)施方式】
[0030]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0031]如圖3a所示為本發(fā)明實(shí)施例提供的一種反相電路結(jié)構(gòu)圖，包括:第一晶體管M1，第二晶體管M2，第三晶體管M3，第四晶體管M4和第一電容Cl，以上所述晶體管全部為P型晶體管。
[0032]其中，所述第一晶體管Ml的第一極與所述第一電容Cl的第二端及所述第三晶體管M3的第三極相連并共同連接至信號(hào)輸出端Vout，所述第一晶體管Ml的第二極與所述第二晶體管M2的第二極相連，并共同連接至電平信號(hào)輸入端Vin，所述第一晶體管Ml的第三極與所述第二晶體管M2的第三極相連，并共同連接至第一電源輸入端VDD ；
[0033]所述第二晶體管M2的第一極與所述第三晶體管M3的第二極及所述第四晶體管M4的第三極相連，三者的交點(diǎn)為NI結(jié)點(diǎn)，并共同連接至所述第一電容Cl的第一端，所述第二晶體管M2的第二極與所述第一晶體管Ml的第二極相連，并共同連接至所述電平信號(hào)輸入端Vin，所述第二晶體管M2的第三極與所述第一晶體管Ml的第三極相連，并共同連接至第一電源輸入端VDD ；
[0034]所述第三晶體管M3的第一極與所述第四晶體管M4的第一極相連，并共同連接至第二電源輸入端VSS，所述第三晶體管M3的第二極與所述第四晶體管M4的第三極相連，并共同連接至所述第一電容Cl的第一端，三者的交點(diǎn)為所述NI結(jié)點(diǎn)，所述第三晶體管M3的第三極與所述第一晶體管Ml的第一極及所述第一電容Cl的第二端相連，并共同連接至所述信號(hào)輸出端Vout ；
[0035]所述第四晶體管M4的第一極與所述第三晶體管M3的第一極相連，并共同連接至所述第二電源輸入端VSS，所述第四晶體管M4的第二極與時(shí)鐘信號(hào)輸入端相連CLK，所述第四晶體管M4的第三極與所述第三晶體管M3的第二極相連，三者的交點(diǎn)為所述NI結(jié)點(diǎn)，并共同連接至所述第一電容Cl的第一端。
[0036]如圖3b所示為圖3a所示反相電路的時(shí)序控制圖，其中:
[0037]在第一時(shí)序Tl階段,所述電平信號(hào)輸入端Vin輸入低電位，時(shí)鐘信號(hào)輸入端CLK輸入高電位，此時(shí)，所述上拉單元開(kāi)啟，所述下拉單元關(guān)閉，即第一晶體管Ml和第二晶體管M2打開(kāi)，第三晶體管M3和第四晶體管M4關(guān)閉。由于所述第一晶體管Ml和所述第二晶體管M2打開(kāi),所述第一電源電壓VDD的高電位信號(hào)被分別傳輸至所述NI結(jié)點(diǎn)和所述信號(hào)輸出端Vout,此時(shí)M3管被完全關(guān)閉,輸出端穩(wěn)定輸出高電平；
[0038]在第二時(shí)序T2階段，電平信號(hào)輸入端Vin輸入高電位,時(shí)鐘信號(hào)輸入端CLK輸入低電位，此時(shí)，所述上拉單元關(guān)閉，所述下拉單元打開(kāi)，即第一晶體管Ml和第二晶體管M2關(guān)閉，第三晶體管M3和第四晶體管M4打開(kāi)。由于第四晶體管M4打開(kāi)，所述第二電源輸入端VSS輸入的低電位從所述第四晶體管M4傳輸至所述NI結(jié)點(diǎn)，所述第三晶體管M3隨之打開(kāi)，直至NI點(diǎn)電位為VSS+Vth時(shí)，M4管關(guān)閉，由于所述第三晶體管的第一極連接所述第二電源輸入端VSS,所述信號(hào)輸出端Vout輸出由高電位變?yōu)榈碗娢弧４藭r(shí)由于所述第一電容的率禹合作用，所述第一電容Cl的第二端，即所述NI結(jié)點(diǎn)的電位VSS被進(jìn)一步拉低，此時(shí)第三晶體管M3將能夠完整的打開(kāi)，因此所述第二電源輸入端VSS輸入的低電位信號(hào)可以完整的輸出至所述信號(hào)輸出端Vout。
[0039]在第三時(shí)序T3階段，即CLK和Vin均為高電位時(shí)，Ml、M2、M4管全部關(guān)閉，此時(shí)由于電容Cl的存在，NI節(jié)點(diǎn)一直保持上一時(shí)刻(第二時(shí)序T2階段)很低的電位，因此M3管一直處于完全打開(kāi)的狀態(tài)，即輸出端Vout能夠?qū)⒌碗娢籚SS —直傳輸出去；
[0040]在第四時(shí)序T4階段，當(dāng)CLK再次為低電位時(shí)，此時(shí)由于NI節(jié)點(diǎn)的電位很低，M4管與NI節(jié)點(diǎn)連接的一端變?yōu)槁┒耍虼嗽诮酉聛?lái)很長(zhǎng)的一端時(shí)間里，M4管均處于關(guān)閉狀態(tài)，NI節(jié)點(diǎn)電位由于Cl的作用而保持在很低的電位上，M3能夠一直完全打開(kāi)，最終在很長(zhǎng)的時(shí)間里M3能夠完整的將Nss傳至信號(hào)輸出端Vout。
[0041]在本實(shí)施例中，所述反相電路還可以包含一個(gè)第二電容C2，如圖3c所示，所述第二電容C2的第一端與所述第一晶體管Ml的第三極相連，并共同連接至所述第一電源輸入端VDD，所述第二電容C2的第二端連接至所述信號(hào)輸出端Vout，其驅(qū)動(dòng)時(shí)序方式與原來(lái)相同，如圖3b所示。增加所述第二電容C2的好處在于，可以在很長(zhǎng)的時(shí)間里，保持Vout為低電位的穩(wěn)定輸出，而不受到其他因素的影響。
[0042]在本實(shí)施例中，所述反相電路還包括第五晶體管M5，如圖3d所示，所述第五晶體管M5的第一極與所述第一晶體管Ml的第二極及所述第二晶體管M2的第二極相連，并共同連接至所述電平信號(hào)輸入端Vin，所述第五晶體管M5的第二極與所述第四晶體管M4的第二極相連，并共同連接至所述時(shí)鐘信號(hào)輸入端CLK，所述第五晶體管M5的第三極與所述第一晶體管Ml的第三極相連，并共同連接至所述第一電源輸入端VDD，其驅(qū)動(dòng)時(shí)序方式與原來(lái)相同，如圖3b所示。增加所述第五晶體管M5的好處在于，當(dāng)CLK為低電位時(shí)，能夠?qū)DD傳輸至所述第一晶體管Ml的第二極，從而使所述第一晶體管Ml完全關(guān)閉，這樣可以避免輸入線上的一些不良因素，進(jìn)而導(dǎo)致所述第一晶體管Ml不能夠完全關(guān)閉，而影響低電平的輸出。
[0043]在本實(shí)施例中，所述反相電路既可以同時(shí)包括所述第二電容C2和所述第五晶體管M5，如圖3e所示，所述第二電容C2和所述第五晶體管M5的連接方式與前述相同，其驅(qū)動(dòng)時(shí)序方式與原來(lái)相同，如圖3b所不。
[0044]如圖4a所示為本發(fā)明實(shí)施例提供的一種反相電路結(jié)構(gòu)圖，包括:第一晶體管M1，第二晶體管M2，第三晶體管M3，第四晶體管M4和第一電容Cl，以上所述晶體管全部為P型晶體管。
[0045]其中，所述第一晶體管Ml的第一極與所述第一電容Cl的第二端及所述第三晶體管M3的第三極相連并共同連接至信號(hào)輸出端Vout，所述第一晶體管Ml的第二極與所述第二晶體管M2的第二極相連，并共同連接至電平信號(hào)輸入端Vin，所述第一晶體管Ml的第三極與所述第二晶體管M2的第三極相連，并共同連接至第一電源輸入端VDD ；
[0046]所述第二晶體管M2的第一極與所述第四晶體管M4的第二極相連，并共同連接至所述時(shí)鐘信號(hào)輸入端CLK，所述第二晶體管M2的第二極與所述第一晶體管Ml的第二極相連，并共同連接至電平信號(hào)輸入端Vin，所述第二晶體管M2的第三極與所述第三晶體管M3的第二極及所述第四晶體管M4的第三極相連，三者的交點(diǎn)為所述NI結(jié)點(diǎn)，并共同連接至所述第一電容Cl的第一端。
[0047]所述第三晶體管M3的第一極與所述第四晶體管M4的第一極相連，并共同連接至第二電源輸入端VSS，所述第三晶體管M3的第二極與所述第四晶體管M4的第三極相連，三者的交點(diǎn)為所述NI結(jié)點(diǎn)，并共同連接至所述第一電容Cl的第一端，所述第三晶體管M3的第三極與所述第一晶體管Ml的第一極及所述第一電容Cl的第二端相連，并共同連接至所述信號(hào)輸出端Vout ；
[0048]所述第四晶體管M4的第一極與所述第三晶體管M3的第一極相連，并共同連接至所述第二電源輸入端VSS，所述第四晶體管M4的第二極與所述第二晶體管M2的第一極相連，并共同連接至所述時(shí)鐘信號(hào)輸入端CLK，所述第四晶體管M4的第三極與所述第三晶體管M3的第二極及所述第二晶體管M2的第三極相連，三者的交點(diǎn)為所述NI結(jié)點(diǎn)，并共同連接至所述第一電容Cl的第一端。
[0049]如圖4b所示為圖4a所示反相電路的時(shí)序控制圖，其中:
[0050]在第一時(shí)序Tl階段,所述電平信號(hào)輸入端Vin輸入低電位，時(shí)鐘信號(hào)輸入端CLK輸入高電位，此時(shí)，所述上拉單元開(kāi)啟，所述下拉單元關(guān)閉，即第一晶體管Ml和第二晶體管M2打開(kāi)，第三晶體管M3和第四晶體管M4關(guān)閉。由于所述第一晶體管Ml和所述第二晶體管M2打開(kāi),所述第一電源電壓VDD的高電位信號(hào)被分別傳輸至所述NI結(jié)點(diǎn)和所述信號(hào)輸出端Vout,此時(shí)M3管被完全關(guān)閉,輸出端穩(wěn)定輸出高電平；
[0051]在第二時(shí)序T2階段，電平信號(hào)輸入端Vin輸入高電位,時(shí)鐘信號(hào)輸入端CLK輸入低電位，此時(shí)，所述上拉單元關(guān)閉，所述下拉單元打開(kāi)，即第一晶體管Ml和第二晶體管M2關(guān)閉，第三晶體管M3和第四晶體管M4打開(kāi)。由于第四晶體管M4打開(kāi)，所述第二電源輸入端VSS輸入的低電位從所述第四晶體管M4傳輸至所述NI結(jié)點(diǎn)，所述第三晶體管M3隨之打開(kāi)，直至NI點(diǎn)電位為VSS+Vth時(shí)，M4管關(guān)閉，由于所述第三晶體管的第一極連接所述第二電源輸入端VSS,所述信號(hào)輸出端Vout輸出由高電位變?yōu)榈碗娢?。此時(shí)由于所述第一電容的率禹合作用，所述第一電容Cl的第二端，即所述NI結(jié)點(diǎn)的電位VSS被進(jìn)一步拉低，此時(shí)第三晶體管M3將能夠完整的打開(kāi)，因此所述第二電源輸入端VSS輸入的低電位信號(hào)可以完整的輸出至所述信號(hào)輸出端Vout。
[0052]在第三時(shí)序T3階段，即CLK和Vin均為高電位時(shí)，Ml、M2、M4管全部關(guān)閉，此時(shí)由于電容Cl的存在，NI節(jié)點(diǎn)一直保持上一時(shí)刻(第二時(shí)序T2階段)很低的電位，因此M3管一直處于完全打開(kāi)的狀態(tài)，即輸出端Vout能夠?qū)⒌碗娢籚SS —直傳輸出去；
[0053]在第四時(shí)序T4階段，當(dāng)CLK再次為低電位時(shí)，此時(shí)由于NI節(jié)點(diǎn)的電位很低，M4管與NI節(jié)點(diǎn)連接的一端變?yōu)槁┒?，因此在接下?lái)很長(zhǎng)的一端時(shí)間里，M4管均處于關(guān)閉狀態(tài)，NI節(jié)點(diǎn)電位由于Cl的作用而保持在很低的電位上，M3能夠一直完全打開(kāi)，最終在很長(zhǎng)的時(shí)間里M3能夠完整的將Nss傳至輸出端。
[0054]在本實(shí)施例中，所述反相電路還可以包含一個(gè)第二電容C2，如圖4c所示，所述第二電容C2的第一端與所述第一晶體管Ml的第三極相連，并共同連接至所述第一電源輸入端VDD，所述第二電容C2的第二端連接至所述信號(hào)輸出端Vout，其驅(qū)動(dòng)時(shí)序方式與原來(lái)相同，如圖4b所示。增加所述第二電容C2的好處在于，可以在很長(zhǎng)的時(shí)間里，保持Vout為低電位的穩(wěn)定輸出，而不受到其他因素的影響。
[0055]在本實(shí)施例中，所述反相電路還包括第五晶體管M5，如圖4d所示，所述第五晶體管M5的第一極與所述第一晶體管Ml的第二極及所述第二晶體管M2的第二極相連，并共同連接至所述電平信號(hào)輸入端Vin，所述第五晶體管M5的第二極與所述第四晶體管M4的第二極相連，并共同連接至所述時(shí)鐘信號(hào)輸入端CLK，所述第五晶體管M5的第三極與所述第一晶體管Ml的第三極相連，并共同連接至所述第一電源輸入端VDD，其驅(qū)動(dòng)時(shí)序方式與原來(lái)相同，如圖4b所示。增加所述第五晶體管M5的好處在于，當(dāng)CLK為低電位時(shí)，能夠?qū)DD傳輸至所述第一晶體管Ml的第二極，從而使所述第一晶體管Ml完全關(guān)閉，這樣可以避免輸入線上的一些不良因素，進(jìn)而導(dǎo)致所述第一晶體管Ml不能夠完全關(guān)閉，而影響低電平的輸出。
[0056]在本實(shí)施例中，所述反相電路既可以同時(shí)包括所述第二電容C2和所述第五晶體管M5，如圖4e所示，所述第二電容C2和所述第五晶體管M5的連接方式與前述相同，其驅(qū)動(dòng)時(shí)序方式與原來(lái)相同，如圖4b所示。
[0057]如圖5a所示為本發(fā)明實(shí)施例提供的一種反相電路結(jié)構(gòu)圖，包括:第一晶體管M1，第二晶體管M2，第三晶體管M3，第四晶體管M4和第一電容Cl，以上所述晶體管全部為N型晶體管。
[0058]其中，所述第一晶體管Ml的第一極與所述第二晶體管M2的第一極相連，并共同連接至所述第一電源輸入端Vin，所述第一晶體管Ml的第二極與所述第二晶體管M2的第三極及所述第四晶體管M4的第一極相連，三者的交點(diǎn)為NI結(jié)點(diǎn)，并共同連接至所述第一電容Cl的第一端，所述第一晶體管Ml的第三極與所述第三晶體管M3的第一極及所述第一電容Cl的第二端相連，并共同連接至所述信號(hào)輸出端Vout ；
[0059]所述第二晶體管M2的第一極與所述第一晶體管Ml的第一極相連，并共同連接至所述第一電源輸入端Vin，所述第二晶體管M2的第二極與所述時(shí)鐘信號(hào)輸入端相連CLK，所述第二晶體管M2的第三極與所述第一晶體管Ml的第二極及所述第四晶體管M4的第一極相連，三者的交點(diǎn)為所述NI結(jié)點(diǎn)，并共同連接至所述第一電容Cl的第一端；
[0060]所述第三晶體管M3的第一極與所述第一晶體管Ml的第三極及所述第一電容Cl的第二端相連，并共同連接至所述信號(hào)輸出端Vout，所述第三晶體管M3的第二極與所述第四晶體管M4的第二極相連，并共同連接至所述電平信號(hào)輸入端Vin，所述第三晶體管M3的第三極與所述第四晶體管M4的第三極相連，并共同連接至所述第二電源輸入端VSS ；
[0061]所述第四晶體管M4的第一極與所述第二晶體管M2的第三極及所述第一晶體管Ml的所述第二極相連，三者的交點(diǎn)為所述NI結(jié)點(diǎn)，并共同連接至所述第一電容Cl的第一端，所述第四晶體管M4的第二極與所述第三晶體管M3的第二極相連，并共同連接至所述電平信號(hào)輸入端Vin，所述第四晶體管M4的第三極與所述第三晶體管M3的第三極相連，并共同連接至所述第二電源輸入端VSS。如圖5b所示為圖5a所示反相電路的時(shí)序控制圖，其中:
[0062]在第一時(shí)序Tl階段,所述電平信號(hào)輸入端Vin輸入高電位，時(shí)鐘信號(hào)輸入端CLK輸入低電位，此時(shí)，所述下拉單元開(kāi)啟，所述上拉單元關(guān)閉，即第一晶體管Ml和第二晶體管M2關(guān)閉，第三晶體管M3和第四晶體管M4開(kāi)啟。由于所述第三晶體管M3和所述第四晶體管M4打開(kāi),所述第二電源電壓VSS的低電位信號(hào)被分別傳輸至所述NI結(jié)點(diǎn)和所述信號(hào)輸出端Vout,此時(shí)Ml管被完全關(guān)閉,輸出端穩(wěn)定輸出低電平；
[0063]在第二時(shí)序T2階段，電平信號(hào)輸入端Vin輸入低電位,時(shí)鐘信號(hào)輸入端CLK輸入高電位，此時(shí)，所述下拉單元關(guān)閉，所述上拉單元打開(kāi)，即第一晶體管Ml和第二晶體管M2開(kāi)啟，第三晶體管M3和第四晶體管M4關(guān)閉。由于第二晶體管M2打開(kāi)，所述第一電源輸入端VDD輸入的高電位從所述第二晶體管M2傳輸至所述NI結(jié)點(diǎn)，，所述第一晶體管Ml隨之打開(kāi)，直至NI點(diǎn)電位為VDD-Vth時(shí)，M2管關(guān)閉由于所述第一晶體管的第一極連接所述第一電源輸入端VDD,所述信號(hào)輸出端Vout輸出由低電位變?yōu)楦唠娢弧４藭r(shí)由于所述第一電容的率禹合作用，所述第一電容Cl的第一端，即所述NI結(jié)點(diǎn)的電位VDD-Vth被進(jìn)一步拉高,此時(shí)第一晶體管Ml將能夠完整的打開(kāi)，因此所述第一電源輸入端VDD輸入的高電位信號(hào)可以完整的輸出至所述信號(hào)輸出端Vout。
[0064]在第三時(shí)序T3階段，即CLK和VIN均為低電位時(shí)，M3、M2、M4管全部關(guān)閉，此時(shí)由于電容Cl的存在，NI節(jié)點(diǎn)一直保持上一時(shí)刻(第二時(shí)序T2階段)很高的電位，因此Ml管一直處于完全打開(kāi)的狀態(tài)，即輸出端Vout能夠?qū)⒏唠娢籚DD —直傳輸出去；
[0065]在第四時(shí)序T4階段，當(dāng)CLK再次為高電位時(shí)，此時(shí)由于NI節(jié)點(diǎn)的電位很高，M2管與NI節(jié)點(diǎn)連接的一端變?yōu)樵炊?，因此在接下?lái)很長(zhǎng)的一端時(shí)間里，M2管均處于關(guān)閉狀態(tài)，NI節(jié)點(diǎn)電位由Cl保持在很高的電位上，Ml能夠一直完全打開(kāi)，最終在很長(zhǎng)的時(shí)間里Ml能夠完整的將VDD傳至輸出端，直到下一個(gè)有效輸入Vin到來(lái)。
[0066]在本實(shí)施例中，所述反相電路還可以包含一個(gè)第二電容C2，如圖5c所示，所述第二電容C2的第一端與所述第三晶體管M3的第三極相連，并共同連接至所述第二電源輸入端VSS，所述第二電容C2的第二端連接至所述信號(hào)輸出端Vout，其驅(qū)動(dòng)時(shí)序方式與原來(lái)相同，如圖5b所示。增加所述第二電容C2的好處在于，可以在很長(zhǎng)的時(shí)間里，保持Vout為高電位的穩(wěn)定輸出，而不受到其他因素的影響。
[0067]在本實(shí)施例中，所述反相電路還包括第五晶體管M5，如圖5d所示，所述第五晶體管M5的第一極與所述第三晶體管M3的第二極及所述第四晶體管M4的第二極相連，并共同連接至所述電平信號(hào)輸入端Vin，所述第五晶體管M5的第二極與所述第二晶體管M2的第二極相連，并共同連接至所述時(shí)鐘信號(hào)輸入端CLK，所述第五晶體管M5的第三極與所述第三晶體管M3的第三極相連，并共同連接至所述第二電源輸入端VSS，其驅(qū)動(dòng)時(shí)序方式與原來(lái)相同，如圖5b所示。增加所述第五晶體管M5的好處在于，當(dāng)CLK為高電位時(shí)，能夠?qū)SS傳輸至所述第三晶體管M3的第二極，從而使所述第三晶體管M3完全關(guān)閉，這樣可以避免輸入線上的一些不良因素，進(jìn)而導(dǎo)致所述第三晶體管M3不能夠完全關(guān)閉，而影響高電平的輸出。
[0068]在本實(shí)施例中，所述反相電路既可以同時(shí)包括所述第二電容C2和所述第五晶體管M5，如圖5e所示，所述第二電容C2和所述第五晶體管M5的連接方式與前述相同，其驅(qū)動(dòng)時(shí)序方式與原來(lái)相同，如圖5b所不。
[0069]如圖6a所示為本發(fā)明實(shí)施例提供的一種反相電路結(jié)構(gòu)圖，包括:第一晶體管M1，第二晶體管M2，第三晶體管M3，第四晶體管M4和第一電容Cl，以上所述晶體管全部為N型晶體管。
[0070]其中，所述第一晶體管Ml的第一極與所述第二晶體管M2的第一極相連，并共同連接至所述第一電源輸入端Vin，所述第一晶體管Ml的第二極與所述第二晶體管M2的第三極及所述第四晶體管M4的第一極相連，三者的交點(diǎn)為NI結(jié)點(diǎn)，并共同連接至所述第一電容Cl的第一端，所述第一晶體管Ml的第三極與所述第三晶體管M3的第一極及所述第一電容Cl的第二端相連，并共同連接至所述信號(hào)輸出端Vout ；
[0071]所述第二晶體管M2的第一極與所述第一晶體管Ml的第一極相連，并共同連接至所述第一電源輸入端Vin，所述第二晶體管M2的第二極與所述時(shí)鐘信號(hào)輸入端相連CLK，所述第二晶體管M2的第三極與所述第一晶體管Ml的第二極及所述第四晶體管M4的第一極相連，三者的交點(diǎn)為所述NI結(jié)點(diǎn)，并共同連接至所述第一電容Cl的第一端；
[0072]所述第三晶體管M3的第一極與所述第一晶體管Ml的第三極及所述第一電容Cl的第二端相連，并共同連接至所述信號(hào)輸出端Vout，所述第三晶體管M3的第二極與所述第四晶體管M4的第二極相連，并共同連接至所述電平信號(hào)輸入端Vin，所述第三晶體管M3的第三極與所述第四晶體管M4的第三極相連，并共同連接至所述第二電源輸入端VSS ;所述第四晶體管M4的第一極與所述第二晶體管M2的第二極相連，并共同連接至所述時(shí)鐘信號(hào)輸入端CLK，所述第四晶體管M4的第二極與所述第三晶體管M3的第二極相連，并共同連接至電平信號(hào)輸入端Vin，所述第四晶體管M4的第三極與所述第一晶體管Ml的第二極及所述第二晶體管M2的第三極相連，三者相交于所述NI結(jié)點(diǎn)，并共同連接至所述第一電容的第一端。
[0073]如圖6b所示為圖6a所示反相電路的時(shí)序控制圖，其中:
[0074]在第一時(shí)序Tl階段,所述電平信號(hào)輸入端Vin輸入高電位，時(shí)鐘信號(hào)輸入端CLK輸入低電位，此時(shí)，所述下拉單元開(kāi)啟，所述上拉單元關(guān)閉，即第一晶體管Ml和第二晶體管M2關(guān)閉，第三晶體管M3和第四晶體管M4開(kāi)啟。由于所述第三晶體管M3和所述第四晶體管M4打開(kāi),所述第二電源電壓VSS的低電位信號(hào)被分別傳輸至所述NI結(jié)點(diǎn)和所述信號(hào)輸出端Vout,此時(shí)Ml管被完全關(guān)閉,輸出端穩(wěn)定輸出低電平；
[0075]在第二時(shí)序T2階段，電平信號(hào)輸入端Vin輸入低電位,時(shí)鐘信號(hào)輸入端CLK輸入高電位，此時(shí)，所述下拉單元關(guān)閉，所述上拉單元打開(kāi)，即第一晶體管Ml和第二晶體管M2開(kāi)啟，第三晶體管M3和第四晶體管M4關(guān)閉。由于第二晶體管M2打開(kāi)，所述第一電源輸入端VDD輸入的高電位從所述第二晶體管M2傳輸至所述NI結(jié)點(diǎn)，，所述第一晶體管Ml隨之打開(kāi)，直至NI點(diǎn)電位為VDD-Vth時(shí)，M2管關(guān)閉由于所述第一晶體管的第一極連接所述第一電源輸入端VDD,所述信號(hào)輸出端Vout輸出由低電位變?yōu)楦唠娢?。此時(shí)由于所述第一電容的率禹合作用，所述第一電容Cl的第一端，即所述NI結(jié)點(diǎn)的電位VDD-Vth被進(jìn)一步拉高,此時(shí)第一晶體管Ml將能夠完整的打開(kāi)，因此所述第一電源輸入端VDD輸入的高電位信號(hào)可以完整的輸出至所述信號(hào)輸出端Vout。
[0076]在第三時(shí)序T3階段，即CLK和VIN均為低電位時(shí)，M3、M2、M4管全部關(guān)閉，此時(shí)由于電容Cl的存在，NI節(jié)點(diǎn)一直保持上一時(shí)刻(第二時(shí)序T2階段)很高的電位，因此Ml管一直處于完全打開(kāi)的狀態(tài)，即輸出端Vout能夠?qū)⒏唠娢籚DD —直傳輸出去；
[0077]在第四時(shí)序T4階段，當(dāng)CLK再次為高電位時(shí)，此時(shí)由于NI節(jié)點(diǎn)的電位很高，M2管與NI節(jié)點(diǎn)連接的一端變?yōu)樵炊?，因此在接下?lái)很長(zhǎng)的一端時(shí)間里，M2管均處于關(guān)閉狀態(tài)，NI節(jié)點(diǎn)電位由Cl保持在很高的電位上，Ml能夠一直完全打開(kāi)，最終在很長(zhǎng)的時(shí)間里Ml能夠完整的將VDD傳至輸出端，直到下一個(gè)有效輸入Vin到來(lái)。
[0078]在本實(shí)施例中，所述反相電路還可以包含一個(gè)第二電容C2，如圖6c所示，所述第二電容C2的第一端與所述第三晶體管M3的第三極相連，并共同連接至所述第二電源輸入端VSS，所述第二電容C2的第二端連接至所述信號(hào)輸出端Vout，其驅(qū)動(dòng)時(shí)序方式與原來(lái)相同，如圖6b所示。增加所述第二電容C2的好處在于，可以在很長(zhǎng)的時(shí)間里，保持Vout為高電位的穩(wěn)定輸出，而不受到其他因素的影響。
[0079]在本實(shí)施例中，所述反相電路還包括第五晶體管M5，如圖6d所示，所述第五晶體管M5的第一極與所述第三晶體管M3的第二極及所述第四晶體管M4的第二極相連，并共同連接至所述電平信號(hào)輸入端Vin，所述第五晶體管M5的第二極與所述第二晶體管M2的第二極相連，并共同連接至所述時(shí)鐘信號(hào)輸入端CLK，所述第五晶體管M5的第三極與所述第三晶體管M3的第三極相連，并共同連接至所述第二電源輸入端VSS，其驅(qū)動(dòng)時(shí)序方式與原來(lái)相同，如圖6b所示。增加所述第五晶體管M5的好處在于，當(dāng)CLK為高電位時(shí)，能夠?qū)SS傳輸至所述第三晶體管M3的第二極，從而使所述第三晶體管M3完全關(guān)閉，這樣可以避免輸入線上的一些不良因素，進(jìn)而導(dǎo)致所述第三晶體管M3不能夠完全關(guān)閉，而影響高電平的輸出。
[0080]在本實(shí)施例中，所述反相電路既可以同時(shí)包括所述第二電容C2和所述第五晶體管M5，如圖6e所示，所述第二電容C2和所述第五晶體管M5的連接方式與前述相同，其驅(qū)動(dòng)時(shí)序方式與原來(lái)相同，如圖6b所不。
[0081]以上對(duì)本發(fā)明實(shí)施例所提供的反相電路的電路結(jié)構(gòu)及其驅(qū)動(dòng)方法進(jìn)行了詳細(xì)介紹，本文中應(yīng)用了具體個(gè)例對(duì)本發(fā)明的原理及實(shí)施方式進(jìn)行了闡述，以上實(shí)施例的說(shuō)明只是用于幫助理解本發(fā)明的方法及其核心思想；同時(shí)，對(duì)于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā)明的思想，在【具體實(shí)施方式】及應(yīng)用范圍上均會(huì)有改變之處，綜上所述，本說(shuō)明書(shū)內(nèi)容不應(yīng)理解為對(duì)本發(fā)明的限制。
【權(quán)利要求】
1.一種反相電路，用于有源矩陣有機(jī)發(fā)光顯示面板中，其特征在于，所述反相電路包括: 上拉單元，具有第一電源輸入端、第一端、第二端和第三端，所述第一電源輸入端接收第一電源電壓，所述第一端接收第一控制信號(hào)，所述第三端與信號(hào)輸出端電連接并輸出第一電平信號(hào)； 下拉單元，具有第二電源輸入端、第四端、第五端和第六端，所述第四端電連接于所述上拉單元第二端，所述第二電源輸入端接收第二電源電壓，所述第五端接收第二控制信號(hào)，所述第六端與所述信號(hào)輸出端電連接并輸出第二電平信號(hào)； 第一電容，所述第一電容的第一端與所述上拉單元第二端和所述下拉單元第四端電連接，所述第一電容的第二端與所述上拉單元第三端和所述下拉單元第六端電連接。
2.根據(jù)權(quán)利要求1所述的反相電路，其特征在于，所述上拉單元包括第一晶體管和第二晶體管，所述下拉單元包括第三晶體管和第四晶體管。
3.根據(jù)權(quán)利要求2所述的反相電路，其特征在于，所述第一晶體管、第二晶體管、第三晶體管和第四晶體管均為P型晶體管，所述上拉單元的第一端為所述電平信號(hào)輸入端，所述上拉單元的第二端為所述第二晶體管的第一極，所述上拉單元的第三端為所述第一晶體管的第一極，所述下拉單元的第四端為所述第四晶體管的第三極，所述下拉單元的第五端為所述時(shí)鐘信號(hào)輸入端，所述下拉單元的第六端為所述第三晶體管的第三極。
4.根據(jù)權(quán)利要求3所述的反相電路，其特征在于， 所述第一晶體管的第一極與所述第一電容的第二端及所述第三晶體管的第三極相連并共同連接至所述信號(hào)輸出端，所述第一晶體管的第二極與所述第二晶體管的第二極相連，并共同連接至電平信號(hào)輸入端，所述第一晶體管的第三極與所述第二晶體管的第三極相連，并共同連接至所述第一電源輸入端； 所述第二晶體管的第一極與所述第三晶體管的第二極及所述第四晶體管的第三極相連，并共同連接至所述第一電容的第一端，所述第二晶體管的第二極與所述第一晶體管的第二極相連，并共同連接至電平信號(hào)輸入端，所述第二晶體管的第三極與所述第一晶體管的第三極相連，并共同連接至第一電源輸入端； 所述第三晶體管的第一極與所述第四晶體管的第一極相連，并共同連接至第二電源輸入端，所述第三晶體管的第二極與所述第四晶體管的第三極相連，并共同連接至所述第一電容的第一端，所述第三晶體管的第三極與所述第一晶體管的第一極及所述第一電容的第二端相連，并共同連接至所述信號(hào)輸出端； 所述第四晶體管的第一極與所述第三晶體管的第一極相連，并共同連接至所述第二電源輸入端，所述第四晶體管的第二極與所述時(shí)鐘信號(hào)輸入端相連，所述第四晶體管的第三極與所述第三晶體管的第二極相連，并共同連接至所述第一電容的第一端。
5.根據(jù)權(quán)利要求3所述的反相電路，其特征在于， 所述第一晶體管的第一極與所述第一電容的第二端及所述第三晶體管的第三極相連并共同連接至所述信號(hào)輸出端，所述第一晶體管的第二極與所述第二晶體管的第二極相連，并共同連接至電平信號(hào)輸入端，所述第一晶體管的第三極與所述第二晶體管的第三極相連，并共同連接至所述第一電源輸入端； 所述第二晶體管的第一極與所述第四晶體管的第二極相連，并共同連接至所述時(shí)鐘信號(hào)輸入端，所述第二晶體管的第二極與所述第一晶體管的第二極相連，并共同連接至電平信號(hào)輸入端，所述第二晶體管的第三極與所述第三晶體管的第二極及所述第四晶體管的第三極相連，并共同連接至所述第一電容的第一端。 所述第三晶體管的第一極與所述第四晶體管的第一極相連，并共同連接至第二電源輸入端，所述第三晶體管的第二極與所述第四晶體管的第三極相連，并共同連接至所述第一電容的第一端，所述第三晶體管的第三極與所述第一晶體管的第一極及所述第一電容的第二端相連，并共同連接至所述信號(hào)輸出端； 所述第四晶體管的第一極與所述第三晶體管的第一極相連，并共同連接至所述第二電源輸入端，所述第四晶體管的第二極與所述第二晶體管的第一極相連，并共同連接至所述時(shí)鐘信號(hào)輸入端，所述第四晶體管的第三極與所述第三晶體管的第二極及所述第二晶體管的第三極相連，并共同連接至所述第一電容的第一端。
6.根據(jù)權(quán)利要求4或5所述的反相電路，其特征在于，所述反相電路還包括第二電容，所述第二電容的第一端與所述第一晶體管的第三極相連，并共同連接至所述第一電源輸入端，所述第二電容的第二端連接至所述信號(hào)輸出端。
7.根據(jù)權(quán)利要求4或5所述的反相電路，其特征在于，所述反相電路還包括第五晶體管， 所述第五晶體管的第一極與所述第一晶體管的第二極及所述第二晶體管的第二極相連，并共同連接至所述電平信號(hào)輸入端，所述第五晶體管的第二極與所述第四晶體管的第二極相連，并共同連接至所述時(shí)鐘信號(hào)輸入端，所述第五晶體管的第三極與所述第一晶體管的第三極相連，并共同連接至所述第一電源輸入端。
8.根據(jù)權(quán)利要求7所述的反相電路，其特征在于，所述反相電路還包括一第二電容，所述第二電容的第一端與所述第一晶體管的第三電極及所述第五晶體管的第三電極相連，并共同連接至所述第一電源輸入端，所述第二電容的第二端連接至所述信號(hào)輸出端。
9.根據(jù)權(quán)利要求2所述的反相電路，其特征在于，所述第一晶體管、第二晶體管、第三晶體管和第四晶體管均為N型晶體管，所述上拉單元的第一端為時(shí)鐘信號(hào)輸入端，所述上拉單元的第二端為所述第二晶體管的第三極，所述上拉單元的第三端為所述第一晶體管的第三極，所述下拉單元的第四端為所述第四晶體管的第一極，所述下拉單元的第五端為所述電平信號(hào)輸入端，所述下拉單元的第六端為所述第三晶體管的第一極。
10.根據(jù)權(quán)利要求9所述的反相電路，其特征在于， 所述第一晶體管的第一極與所述第二晶體管的第一極相連，并共同連接至所述第一電源輸入端，所述第一晶體管的第二極與所述第二晶體管的第三極及所述第四晶體管的第一極相連，并共同連接至所述第一電容的第一端，所述第一晶體管的第三極與所述第三晶體管的第一極及所述第一電容的第二端相連，并共同連接至所述信號(hào)輸出端； 所述第二晶體管的第一極與所述第一晶體管的第一極相連，并共同連接至所述第一電源輸入端，所述第二晶體管的第二極與所述時(shí)鐘信號(hào)輸入端相連，所述第二晶體管的第三極與所述第一晶體管的第二極及所述第四晶體管的第一極相連，并共同連接至所述第一電容的第一端； 所述第三晶體管的第一極與所述第一晶體管的第三極及所述第一電容的第二端相連，并共同連接至所述信號(hào)輸出端，所述第三晶體管的第二極與所述第四晶體管的第二極相連，并共同連接至所述電平信號(hào)輸入端，所述第三晶體管的第三極與所述第四晶體管的第三極相連，并共同連接至所述第二電源輸入端； 所述第四晶體管的第一極與所述第二晶體管的第三極相連，并共同連接至所述第一電容的第一端，所述第四晶體管的第二極與所述第三晶體管的第二極相連，并共同連接至所述電平信號(hào)輸入端，所述第四晶體管的第三極與所述第三晶體管的第三極相連，并共同連接至所述第二電源輸入端。
11.根據(jù)權(quán)利要求9所述的反相電路，其特征在于， 所述第一晶體管的第一極與所述第二晶體管的第一極相連，并共同連接至所述第一電源輸入端，所述第一晶體管的第二極與所述第二晶體管的第三極及所述第四晶體管的第一極相連，并共同連接至所述第一電容的第一端，所述第一晶體管的第三極與所述第三晶體管的第一極及所述第一電容的第二端相連，并共同連接至所述信號(hào)輸出端； 所述第二晶體管的第一極與所述第一晶體管的第一極相連，并共同連接至所述第一電源輸入端，所述第二晶體管的第二極與所述時(shí)鐘信號(hào)輸入端相連，所述第二晶體管的第三極與所述第一晶體管的第二極及所述第四晶體管的第一極相連，并共同連接至所述第一電容的第一端； 所述第三晶體管的第一極與所述第一晶體管的第三極及所述第一電容的第二端相連，并共同連接至所述信號(hào)輸出端，所述第三晶體管的第二極與所述第四晶體管的第二極相連，并共同連接至所述電平信號(hào)輸入端，所述第三晶體管的第三極與所述第四晶體管的第三極相連，并共同連接至所述第二電源輸入端； 所述第四晶體管的第一極與所述第二晶體管的第二極相連，并共同連接至所述時(shí)鐘信號(hào)輸入端，所述第四晶體管的第二極與所述第三晶體管的第二極相連，并共同連接至電平信號(hào)輸入端，所述第四晶體管的第三極與所述第一晶體管的第二極及所述第二晶體管的第三極相連，并共同連接至所述第一電容的第一端。
12.根據(jù)權(quán)利要求10或11所述的反相電路，其特征在于，所述反相電路還包括第二電容，所述第二電容的第一端與所述第三晶體管的第三極相連，并共同連接至所述第二電源輸入端，所述第二電容的第二端連接至所述信號(hào)輸出端。
13.根據(jù)權(quán)利要求10或11所述的反相電路，其特征在于，所述反相電路還包括第五晶體管，所述第五晶體管的第一極與所述第三晶體管的第二極及所述第四晶體管的第二極相連，并共同連接至所述電平信號(hào)輸入端，所述第五晶體管的第二極與所述第二晶體管的第二極相連，并共同連接至所述時(shí)鐘信號(hào)輸入端，所述第五晶體管的第三極與所述第三晶體管的第三電極相連，并共同連接至所述第二電源輸入端。
14.根據(jù)權(quán)利要求13所述的反相電路，其特征在于，所述反相電路還包括一第二電容，所述第二電容的第一端與所述第三晶體管的第三極及所述第五晶體管的第三極相連，并共同連接至所述第二電源輸入端，所述第二電容的第二端連接至所述信號(hào)輸出端。
15.根據(jù)權(quán)利要求1所述的反相電路，其特征在于，所述第一電源輸入端所述輸入的電壓范圍為OV至10V，所述第二電源輸入端所輸入的電壓范圍為-5V至0V。
16.根據(jù)權(quán)利要求3或9所述的反相電路，其特征在于，從所述電平信號(hào)輸入端輸入的電壓范圍為-5V至10V，從所述時(shí)鐘信號(hào)輸入端輸入的電壓范圍為-5V至10V。
17.—種顯示面板，其特征在于，包括權(quán)利要求1所述的反相電路。
18.—種如權(quán)利要求3所述的反相電路的驅(qū)動(dòng)方法，其特征在于， 在第一時(shí)序Tl階段,所述電平信號(hào)輸入端輸入低電位信號(hào),所述時(shí)鐘信號(hào)輸入端輸入高電位信號(hào)，所述上拉單元打開(kāi)，所述下拉單元關(guān)閉，即所述第一晶體管和所述第二晶體管打開(kāi)，所述第三晶體管和所述第四晶體管關(guān)閉，所述第一電源電壓的高電位信號(hào)被分別傳輸至所述第三晶體管的第二極和所述信號(hào)輸出端，此時(shí)所述第三晶體管被完全關(guān)閉，輸出端穩(wěn)定輸出高電平信號(hào)； 在第二時(shí)序T2階段，所述電平信號(hào)輸入端輸入高電位信號(hào)，所述時(shí)鐘信號(hào)輸入端輸入低電位信號(hào)，此時(shí)，所述上拉單元關(guān)閉，所述下拉單元打開(kāi)，即所述第一晶體管和所述第二晶體管關(guān)閉，所述第三晶體管和所述第四晶體管打開(kāi)，所述第二電源輸入端輸入的低電位信號(hào)經(jīng)所述第四晶體管傳輸至所述第三晶體管的第二極，所述第三晶體管隨之打開(kāi)，直至所述第三晶體管的第二極的點(diǎn)電位為VSS+Vth時(shí)，所述第四晶體管關(guān)閉，由于所述第三晶體管的第一極連接所述第二電源輸入端，所述信號(hào)輸出端輸出由高電位變?yōu)榈碗娢?。由于所述第一電容的存在，所述第三晶體管第二極的電位被進(jìn)一步拉低，此時(shí)第三晶體管將能夠完整的打開(kāi)，因此所述第二電源輸入端輸入的低電位信號(hào)可以完整的輸出至所述信號(hào)輸出端。 在第三時(shí)序T3階段，所述第一晶體管、第二晶體管和第四晶體管全部關(guān)閉，此時(shí)由于所述第一電容的存在，所述第三晶體管的第二極一直保持上一時(shí)刻(第二時(shí)序T2階段)的低電位，因此所述第三晶體管一直處于完全打開(kāi)的狀態(tài)，所述信號(hào)輸出端能夠?qū)⒌碗娢恍盘?hào)一直傳輸出去； 在第四時(shí)序T4階段，當(dāng)所述時(shí)鐘信號(hào)輸入端再次輸入低電位信號(hào)時(shí)，此時(shí)由于所述第三晶體管的第二極的電位很低，所述第四晶體管與所述第三晶體管的第二極連接的一端變?yōu)槁┒?，因此在接下?lái)很長(zhǎng)的一端時(shí)間里，所述第四晶體管均處于關(guān)閉狀態(tài)，所述第三晶體管的第二極的電位由于所述第一電容的作用而保持在很低的電位上，所述第三晶體能夠一直完全打開(kāi)，最終在很長(zhǎng)的時(shí)間里所述第三晶體管能夠完整的將低電位信號(hào)傳至所述信號(hào)輸出端。
19.一種如權(quán)利要求9所述的反相電路的驅(qū)動(dòng)方法，其特征在于， 在第一時(shí)序Tl階段,所述電平信號(hào)輸入端輸入高電位,所述時(shí)鐘信號(hào)輸入端輸入低電位，所述下拉單元打開(kāi)，所述上拉單元關(guān)閉，即所述第一晶體管和所述第二晶體管關(guān)閉，所述第三晶體管和所述第四晶體管開(kāi)啟。由于所述第三晶體管和所述第四晶體管打開(kāi)，所述第二電源電壓的低電位信號(hào)被分別傳輸至所述第一晶體管的第二極和所述信號(hào)輸出端，此時(shí)所述第一晶體管被完全關(guān)閉，所述信號(hào)輸出端穩(wěn)定輸出低電平信號(hào)； 在第二時(shí)序T2階段，所述電平信號(hào)輸入端輸入低電位信號(hào)，所述時(shí)鐘信號(hào)輸入端輸入高電位信號(hào)，此時(shí)，所述下拉單元關(guān)閉，所述上拉單元打開(kāi)，即所述第一晶體管和所述第二晶體管開(kāi)啟，所述第三晶體管和所述第四晶體管關(guān)閉。由于所述第二晶體管打開(kāi)，所述第一電源輸入端輸入的高電位信號(hào)經(jīng)所述第二晶體管傳輸至所述第一晶體管的第二極，所述第一晶體管隨之打開(kāi)，直至所述第一晶體管的第二極電位為VDD-Vth時(shí)，所述第二晶體管關(guān)閉。由于所述第一晶體管的第一極連接所述第一電源輸入端，所述信號(hào)輸出端輸出由低電位變?yōu)楦唠娢?。此時(shí)由于所述第一電容的存在，所述第一電容的第一端，即所述第一晶體管的第二極的電位VDD-Vth被進(jìn)一步拉高，此時(shí)所述第一晶體管將能夠完整的打開(kāi)，因此所述第一電源輸入端輸入的高電位信號(hào)可以完整的輸出至所述信號(hào)輸出端。 在第三時(shí)序T3階段，所述第二晶體管、第三晶體管和第四晶體管全部關(guān)閉，此時(shí)由于所述第一電容的存在，所述第一晶體管的第二極一直保持上一時(shí)刻(第二時(shí)序T2階段)很高的電位，因此所述第一晶體管一直處于完全打開(kāi)的狀態(tài)，即所述信號(hào)輸出端能夠?qū)⒏唠娢灰恢眰鬏敵鋈ィ? 在第四時(shí)序T4階段，當(dāng)所述時(shí)鐘信號(hào)輸入端再次輸入高電位信號(hào)時(shí)，此時(shí)由于所述第一晶體管的第二極的電位很高，所述第二晶體管與所述第一晶體管的第二極連接的一端變?yōu)樵炊?，因此在接下?lái)很長(zhǎng)的一端時(shí)間里，所述第二晶體管均處于關(guān)閉狀態(tài)，所述第一晶體管的第二極電位由于所述第一電容的存在而保持在很高的電位上，所述第一晶體管能夠一直完全打開(kāi)，最終在很長(zhǎng)的時(shí)間里所述第一晶體管能夠完整的將高電位信號(hào)傳至所述信號(hào)輸出端，直到下一個(gè)有效輸入到來(lái)。
【文檔編號(hào)】G09G3/32GK104134425SQ201410309278
【公開(kāi)日】2014年11月5日 申請(qǐng)日期:2014年6月30日 優(yōu)先權(quán)日:2014年6月30日
【發(fā)明者】吳桐, 錢(qián)棟 申請(qǐng)人:上海天馬有機(jī)發(fā)光顯示技術(shù)有限公司, 天馬微電子股份有限公司