專利名稱：具有多位預(yù)取結(jié)構(gòu)的數(shù)據(jù)反相電路的集成電路及操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路器件，特別是涉及具有高數(shù)據(jù)帶寬的集成電路器件。
背景技術(shù)：
支持高數(shù)據(jù)帶寬的集成電路器件可能遭受同步開關(guān)噪聲(SimultaneousSwitching Noise，SSN)，特別在高頻切換多個(gè)輸出管腳或驅(qū)動(dòng)并行的信號(hào)線組(例如總線)時(shí)。減小SSN的常規(guī)技術(shù)包括使用數(shù)據(jù)反相電路，該數(shù)據(jù)反相電路運(yùn)行以限制在連續(xù)數(shù)據(jù)輸出周期期間切換值的并行數(shù)據(jù)信號(hào)的數(shù)目。例如，圖1示出了包括輸入異或電路11、數(shù)據(jù)比較器13和輸出異或電路12的常規(guī)數(shù)據(jù)反相電路10。輸入異或電路11接收多個(gè)當(dāng)前的輸入信號(hào)FDO1-FDO8和多個(gè)從數(shù)據(jù)反相電路10的并行輸出管腳反饋回來的先前輸出信號(hào)DO1-DO8。輸入異或電路11內(nèi)的異或邏輯門產(chǎn)生多個(gè)提供到數(shù)據(jù)比較器13的輸入端的信號(hào)。數(shù)據(jù)比較器13被配置為產(chǎn)生標(biāo)志信號(hào)(FLG)，只要數(shù)據(jù)對(duì)(FDO1，DO1)、(FDO2，DO2)、(FDO3，DO3)、(FDO4，DO4)、(FDO5，DO5)、(FDO6，DO6)、(FDO7，O7)以及(FDO8，DO8)之間的位差(Δ)的數(shù)目大于或等于四(4)，該標(biāo)志信號(hào)就具有等于1的邏輯值。該標(biāo)志信號(hào)也指稱作奇偶信號(hào)(S)。因此如果DO1-DO8的先前值＝
以及FDO1-FDO8的新數(shù)值＝[11111110]，那么因?yàn)棣ぃ?，所以標(biāo)志信號(hào)FLG將具有1值。在此情況下，新輸出信號(hào)DO1-DO8將等于
，意味著僅有一個(gè)輸出管腳在老輸出信號(hào)和新輸出信號(hào)之間切換值。標(biāo)志信號(hào)FLG還將被提供作為數(shù)據(jù)反相電路10的輸出，以便接收該輸出信號(hào)的電路或器件可以正確地譯碼它們的值。相反，如果DO1-DO8的先前值＝
以及FDO1-FDO8的新數(shù)值＝
，那么因?yàn)棣ぃ?，所以標(biāo)志信號(hào)FLG將具有0值。在此情況下，通過輸出異或電路12將不執(zhí)行數(shù)據(jù)反相操作，以及將產(chǎn)生的新輸出信號(hào)DO1-DO8為
。
本領(lǐng)域技術(shù)人員將理解，在輸出異或電路12內(nèi)的或非門的輸入端上接收的標(biāo)志信號(hào)FLG的接收可能相對(duì)于當(dāng)前輸入信號(hào)FDO1-FDO8的上升沿被延遲，所述FDO1-FDO8輸入信號(hào)是在確定標(biāo)志信號(hào)FLG的值時(shí)估計(jì)的。具體地說，由輸入異或電路11和數(shù)據(jù)比較器13產(chǎn)生的延時(shí)的和可能等于當(dāng)前輸入信號(hào)FDO1-FDO8的上升沿和由輸出異或電路12接收的標(biāo)志信號(hào)FLG的上升之間的延遲。該延遲可以使輸出異或電路12的輸出端存在的數(shù)據(jù)有效窗(datavalid window)的寬度減小，且因此減小數(shù)據(jù)反相電路10的最大工作頻率。
授予Takashima的美國專利第5931927號(hào)中公開了用于減小并行輸出信號(hào)到數(shù)據(jù)總線的集成電路中的SSN的另一常規(guī)技術(shù)。具體地說，′927專利的圖3圖示了產(chǎn)生m-位數(shù)據(jù)信號(hào)和一位奇偶信號(hào)到總線的輸入/輸出裝置。如有必要，可以被反相m-位數(shù)據(jù)信號(hào)的一半，以使在輸出周期期間產(chǎn)生的″1″信號(hào)值的數(shù)目更近似等于″0″信號(hào)值的數(shù)目。具體，′927專利示出了電路A(左側(cè))和電路A(右側(cè))，每個(gè)電路接收1/2m位數(shù)據(jù)。如果電路A(左側(cè))和電路A(右側(cè))都接收邏輯1信號(hào)，那么從兩個(gè)電路輸出的奇偶校驗(yàn)輸出將等于″1″，它反映了存在″1″比″0″多的事實(shí)。當(dāng)這些發(fā)生時(shí)，由exclusive XNOR門產(chǎn)生的數(shù)據(jù)反相標(biāo)志將被設(shè)為邏輯1值。當(dāng)數(shù)據(jù)反相標(biāo)志設(shè)為邏輯1值時(shí)，那么電路A的輸出(右側(cè))將被數(shù)據(jù)反相電路反相。由此，輸出緩沖器(左側(cè))將接收來自電路A(左側(cè))的所有″1″，輸出緩沖器(右側(cè))將接收來自數(shù)據(jù)反相電路的所有″0″。單位輸出緩存器也將產(chǎn)生一個(gè)標(biāo)志信號(hào)(F1)，以便一旦數(shù)據(jù)通過總線，來自電路A的數(shù)據(jù)反相可以被正確地譯碼。
因此，在′927專利的圖3中，如果第一周期期間提供到電路A(左側(cè))和電路A(右側(cè))的m-位數(shù)據(jù)信號(hào)是11111000和00000111，在第二周期期間提供的m-位數(shù)據(jù)信號(hào)是00000111和11111000，那么將不設(shè)置數(shù)據(jù)反相標(biāo)志，在連續(xù)的周期期間提供到總線的m-位數(shù)據(jù)將是第一周期11111000 00000111↓↓↓↓↓↓↓↓ ↓↓↓↓↓↓↓↓第二周期00000111 11111000 Δ＝16因此，使用′927專利的圖3的電路，在第一周期期間產(chǎn)生的″1″和″0″的數(shù)目是相等的(每個(gè)八個(gè))，在第二周期期間產(chǎn)生的″1″和″0″的數(shù)目也是相等的(每個(gè)八個(gè))。但是，從第一周期到第二周期的位差(Δ)的數(shù)目將等于最大值16(即Δ＝16)，這意味著當(dāng)從第一周期到第二周期通過時(shí)，到總線的所有輸出信號(hào)線將從高到低或從低到高切換。即使在第一周期期間和第二周期期間″1″的總數(shù)和″0″的總數(shù)保持為大約相等水平，這些高電平的切換也可能導(dǎo)致無法接受的同步開關(guān)噪聲。
由此，盡管存在這些用于減小同步開關(guān)噪聲的傳統(tǒng)方法，但是仍然需要能處理高數(shù)據(jù)帶寬的數(shù)據(jù)反相電路，所述數(shù)據(jù)反相電路對(duì)SSN具有高度抗擾性。同時(shí)仍然需要可以在高頻下操作的數(shù)據(jù)反相電路。

發(fā)明內(nèi)容
根據(jù)本發(fā)明實(shí)施例的集成電路器件在執(zhí)行高數(shù)據(jù)帶寬開關(guān)操作時(shí)減小同步開關(guān)噪聲。這些器件也使得能夠由最初以并行形式產(chǎn)生和處理的數(shù)據(jù)在數(shù)據(jù)管腳上以串行形式進(jìn)行?？梢栽诖鎯?chǔ)器件內(nèi)產(chǎn)生并行形式的數(shù)據(jù)，如具有4位預(yù)取(prefetch)的雙數(shù)據(jù)率(DDR)存儲(chǔ)器件，或配置為驅(qū)動(dòng)具有并行數(shù)據(jù)流的多個(gè)信號(hào)線的、包括總線驅(qū)動(dòng)器電路的其他器件。
在本發(fā)明的一些實(shí)施例中，提供一種數(shù)據(jù)反相電路，所述數(shù)據(jù)反相電路并行處理新數(shù)據(jù)和計(jì)算與先前產(chǎn)生的輸出數(shù)據(jù)相關(guān)的新數(shù)據(jù)，該先前產(chǎn)生的輸出數(shù)據(jù)被反饋?zhàn)鳛榈綌?shù)據(jù)反相電路的輸入。具體地說，數(shù)據(jù)反相電路被配置為通過執(zhí)行在數(shù)據(jù)的第一有序組和第二有序組中的相應(yīng)位之間的位與位比較，來計(jì)算其輸入端并行接收的數(shù)據(jù)的第一有序組和第二有序組之間的位差(bit difference)。數(shù)據(jù)反相電路還被配置為當(dāng)數(shù)據(jù)的第一有序組的形式和第二有序組的形式之間的位差數(shù)大于數(shù)據(jù)的第二有序組內(nèi)的位數(shù)的一半時(shí)，在其輸出端產(chǎn)生與數(shù)據(jù)的第二有序組的反相形式并行的數(shù)據(jù)的第一有序組的形式。數(shù)據(jù)的第一有序組的形式可能是數(shù)據(jù)的非反相形式或反相形式。
根據(jù)本發(fā)明的再一實(shí)施例的集成電路器件包括數(shù)據(jù)反相電路，所述數(shù)據(jù)反相電路被配置為至少計(jì)算與先前輸出數(shù)據(jù)的有序組并行的當(dāng)前輸入數(shù)據(jù)的第一有序組和第二有序組的值。具體的說，數(shù)據(jù)反相電路包括主要組合邏輯，被配置為分別輸出當(dāng)前輸入數(shù)據(jù)的第一有序組和第二有序組的反相或非反相形式作為當(dāng)前輸出數(shù)據(jù)的第一有序組和第二有序組。這些主要組合邏輯被配置為將在先輸出數(shù)據(jù)的有序組和當(dāng)前輸出數(shù)據(jù)的第一有序組之間的位反相的數(shù)目(Δ)保持在小于或等于當(dāng)前輸出數(shù)據(jù)的第一有序組的尺寸的一半。該邏輯還被配置為將當(dāng)前輸出數(shù)據(jù)的第一有序組和當(dāng)前輸出數(shù)據(jù)的第二有序組之間的位反相的數(shù)目(Δ)保持在小于或等于當(dāng)前輸出數(shù)據(jù)的第二有序組的尺寸的一半。以此方式，經(jīng)歷從一個(gè)周期轉(zhuǎn)換到下一周期的信號(hào)線或管腳的數(shù)目可以保持相對(duì)小，由此抑制同步開關(guān)噪聲。在本發(fā)明的再一實(shí)施例中，數(shù)據(jù)反相電路可以包括多個(gè)延遲電路，被配置為產(chǎn)生數(shù)據(jù)的有序組的延遲形式。提供這些延遲電路以縮小數(shù)據(jù)的有序組的延遲形式和外部奇偶校驗(yàn)信號(hào)的產(chǎn)生之間的延遲余量。
根據(jù)本發(fā)明的再一實(shí)施例，提供一種具有多種位預(yù)取結(jié)構(gòu)的半導(dǎo)體器件的數(shù)據(jù)反相電路，該數(shù)據(jù)反相電路包括多個(gè)反相電路。多個(gè)反相電路并行接收與在先前時(shí)鐘周期期間輸出的輸出數(shù)據(jù)(下面稱為初始輸入數(shù)據(jù))同時(shí)預(yù)取的多個(gè)輸入數(shù)據(jù)，為多個(gè)輸入數(shù)據(jù)執(zhí)行反相/非反相，并產(chǎn)生多個(gè)輸出數(shù)據(jù)。多個(gè)反相電路的每一個(gè)接收初始輸入數(shù)據(jù)和多個(gè)輸入數(shù)據(jù)中的在輸出順序上相鄰的兩個(gè)輸入數(shù)據(jù)，確定兩個(gè)輸入數(shù)據(jù)的相應(yīng)位反相的數(shù)目，并根據(jù)確定的結(jié)果為兩個(gè)輸入數(shù)據(jù)的后面一個(gè)執(zhí)行反相/非反相。
最好是，多個(gè)反相電路的至少一個(gè)包括第一邏輯電路、比較器和第二邏輯電路。第一邏輯電路接收多個(gè)輸入數(shù)據(jù)中的初始輸入數(shù)據(jù)和第一輸入數(shù)據(jù)，確定有多少初始輸入數(shù)據(jù)的位與第一輸入數(shù)據(jù)的相應(yīng)位反相，并根據(jù)確定的結(jié)果輸出內(nèi)部邏輯信號(hào)。比較器響應(yīng)于內(nèi)部邏輯信號(hào)而輸出標(biāo)志信號(hào)。第二邏輯電路響應(yīng)于標(biāo)志信號(hào)而反相并輸出第一輸入數(shù)據(jù)作為多個(gè)輸出數(shù)據(jù)的第一輸出數(shù)據(jù)或輸出未反相的第一輸入數(shù)據(jù)。
最好是，多個(gè)反相電路的至少一個(gè)包括第一邏輯電路、比較器、標(biāo)志信號(hào)發(fā)生器和第二邏輯電路。第一邏輯電路接收多個(gè)輸入數(shù)據(jù)中的第J(J是大于1的正整數(shù))輸入數(shù)據(jù)和第J-1輸入數(shù)據(jù)，確定有多少第J輸入數(shù)據(jù)的位分別與第J-1輸入數(shù)據(jù)的相應(yīng)位反相，根據(jù)確定的結(jié)果輸出內(nèi)部邏輯信號(hào)。比較器響應(yīng)于內(nèi)部邏輯信號(hào)而輸出內(nèi)部標(biāo)志信號(hào)。標(biāo)志信號(hào)發(fā)生器電路響應(yīng)于第J-1標(biāo)志信號(hào)反相并輸出內(nèi)部標(biāo)志信號(hào)作為第J標(biāo)志信號(hào)或輸出未反相的內(nèi)部標(biāo)志信號(hào)作為第J標(biāo)志信號(hào)。第二邏輯電路響應(yīng)于第J標(biāo)志信號(hào)而反相并輸出第J輸入數(shù)據(jù)作為多個(gè)輸出數(shù)據(jù)中的第J輸出數(shù)據(jù)或輸出未反相的第J輸入數(shù)據(jù)作為第J輸出數(shù)據(jù)。
最好是，多個(gè)反相電路的至少一個(gè)包括第一邏輯電路、比較電路、選擇器和第二邏輯電路。第一邏輯電路接收多個(gè)輸入數(shù)據(jù)中的第J(J是大于1的正整數(shù))輸入數(shù)據(jù)和第J-1輸入數(shù)據(jù)，確定有多少第J輸入數(shù)據(jù)的位與第J-1輸入數(shù)據(jù)的相應(yīng)位反相，根據(jù)確定的結(jié)果輸出內(nèi)部邏輯信號(hào)。比較電路響應(yīng)于內(nèi)部邏輯信號(hào)而輸出內(nèi)部標(biāo)志信號(hào)和反相的內(nèi)部標(biāo)志信號(hào)。選擇器響應(yīng)于第J-1標(biāo)志信號(hào)選擇內(nèi)部標(biāo)志信號(hào)和反相的內(nèi)部標(biāo)志信號(hào)的任意一個(gè)并輸出所選擇的信號(hào)作為第一標(biāo)志信號(hào)。第二邏輯電路響應(yīng)于第J標(biāo)志信號(hào)，反相并輸出第J輸入數(shù)據(jù)作為多個(gè)輸出數(shù)據(jù)中的第J輸出數(shù)據(jù)以及輸出未反相的第J輸入數(shù)據(jù)。
最好是，多個(gè)反相電路的至少一個(gè)還包括延遲電路，該延遲電路接收第一輸入數(shù)據(jù)，延遲第一輸入數(shù)據(jù)預(yù)定時(shí)間，并輸出延遲的第一輸入數(shù)據(jù)到第二邏輯電路。其中預(yù)定時(shí)間是在第一輸入數(shù)據(jù)輸入到第一邏輯電路之后直到標(biāo)志信號(hào)從比較器輸出為止所花費(fèi)的時(shí)間。
最好是，多個(gè)反相電路的至少一個(gè)還包括延遲電路，該延遲電路接收第J輸入數(shù)據(jù)，延遲第J輸入數(shù)據(jù)預(yù)定時(shí)間，并輸出延遲的第J輸入數(shù)據(jù)到第二邏輯電路，其中預(yù)定時(shí)間是在第J輸入數(shù)據(jù)輸入到第一邏輯電路之后直到從標(biāo)志信號(hào)發(fā)生器輸出第J標(biāo)志信號(hào)為止所花費(fèi)的時(shí)間。
根據(jù)本發(fā)明的另一方面，提供一種在具有多位預(yù)取結(jié)構(gòu)的半導(dǎo)體器件中使用的數(shù)據(jù)反相方法，該方法包括(a)并行接收與在先前時(shí)鐘周期期間輸出的輸出數(shù)據(jù)(下面，稱為初始輸入數(shù)據(jù))同時(shí)預(yù)取的多個(gè)輸入數(shù)據(jù)；(b)確定在初始輸入數(shù)據(jù)和多個(gè)輸入數(shù)據(jù)中在輸出順序上相鄰的兩個(gè)輸入數(shù)據(jù)的相應(yīng)位彼此反相的位數(shù)，并根據(jù)確定的結(jié)果產(chǎn)生多個(gè)標(biāo)志信號(hào)；以及(c)響應(yīng)于多個(gè)標(biāo)志信號(hào)對(duì)多個(gè)輸入數(shù)據(jù)執(zhí)行反相/非反相，以及產(chǎn)生多個(gè)輸出數(shù)據(jù)。


通過參考附圖對(duì)其示例性實(shí)施例的詳細(xì)描述將使本發(fā)明的上述及其他特點(diǎn)和優(yōu)點(diǎn)變得更明顯，其中圖1圖示了常規(guī)數(shù)據(jù)反相電路；圖2是包括根據(jù)本發(fā)明的數(shù)據(jù)反相電路的半導(dǎo)體存儲(chǔ)器的框圖；圖3是根據(jù)本發(fā)明實(shí)施例、在圖2中示出的數(shù)據(jù)反相電路的詳細(xì)框圖；圖4是圖3中示出的第一反相電路的詳細(xì)電路圖；圖5是圖3中示出的第二反相電路的詳細(xì)電路圖；圖6是說明圖3中示出的比較器的例子的電路圖；
圖7是根據(jù)本發(fā)明另一實(shí)施例的、在圖2中示出的數(shù)據(jù)反相電路的詳細(xì)框圖；圖8是圖7中示出的第二反相電路的詳細(xì)電路圖；圖9是圖示了圖7中所示的比較電路的例子的電路圖；圖10是根據(jù)本發(fā)明另一實(shí)施例的、在圖2中示出的數(shù)據(jù)反相電路的詳細(xì)框圖；圖11a是用于圖3中示出的第二邏輯電路的輸入信號(hào)的時(shí)序圖；圖11b是用于圖10中示出的第二邏輯電路的輸入信號(hào)的時(shí)序圖；以及圖12是比較數(shù)據(jù)反相電路的框圖。
具體實(shí)施例方式
現(xiàn)在將參考附圖更詳細(xì)地描述本發(fā)明，其中示出了本發(fā)明的優(yōu)選實(shí)施例。但是，本發(fā)明可以以多種不同形式體現(xiàn)，不應(yīng)該認(rèn)為限于在此闡述的實(shí)施例；相反，提供這些實(shí)施例以便本公開是徹底的和完全的，并將本發(fā)明的范圍完全傳遞給本技術(shù)領(lǐng)域人員。相同的附圖標(biāo)記始終表示相同元件，在其上的信號(hào)線和信號(hào)可以由相同的參考符號(hào)表示。信號(hào)也可以被同步和/或經(jīng)過較少的布爾運(yùn)算(例如，反相)而不被認(rèn)為是不同的信號(hào)。而且，當(dāng)器件或元件被表示為對(duì)一個(gè)(多個(gè))信號(hào)的響應(yīng)時(shí)，可以直接響應(yīng)于一個(gè)(多個(gè))信號(hào)或間接響應(yīng)于一個(gè)(多個(gè))信號(hào)(例如，響應(yīng)于由所述一個(gè)(多個(gè))信號(hào)衍生的另一個(gè)(多個(gè))信號(hào))。
圖2是包括根據(jù)本發(fā)明的數(shù)據(jù)反相電路的半導(dǎo)體存儲(chǔ)器的框圖。圖2示出了具有4位預(yù)取結(jié)構(gòu)(pre-fetch)的半導(dǎo)體存儲(chǔ)器100，包括8個(gè)DQ焊盤(pad)DQ1至DQ8。參考圖2，半導(dǎo)體存儲(chǔ)器100包括存儲(chǔ)單元陣列110、數(shù)據(jù)反相電路200、數(shù)據(jù)輸出緩存器120和標(biāo)志信號(hào)緩存器130。存儲(chǔ)單元陣列110響應(yīng)于數(shù)據(jù)讀命令同時(shí)預(yù)取第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4(i＝1至8)和并行輸出第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4。第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4均包括8位數(shù)據(jù)，每一輸入數(shù)據(jù)對(duì)應(yīng)于8個(gè)DQ焊盤DQ1至DQ8。結(jié)果，響應(yīng)于數(shù)據(jù)讀命令，從存儲(chǔ)單元陣列110讀出四組八位數(shù)據(jù)/組(即32位)。
在圖2中，F(xiàn)DOi_1表示將從第i個(gè)DQ焊盤首先輸出的一位數(shù)據(jù)，F(xiàn)DOi_2表示將從第i個(gè)DQ焊盤第二輸出的一位數(shù)據(jù)。同樣，F(xiàn)DOi_3表示將從第i個(gè)DQ焊盤第三輸出的一位數(shù)據(jù)，F(xiàn)DOi_4表示將從第i個(gè)DQ焊盤第四輸出的一位數(shù)據(jù)。因此，第8個(gè)DQ焊盤上輸出的數(shù)據(jù)表示序列FDO8_1、FDO8_2、FDO8_3和FDO8_4。
數(shù)據(jù)反相電路200接收從存儲(chǔ)單元陣列110輸出的第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4，并決定是否分別反相第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4的每一輸入數(shù)據(jù)。然后，數(shù)據(jù)反相電路200根據(jù)決定的結(jié)果，反相并輸出第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4的每一輸入數(shù)據(jù)或輸出未反相的第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4的每一數(shù)據(jù)，作為第一至第四輸出數(shù)據(jù)DOi_1至DOi_4(i＝1至8)。此外，數(shù)據(jù)反相電路200輸出標(biāo)志信號(hào)Sj(j＝1至4)，表示第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4中的哪個(gè)數(shù)據(jù)被反相。該標(biāo)志信號(hào)也可以稱為奇偶信號(hào)。
數(shù)據(jù)輸出緩存器120接收從數(shù)據(jù)反相電路200輸出的第一至第四輸出數(shù)據(jù)DOi_1至DOi_4，并通過第一至第八DQ焊盤DQ1至DQ8輸出第一至第四輸出數(shù)據(jù)DOi_1至DOi_4到半導(dǎo)體存儲(chǔ)器100外部。
其間，從數(shù)據(jù)反相電路200輸出的標(biāo)志信號(hào)Sj(j＝1至4)通過標(biāo)志信號(hào)緩存器130輸出到半導(dǎo)體存儲(chǔ)器100外部。標(biāo)志信號(hào)最好通過數(shù)據(jù)掩蔽管腳(下文稱為DM管腳)輸出到半導(dǎo)體存儲(chǔ)器100外部。DM管腳是與數(shù)據(jù)管腳分開的管腳，通常包括在SDRAM中。在寫模式中，DM管腳用來掩蔽(mask)輸入數(shù)據(jù)，亦即它用于防止輸入數(shù)據(jù)寫入半導(dǎo)體存儲(chǔ)器。DM管腳通常不用于讀模式。由此，由于常規(guī)DM管腳用于輸出標(biāo)志信號(hào)，因此半導(dǎo)體存儲(chǔ)器不需要用于輸出標(biāo)志信號(hào)的額外管腳。
圖3是根據(jù)本發(fā)明的實(shí)施例的、圖2所示數(shù)據(jù)反相電路的詳細(xì)框圖。參考圖3，數(shù)據(jù)反相電路200包括第一至第四反相電路201至204。圖3示出了包括根據(jù)4位預(yù)取方案的4個(gè)反相電路的數(shù)據(jù)反相電路200。數(shù)據(jù)反相電路200中包括的反相電路的數(shù)目可以根據(jù)預(yù)取方案而改變。例如，如果使用6位預(yù)取方案，那么數(shù)據(jù)反相電路將包括六個(gè)反相電路。
第一至第四反相電路201至204包括第一邏輯電路211至214、比較器221至224以及第二邏輯電路231至234。此外，第二至第四反相電路202至204還包括標(biāo)志信號(hào)發(fā)生器242至244。在第一反相電路201中，第一邏輯電路211接收8位的第一輸入數(shù)據(jù)FDOi_1和在先前時(shí)鐘周期期間從第四反相電路204輸出的8位的第四輸出數(shù)據(jù)DOi_4′，并輸出內(nèi)部邏輯信號(hào)XOi_1(i＝1至8)。更詳細(xì)地，第一邏輯電路211確定多少位的第一輸入數(shù)據(jù)FDOi_1與第四輸出數(shù)據(jù)DOi_4′的對(duì)應(yīng)位反相(toggle)，并根據(jù)所確定的結(jié)果輸出內(nèi)部邏輯信號(hào)XOi_1。比較器221響應(yīng)于內(nèi)部邏輯信號(hào)XOi_1輸出第一標(biāo)志信號(hào)S1。第二邏輯電路231響應(yīng)于第一標(biāo)志信號(hào)S1反相并輸出第一輸入數(shù)據(jù)FDOi_1或者輸出未反相的第一輸入數(shù)據(jù)FDOi_1作為第一輸出數(shù)據(jù)DOi_1。這里，第四輸出數(shù)據(jù)FDOi_4′被鎖存電路(未示出)鎖存。此外，第一輸入數(shù)據(jù)FDOi_1是在同時(shí)預(yù)取的第一至第四輸入數(shù)據(jù)FDOi_1、FDOi_2、FDOi_3和FDOi_4中首先通過第一至第八DQ焊盤輸出的數(shù)據(jù)。后面將參考圖4更詳細(xì)地描述第一反相電路201。
在第二反相電路202中，第一邏輯電路212接收8位的第一輸入數(shù)據(jù)FDOi_1和8位的第二輸入數(shù)據(jù)FDOi_2，輸出內(nèi)部邏輯信號(hào)XOi_2(i＝1至8)。更詳細(xì)地，第一邏輯電路212確定多少位的第一輸入數(shù)據(jù)FDOi_1與第二輸入數(shù)據(jù)FDOi_2的對(duì)應(yīng)位反相，并根據(jù)所確定的結(jié)果輸出內(nèi)部邏輯信號(hào)XOi_2。比較器222響應(yīng)于內(nèi)部邏輯信號(hào)XOi_2輸出第一內(nèi)部標(biāo)志信號(hào)P1。標(biāo)志信號(hào)發(fā)生器242響應(yīng)于第一標(biāo)志信號(hào)S1反相并輸出第一內(nèi)部標(biāo)志信號(hào)P1或者輸出未反相的第一內(nèi)部標(biāo)志信號(hào)P1作為第二標(biāo)志信號(hào)S2。第二邏輯電路232響應(yīng)于第二標(biāo)志信號(hào)S2反相并輸出第二輸入數(shù)據(jù)FDOi_2或者輸出未反相的第二輸入數(shù)據(jù)FDOi_2作為第二輸出數(shù)據(jù)DOi_2。這里，第二輸入數(shù)據(jù)FDOi_2是在同時(shí)預(yù)取的第一至第四輸入數(shù)據(jù)FDOi_1、FDOi_2、FDOi_3和FDOi_4當(dāng)中通過第一至第八DQ焊盤第二輸出的數(shù)據(jù)。后面將參考圖5更詳細(xì)地描述第二反相電路202。
在第三反相電路203中，第一邏輯電路213接收8位的第二輸入數(shù)據(jù)FDOi_2和8位的第三輸入數(shù)據(jù)FDOi_3，并輸出內(nèi)部邏輯信號(hào)XOi_3(i＝1至8)。更詳細(xì)地，第一邏輯電路213確定多少位的第二輸入數(shù)據(jù)FDOi_2與第三輸入數(shù)據(jù)FDOi_3的對(duì)應(yīng)位反相，并根據(jù)所確定的結(jié)果輸出內(nèi)部邏輯信號(hào)XOi_3。比較器223響應(yīng)于內(nèi)部邏輯信號(hào)XOi_3輸出第二內(nèi)部標(biāo)志信號(hào)P2。標(biāo)志信號(hào)發(fā)生器243響應(yīng)于第二標(biāo)志信號(hào)S2反相并輸出第二內(nèi)部標(biāo)志信號(hào)P2或輸出未反相的第二內(nèi)部標(biāo)志信號(hào)P2作為第三標(biāo)志信號(hào)S3。第二邏輯電路233響應(yīng)于第三標(biāo)志信號(hào)S3反相并輸出第三輸入數(shù)據(jù)FDOi_3或者輸出未反相的第三輸入數(shù)據(jù)FDOi_3作為第三輸出數(shù)據(jù)DOi_3。這里，第三輸入數(shù)據(jù)FDOi_3是在同時(shí)預(yù)取的第一至第四輸入數(shù)據(jù)FDOi_1、FDOi_2、FDOi_3和FDOi_4當(dāng)中通過第一至第八DQ焊盤第三輸出的數(shù)據(jù)。
在第四反相電路204中，第一邏輯電路214接收8位的第三輸入數(shù)據(jù)FDOi_3和8位的第四輸入數(shù)據(jù)FDOi_4，并輸出內(nèi)部邏輯信號(hào)XOi_4(i＝1至8)。更詳細(xì)地，第一邏輯電路214確定多少位的第三輸入數(shù)據(jù)FDOi_3與第四輸入數(shù)據(jù)FDOi_4的對(duì)應(yīng)位反相，并根據(jù)所確定的結(jié)果輸出內(nèi)部邏輯信號(hào)XOi_4。比較器224響應(yīng)于內(nèi)部邏輯信號(hào)XOi_4輸出第三內(nèi)部標(biāo)志信號(hào)P3。標(biāo)志信號(hào)發(fā)生器244響應(yīng)于第三標(biāo)志信號(hào)S3反相并輸出第三內(nèi)部標(biāo)志信號(hào)P3或者輸出未反相的第三內(nèi)部標(biāo)志信號(hào)P3作為第四標(biāo)志信號(hào)P4。第二邏輯電路234響應(yīng)于第四標(biāo)志信號(hào)S4反相并輸出第四輸入數(shù)據(jù)FDOi_4或者輸出未反相的第四輸入數(shù)據(jù)FDOi_4作為第四輸出數(shù)據(jù)DOi_4。這里，第四輸入數(shù)據(jù)FDOi_1是在同時(shí)預(yù)取的第一至第四輸入數(shù)據(jù)FDOi_1、FDOi_2、FDOi_3和FDOi_4當(dāng)中通過第一至第八QD焊盤第四輸出的數(shù)據(jù)。這里，后面將參考圖6更詳細(xì)地描述比較器221至224。
參考圖4更詳細(xì)地描述第一反相電路201。如圖4所示，第一反相電路201的第一邏輯電路211和第二邏輯電路231分別包括8個(gè)異或門XOR 11至XOR18以及XOR 21至XOR 28。這里，根據(jù)在同時(shí)預(yù)取的數(shù)據(jù)之一中包括的位數(shù)，第一邏輯電路211和第二邏輯電路231中包括的異或門的數(shù)目不同。
第一邏輯電路211的異或門XOR 11至XOR 18執(zhí)行8位的第一輸入數(shù)據(jù)FDO1_1至FDO8_1以及在先前時(shí)鐘周期期間從第四反相電路204輸出的8位第四輸出數(shù)據(jù)DO1_4′至DO8_4′的異或操作，從而輸出內(nèi)部邏輯信號(hào)XO1_1至XO8_1。更詳細(xì)地，當(dāng)?shù)谝惠斎霐?shù)據(jù)FDO1_1至FDO8_1與第四輸出數(shù)據(jù)DO1_4′至DO8_4相同時(shí)，異或門XOR 11至XOR 18以低電平輸出內(nèi)部邏輯信號(hào)XO1_1至XO8_1。此外，當(dāng)?shù)谝惠斎霐?shù)據(jù)FDO1_1至FDO8_1與第四輸出數(shù)據(jù)DO1_4′至DO8_4′不同時(shí)，亦即，當(dāng)?shù)谝惠斎霐?shù)據(jù)FDO1_1至FDO8_1與第四輸出數(shù)據(jù)DO1_4′至DO8_4′的相應(yīng)位反相時(shí)，異或門XOR 11至XOR 18以高電平輸出內(nèi)部邏輯信號(hào)XO1_1至XO8_1。例如，假定第一輸入數(shù)據(jù)FDO1_1至FDO8_1是″10001111″而第四輸出數(shù)據(jù)DO1_4′至DO8_4′是″11110000″。在此情況下，異或門XOR11以低電平輸出內(nèi)部邏輯信號(hào)XO1，而異或門XOR 12至XOR 18以高電平輸出內(nèi)部邏輯信號(hào)XO2_1至XO8_1。
如果內(nèi)部邏輯信號(hào)XO1_1至XO8_1的一半或更多，亦即，內(nèi)部邏輯信號(hào)XO1_1至XO8_1的四個(gè)或更多處于高電平，那么比較器221接收內(nèi)部邏輯信號(hào)XO1_1至XO8_1并輸出具有高電平的第一標(biāo)志信號(hào)S1。相反，如果少于一半的內(nèi)部邏輯信號(hào)XO1_1至XO8_1，亦即，內(nèi)部邏輯信號(hào)XO1_1至XO8_1的三個(gè)或更少處于高電平，那么比較器221輸出具有低電平的第一標(biāo)志信號(hào)S1。這里，如果第一標(biāo)志信號(hào)S1處于高電平，這意味著第一輸入數(shù)據(jù)FDO1_1至FDO8_1和第四輸出數(shù)據(jù)DO1_4′至DO8_4′的反相位的數(shù)目是總位數(shù)的一半或更多。
第二邏輯電路231的異或門XOR 21至XOR 28執(zhí)行第一輸入數(shù)據(jù)FDO1_1至FDO8_1和第一標(biāo)志信號(hào)S1的異或操作并輸出8位的第一輸出數(shù)據(jù)DO1_1至DO8_1。這里，如果第一標(biāo)志信號(hào)S1處于高電平，那么第一輸出數(shù)據(jù)DO1_1至DO8_1與第一輸入數(shù)據(jù)FDO1_1至FDO8_1的反相值相同。此外，如果第一標(biāo)志信號(hào)S1處于低電平，那么第一輸出數(shù)據(jù)DO1_1至DO8_1與第一輸入數(shù)據(jù)FDO1_1至FDO8_1相同。
接下來，將參考圖5更詳細(xì)地描述第二反相電路202。參考圖5，第二反相電路202的第一邏輯電路212和第二邏輯電路232分別包括8個(gè)異或門XOR 11至XOR 18和XOR 21至XOR 28。第一邏輯電路212的異或門XOR 11至XOR 18執(zhí)行第一輸入數(shù)據(jù)FDO1_1至FDO8_1和第二輸入數(shù)據(jù)FDO1_2至FDO8_2的異或操作并輸出內(nèi)部邏輯信號(hào)XO1_1(XO1-2)至XO8_2。這里，第一邏輯電路212的XOR 11至XOR 18以與圖4中所示的第一邏輯電路211的異或門XOR 11至XOR 18相同的方式操作，因此省略對(duì)其的詳細(xì)描述。
如果內(nèi)部邏輯信號(hào)XO1_2至XO8_2的一半或更多，亦即，內(nèi)部邏輯信號(hào)XO1_2至XO8_2的四個(gè)或更多處于高電平，那么比較器222接收內(nèi)部邏輯信號(hào)XO1_2至XO8_2并輸出具有高電平的第一內(nèi)部標(biāo)志信號(hào)P1。相反，如果少于一半的內(nèi)部邏輯信號(hào)XO1_2至XO8_2，亦即，內(nèi)部邏輯信號(hào)XO1_2至XO8_2的三個(gè)或更少處于高電平，那么比較器222輸出具有低電平的第一標(biāo)志信號(hào)P1到第一節(jié)點(diǎn)ND1。這里，如果第一內(nèi)部標(biāo)志信號(hào)P1處于高電平，這意味著第一輸入數(shù)據(jù)FDO1_1至FDO8_1和第二輸入數(shù)據(jù)FDO1_2至FDO8_2的反相位數(shù)是總位數(shù)的一半或更多。
第二反相電路202的標(biāo)志信號(hào)發(fā)生器242包括反相器251和252以及開關(guān)253和254。在圖5中，開關(guān)253和254是NMOS晶體管。反相器251反相從第一節(jié)點(diǎn)ND1輸出的第一內(nèi)部標(biāo)志信號(hào)P1并輸出反相的第一內(nèi)部標(biāo)志信號(hào)P1B。反相器252反相從第一反相電路201的比較器221輸出的第一標(biāo)志信號(hào)S1并輸出反相的第一標(biāo)志信號(hào)S1B。
NMOS晶體管253的漏極連接到反相器251的輸出端，其源極連接到第二節(jié)點(diǎn)ND2。此外，第一標(biāo)志信號(hào)S1輸入到NMOS晶體管253的柵極。NMOS晶體管254的漏極連接到第一節(jié)點(diǎn)ND1，其源極連接到第二節(jié)點(diǎn)ND2。此外，反相的第一標(biāo)志信號(hào)S1B輸入到NMOS晶體管254的柵極。
NMOS晶體管253響應(yīng)于第一標(biāo)志信號(hào)S1而被導(dǎo)通或截止，NMOS晶體管254響應(yīng)于反相的第一標(biāo)志信號(hào)S1B而被導(dǎo)通或截止。亦即，如果第一標(biāo)志信號(hào)S1處于高電平，那么NMOS晶體管253導(dǎo)通，而NMOS晶體管254截止。相反，如果第一標(biāo)志信號(hào)S1處于低電平，那么NMOS晶體管253截止，而NMOS晶體管254導(dǎo)通。
如果NMOS晶體管253導(dǎo)通，那么反相的第一內(nèi)部標(biāo)志信號(hào)P1B作為第二標(biāo)志信號(hào)S2輸出到第二節(jié)點(diǎn)ND2，而如果NMOS晶體管254導(dǎo)通，那么第一內(nèi)部標(biāo)志信號(hào)P1作為第二標(biāo)志信號(hào)S2輸出到第二節(jié)點(diǎn)ND2。
結(jié)果，標(biāo)志信號(hào)發(fā)生器242根據(jù)第一標(biāo)志信號(hào)S1的電平，反相并輸出第一內(nèi)部標(biāo)志信號(hào)P1或輸出未反相的第一內(nèi)部標(biāo)志信號(hào)P1作為第二標(biāo)志信號(hào)S2。
第二邏輯電路232的異或門XOR 21至XOR 28執(zhí)行第一輸入數(shù)據(jù)FDO1_1至FDO8_1和第二標(biāo)志信號(hào)S2的異或操作并輸出第二輸出數(shù)據(jù)DO1_2至DO8_2。這里，如果第二標(biāo)志信號(hào)S2處于高電平，那么第二輸出數(shù)據(jù)DO1_2至DO8_2與第一輸入數(shù)據(jù)FDO1_1至FDO8_1的反相值相同。此外，如果第二標(biāo)志信號(hào)S2處于低電平，那么第二輸出數(shù)據(jù)DO1_2至DO8_2與第一輸入數(shù)據(jù)FDO1_1至FDO8_1相同。
這里，第三和第四反相電路203和204以與第二反相電路202相同的方式操作。
接下來，將參考圖6更詳細(xì)地描述圖3所示的比較器221至224。參考圖6，比較器221至224分別包括比較電壓發(fā)生器電路310、基準(zhǔn)電壓發(fā)生器電路320以及差分放大器330。
比較電壓發(fā)生器電路310響應(yīng)于從第一邏輯電路211至214分別輸出的內(nèi)部邏輯信號(hào)XO1_j至XO8_j(j＝1至4)產(chǎn)生比較電壓VCOM并輸出比較電壓VCOM到輸出節(jié)點(diǎn)OUT1。比較電壓發(fā)生器電路310包括一個(gè)PMOS晶體管WP和8個(gè)NMOS晶體管WN。
PMOS晶體管WP的源極連接到內(nèi)部電壓VDD，其柵極連接到地電壓，其漏極連接到輸出節(jié)點(diǎn)OUT1。8個(gè)NMOS晶體管WN的漏極連接到輸出節(jié)點(diǎn)OUT1，其源極連接到地電壓。此外，內(nèi)部邏輯信號(hào)XO1_j至XO8_j分別輸入到8個(gè)NMOS晶體管WN的柵極。NMOS晶體管WN響應(yīng)于內(nèi)部邏輯信號(hào)XO1_j至XO8_j而被導(dǎo)通或截止。這里，當(dāng)導(dǎo)通的NMOS晶體管WN的數(shù)目增加時(shí)，比較電壓VCOM的電平減小。
基準(zhǔn)電壓發(fā)生器電路320產(chǎn)生預(yù)定的基準(zhǔn)電壓VREF并輸出產(chǎn)生的基準(zhǔn)電壓VREF到輸出節(jié)點(diǎn)OUT2?；鶞?zhǔn)電壓發(fā)生器電路320包括1個(gè)PMOS晶體管WP和8個(gè)NMOS晶體管WN和WN′。PMOS晶體管WP的源極連接到內(nèi)部電壓VDD，其柵極連接到地電壓，其漏極連接到輸出節(jié)點(diǎn)OUT2。8個(gè)NMOS晶體管WN和WN′的漏極連接到輸出節(jié)點(diǎn)OUT2，其源極連接到地電壓。8個(gè)NMOS晶體管WN和WN′中的四個(gè)NMOS晶體管WN的柵極連接到地電壓，剩下的四個(gè)NMOS晶體管WN和WN′的柵極連接到內(nèi)部電壓VDD。這里，NMOS晶體管WN′的尺寸被設(shè)成大約為其他NMOS晶體管WN的尺寸的1/2。
基準(zhǔn)電壓VREF的電平由其柵極連接到內(nèi)部電壓VDD的NMOS晶體管WN和WN′決定。亦即，當(dāng)三個(gè)NMOS晶體管WN以及尺寸是NMOS晶體管WN的1/2的NMOS晶體管WN′導(dǎo)通時(shí)，基準(zhǔn)電壓VREF是在輸出節(jié)點(diǎn)OUT2處產(chǎn)生的電壓。
由此，當(dāng)比較電壓發(fā)生器電路310中的至少四個(gè)NMOS晶體管WN導(dǎo)通時(shí)，比較電壓VCOM的電平變得小于基準(zhǔn)電壓VREF的電平。
差分放大器330將比較電壓VCOM與基準(zhǔn)電壓VREF相比較并輸出標(biāo)志信號(hào)S1(或Pk，k＝1至3)。更詳細(xì)地，當(dāng)比較電壓VCOM小于基準(zhǔn)電壓VREF時(shí)，差分放大器330輸出具有高電平的標(biāo)志信號(hào)S1(或Pk)。此外，當(dāng)比較電壓VCOM大于基準(zhǔn)電壓VREF時(shí)，差分放大器330輸出具有低電平的標(biāo)志信號(hào)S1(或Pk)。
接下來，參考圖3至6描述根據(jù)本發(fā)明實(shí)施例的數(shù)據(jù)反相電路200的操作。表1列出了在先前周期期間輸出的第四輸出數(shù)據(jù)DOi_4′的示例性值和同時(shí)預(yù)取的第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4的示例性值。


參考圖3，第一至第四反相電路201至204的第一邏輯電路211至214的每一個(gè)接收在輸出順序上相鄰的兩個(gè)數(shù)據(jù)，執(zhí)行兩個(gè)相鄰數(shù)據(jù)的異或操作，并輸出內(nèi)部邏輯信號(hào)XOi_1至XOi_4。
輸出順序是在第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4由數(shù)據(jù)反相電路200反相/非反相之后，第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4輸出到半導(dǎo)體存儲(chǔ)器100外部時(shí)的順序。在圖3中，以第一輸入數(shù)據(jù)FDOi_1、第二輸入數(shù)據(jù)FDOi_2、第三輸入數(shù)據(jù)FDOi_3和第四輸入數(shù)據(jù)FDOi_4的順序?qū)⒎聪嗷蚍欠聪嗟牡谝恢恋谒妮斎霐?shù)據(jù)FDOi_1至FDOi_4輸出到半導(dǎo)體存儲(chǔ)器100外部。由此，在輸出順序上相鄰的兩個(gè)數(shù)據(jù)分別是第一輸入數(shù)據(jù)FDOi_1和第二輸入數(shù)據(jù)FDOi_2，第二輸入數(shù)據(jù)FDOi_2和第三輸入數(shù)據(jù)FDOi_3，以及第三輸入數(shù)據(jù)FDOi_3和第四輸入數(shù)據(jù)FDOi_4。第一邏輯電路212至214分別接收兩個(gè)相鄰的數(shù)據(jù)。
此外，由于在先前的時(shí)鐘周期期間已輸出了第四輸出數(shù)據(jù)DOi_4′，因此第四輸出數(shù)據(jù)DOi_4′的輸出順序是在第一輸入數(shù)據(jù)FDOi_1的輸出順序之前。由此，第一邏輯電路211接收第四輸出數(shù)據(jù)DOi_4′和第一輸入數(shù)據(jù)FDOi_1。
第一邏輯電路211至214同時(shí)操作。亦即，當(dāng)?shù)谝贿壿嬰娐?11操作時(shí)，第一邏輯電路212至214操作。
內(nèi)部邏輯信號(hào)XOi_1至XOi_4表示輸入到第一邏輯電路211至214的兩個(gè)相鄰的數(shù)據(jù)彼此反相的位數(shù)。
參考圖4，第一邏輯電路211的異或門XOR 11至XOR 18執(zhí)行作為第四輸出數(shù)據(jù)DO1_4′至DO8_4′的″11000011″和作為第一輸入數(shù)據(jù)FDO1_1至FDO8_1的″11111100″的異或操作。這里，由于第四輸出數(shù)據(jù)的除了位DO1_4′和DO2_4′之外的剩余位與第一輸入數(shù)據(jù)的除了FDO1_1和FDO2_1之外的所有位反相，因此異或門XOR 11至XOR 18輸出″00111111″作為內(nèi)部邏輯信號(hào)XO1_1至XO8_1。
參考圖5，第一邏輯電路212的異或門XOR 11至XOR 18執(zhí)行作為第一輸入數(shù)據(jù)FDO1_1至FDO8_1的″11111100″和作為第二輸入數(shù)據(jù)FDO1_2至FDO8_2的″11111101″的異或操作。這里，由于只有第一輸入數(shù)據(jù)的位FDO8_1與第二輸入數(shù)據(jù)的位FDO8_2反相，因此異或門XOR 11至XOR 18輸出″00000001″作為內(nèi)部邏輯信號(hào)XO1_2至XO8_2。
第一邏輯電路213和214以與第一邏輯電路212相同的方式操作，分別輸出″01111100″作為內(nèi)部邏輯信號(hào)XO1_3至XO8_3以及″00000011″作為內(nèi)部邏輯信號(hào)XO1_4至XO8_4。
然后，第一至第四反相電路201至204的比較器221至224根據(jù)內(nèi)部邏輯信號(hào)XOi_1至XOi_4確定反相位的數(shù)目是否是總位數(shù)的一半或更多，并根據(jù)所確定的結(jié)果輸出標(biāo)志信號(hào)S1(或Pk)。這里，比較器221至224同時(shí)操作。
更詳細(xì)地，參考圖6，″00111111″作為內(nèi)部邏輯信號(hào)XO1_1至XO8_1被輸入到比較器221的比較電壓發(fā)生器電路310。結(jié)果，比較電壓發(fā)生器電路310中的6個(gè)NMOS晶體管WN導(dǎo)通，并且輸出到輸出節(jié)點(diǎn)OUT1的比較電壓VCOM的電平變得小于基準(zhǔn)電壓VREF。由于比較電壓VCOM小于基準(zhǔn)電壓VREF，因此差分放大器330輸出第一標(biāo)志信號(hào)S1。
此外，″00000001″作為內(nèi)部邏輯信號(hào)XO1_2至XO8_2輸入到比較器222的比較電壓發(fā)生器電路310。結(jié)果，在比較電壓發(fā)生器電路310中，僅有一個(gè)NMOS晶體管WN導(dǎo)通，且輸出到輸出節(jié)點(diǎn)OUT1的比較電壓VCOM變得大于基準(zhǔn)電壓VREF，由于比較電壓VCOM大于基準(zhǔn)電壓VREF，所以差分放大器330輸出具有低電平的第一標(biāo)志信號(hào)P1。
比較器223和224也以與比較器222相同的方式操作，且分別輸出具有高電平的第二內(nèi)部標(biāo)志信號(hào)P2和具有低電平的第三標(biāo)志信號(hào)P3。
然后，第二至第四反相電路202至204的標(biāo)志信號(hào)發(fā)生器242至244順序地操作，并順序地產(chǎn)生第二至第四標(biāo)志信號(hào)S2至S4。亦即，標(biāo)志信號(hào)發(fā)生器242產(chǎn)生第二標(biāo)志信號(hào)S2，標(biāo)志信號(hào)發(fā)生器243產(chǎn)生第三標(biāo)志信號(hào)S3，然后標(biāo)志信號(hào)發(fā)生器244產(chǎn)生第四標(biāo)志信號(hào)S4。
更詳細(xì)地，參考圖5，由于第一標(biāo)志信號(hào)S1處于高電平，標(biāo)志信號(hào)發(fā)生器242的NMOS晶體管253導(dǎo)通，而NMOS晶體管254截止。結(jié)果，標(biāo)志信號(hào)發(fā)生器242反相具有低電平的第一內(nèi)部標(biāo)志信號(hào)P1，并輸出反相的第一內(nèi)部標(biāo)志信號(hào)P1B作為具有高電平的S2。
標(biāo)志信號(hào)發(fā)生器243和244以與標(biāo)志信號(hào)發(fā)生器242相同的方式操作，并分別輸出具有低電平的第三標(biāo)志信號(hào)S3和具有低電平的第四標(biāo)志信號(hào)S4。
這里，在表2中列出了由數(shù)據(jù)反相電路200產(chǎn)生的內(nèi)部邏輯信號(hào)XOi_1至XOi_4、第一至第四標(biāo)志信號(hào)S1至S4以及第一至第三內(nèi)部標(biāo)志信號(hào)P1至P3。


接下來，第一至第四反相電路201至204的第二邏輯電路231至234響應(yīng)于第一至第四標(biāo)志信號(hào)S1至S4，反相并輸出第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4或輸出未反相的第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4作為第一至第四輸出數(shù)據(jù)DOi_1至DOi_4。這里，第二邏輯電路231至234順序地操作。由此，順序地輸出第一輸出數(shù)據(jù)DOi_1、第二輸出數(shù)據(jù)DOi_2、第三輸出數(shù)據(jù)DOi_3以及第四輸出數(shù)據(jù)DOi_4。
參考圖4，第二邏輯電路231的異或門XOR 21至XOR 28執(zhí)行作為第一輸入數(shù)據(jù)FDO1_1至FDO8_1的″11111100″和具有高電平的第一標(biāo)志信號(hào)S1的異或操作。由于第一標(biāo)志信號(hào)S1處于高電平，第二邏輯電路231的異或門XOR 21至XOR 28輸出第一輸入數(shù)據(jù)FDO1_1至FDO8_1的反相值″00000011″作為第一輸出數(shù)據(jù)DO1_1至DO8_1。參考圖5，第二邏輯電路232的異或門XOR 21至XOR 28執(zhí)行作為第二輸入數(shù)據(jù)FDO1_2至FDO8_2的″11111101″和具有高電平的第二標(biāo)志信號(hào)S2的異或操作。由于第二標(biāo)志信號(hào)S2處于高電平，第二邏輯電路232的異或門XOR 21至XOR 28輸出第二輸入數(shù)據(jù)FDO1_2至FDO8_2的反相值″00000010″作為第二輸出數(shù)據(jù)DO1_2至DO8_2。第二邏輯電路233也以與第二邏輯電路232相同的方式操作，并輸出第三輸入數(shù)據(jù)FDO1_3至FDO8_3″10000001″作為未反相的第三輸出數(shù)據(jù)DO1_3至DO8_3。此外，第二邏輯電路234也以與第二邏輯電路232相同的方式操作并輸出第四輸入數(shù)據(jù)FDO1_4至FDO8_4″10000010″作為未反相的第四輸出數(shù)據(jù)DO1_4至DO8_4。這里，在表3中列出了由第二邏輯電路231至234輸出的第一至第四DOi_1至DOi_4輸出數(shù)據(jù)。


從表3可以看到，與上述表1中所列出的第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4的反相位的數(shù)目相比較，由數(shù)據(jù)反相電路200反相/非反相的第一至第四輸出數(shù)據(jù)DOi_1至DOi_4的反相位的數(shù)目被顯著地減小。
圖7是根據(jù)本發(fā)明另一實(shí)施例的、在圖2示出的數(shù)據(jù)反相電路的詳細(xì)框圖。參考圖7，數(shù)據(jù)反相電路400包括第一至第四反相電路401至404。圖7示出了基于4位預(yù)取的、包括4個(gè)反相電路的示例性數(shù)據(jù)反相電路400。這里，第一反相電路401以與圖3和4中所示出的第一反相電路201相同的方式操作，因此省略對(duì)其的詳細(xì)描述。此外，第二至第四反相電路402至404除了以下區(qū)別之外，以與圖3中所示出的第二至第四反相電路相同的方式操作。
第一區(qū)別在于第二至第四反相電路202至204的比較器221至224輸出第一至第三內(nèi)部標(biāo)志信號(hào)P1至P3，而第二至第四反相電路402至404的比較電路422至424輸出第一至第三互補(bǔ)的內(nèi)部標(biāo)志信號(hào)P1、P1B至P3、P3B。第二區(qū)別在于第二至第四反相電路202至204包括標(biāo)志信號(hào)發(fā)生器242至244，而第二至第四反相電路402至404包括選擇器442至444。
參考圖8，根據(jù)這兩個(gè)區(qū)別更詳細(xì)地描述第二至第四反相電路402至404。圖8是圖7中所示出的第二反相電路的詳細(xì)電路圖。這里，第三和第四反相電路403和404以與第二反相電路402相同的方式操作，因此在圖8中將根據(jù)第二反相電路402給出描述。第二反相電路402的第一邏輯電路412和第二邏輯電路432分別包括8個(gè)異或門XOR 11至XOR 18以及XOR 21至XOR 28。第一邏輯電路412的異或門XOR 11至XOR 18執(zhí)行第一輸入數(shù)據(jù)FDO1_1至FDO8_1和第二輸入數(shù)據(jù)FDO1_2至FDO8_2的異或操作，并輸出內(nèi)部邏輯信號(hào)XO1_2至XO8_2。
比較電路422包括比較器451和反相器452。如果內(nèi)部邏輯信號(hào)XO1_2至XO8_2的一半或更多處于高電平，那么比較器451接收內(nèi)部邏輯信號(hào)XO1_2至XO8_2并輸出具有高電平的第一內(nèi)部標(biāo)志信號(hào)P1。相反，如果不到一半的內(nèi)部邏輯信號(hào)XO1_2至XO8_2(三個(gè)或更少)處于高電平，那么比較器222輸出具有低電平的第一內(nèi)部標(biāo)志信號(hào)P1。這里，比較器451以與圖6中所示的比較器221至224相同的方式操作，因此省略對(duì)其的詳細(xì)描述。反相器452反相第一內(nèi)部標(biāo)志信號(hào)P1，并輸出反相的第一內(nèi)部標(biāo)志信號(hào)P1B。
第二反相電路402的選擇器442包括反相器461以及開關(guān)462和463。在圖8中，開關(guān)462和463可以是NMOS晶體管。反相器461反相從第一反相電路401的比較器421輸出的第一標(biāo)志信號(hào)S1，并輸出反相的第一標(biāo)志信號(hào)S1B。
NMOS晶體管462的漏極連接到反相器452的輸出端，源極連接到節(jié)點(diǎn)ND。此外，第一標(biāo)志信號(hào)S1被輸入到NMOS晶體管462的柵極。NMOS晶體管463的漏極連接到比較器451的輸出端，源極連接到節(jié)點(diǎn)ND。此外，反相的第一標(biāo)志信號(hào)S1B輸入到NMOS晶體管463的柵極。
NMOS晶體管462響應(yīng)于第一標(biāo)志信號(hào)S1而被導(dǎo)通或截止，NMOS晶體管463響應(yīng)于反相的第一標(biāo)志信號(hào)S1B而被導(dǎo)通或截止。亦即，如果第一標(biāo)志信號(hào)S1處于高電平，那么NMOS晶體管462導(dǎo)通，而NMOS晶體管463截止。相反，如果第一標(biāo)志信號(hào)S1處于低電平，那么NMOS晶體管462截止，而NMOS晶體管453導(dǎo)通。
如果NMOS晶體管462導(dǎo)通，反相的第一內(nèi)部標(biāo)志信號(hào)P1B作為第二標(biāo)志信號(hào)S2被輸出到節(jié)點(diǎn)ND。如果NMOS晶體管463導(dǎo)通，第一內(nèi)部標(biāo)志信號(hào)P1作為第二標(biāo)志信號(hào)S2被輸出到節(jié)點(diǎn)ND。結(jié)果，選擇器442根據(jù)第一標(biāo)志信號(hào)S1的電平選擇第一內(nèi)部標(biāo)志信號(hào)P1和反相的第一內(nèi)部標(biāo)志信號(hào)P1B的任何一個(gè)，并輸出所選擇的信號(hào)作為第二標(biāo)志信號(hào)S2。
第二邏輯電路432的異或門XOR 21至XOR 28執(zhí)行第二輸入數(shù)據(jù)FDO1_2至FDO8_2和第二標(biāo)志信號(hào)S2的異或操作，并輸出第二輸出數(shù)據(jù)DO1_2至DO8_2。這里，如果第二標(biāo)志信號(hào)S2處于高電平，那么第二輸出數(shù)據(jù)DO1_2至DO8_2與第二輸入數(shù)據(jù)FDO1_2至FDO8_2的反相值相同。此外，如果第二標(biāo)志信號(hào)S2處于低電平，那么第二輸出數(shù)據(jù)DO1_2至DO8_2與第二輸入數(shù)據(jù)FDO1_2至FDO8_2相同。
圖9是說明圖7中示出的比較電路的例子的電路圖。參考圖9，每個(gè)比較電路422至424包括比較電壓發(fā)生器電路510、基準(zhǔn)電壓發(fā)生器電路520以及內(nèi)部標(biāo)志信號(hào)發(fā)生器電路530。這里，比較電壓發(fā)生器電路510和基準(zhǔn)電壓發(fā)生器電路520以與圖6所示的比較電壓發(fā)生器電路310和基準(zhǔn)電壓發(fā)生器電路320相同的方式操作，因此省略對(duì)其的詳細(xì)描述。
內(nèi)部標(biāo)志信號(hào)發(fā)生器電路530包括差分放大器電路540以及輸出電路550和560。差分放大器電路540包括差分NMOS晶體管NM1和NM2、放大器PMOS晶體管PM1和PM2、放大器NMOS晶體管NM3和NM4、復(fù)位PMOS晶體管PM3至PM6以及電流源NMOS晶體管NM5。
差分NMOS晶體管NM1和NM2的漏極分別連接到第一輸出線L1和L1B，比較電壓VCOM和基準(zhǔn)電壓VREF分別輸入到差分NMOS晶體管NM1和NM2的柵極。差分NMOS晶體管NM1和NM2將比較電壓VCOM與基準(zhǔn)電壓VREF進(jìn)行比較，并分別輸出輸出信號(hào)VO和VOB到第一輸出線L1和LIB。
放大器PMOS晶體管PM1和PM2與第二輸出線L2和L2B交叉耦合，放大器PMOS晶體管PM1和PM2的源極連接到內(nèi)部電壓VDD。放大器NMOS晶體管NM3和NM4也與第二輸出線L2和L2B交叉耦合，放大器NMOS晶體管NM3和NM4的源極也分別連接到第一輸出線L1和L1B。放大器PMOS晶體管PM1和PM2以及放大器NMOS晶體管NM3和NM4放大傳送到第一輸出線L1和L1B的輸出信號(hào)VO和VOB并輸出所放大的結(jié)果到第二輸出線L2和L2B。由此，從第二輸出線L2和L2B的節(jié)點(diǎn)D1和D2分別輸出放大的輸出信號(hào)VO和VOB。
控制信號(hào)PCOM輸入到復(fù)位PMOS晶體管PM3至PM6的柵極。這里，控制信號(hào)PCOM是響應(yīng)于讀命令，從附加控制電路(未示出)產(chǎn)生的信號(hào)。復(fù)位PMOS晶體管PM3和PM4的源極連接到內(nèi)部電壓VDD，其漏極分別連接到第二輸出線L2和L2B。復(fù)位PMOS晶體管PM5的源極和漏極分別連接到第二輸出線L2和L2B，以及復(fù)位PMOS晶體管PM6的源極和漏極分別連接到第一輸出線L1和L1B。復(fù)位PMOS晶體管PM3至PM6響應(yīng)于控制信號(hào)PCOM而被導(dǎo)通或截止。當(dāng)導(dǎo)通時(shí)，復(fù)位PMOS晶體管PM3至PM6預(yù)充電第一輸出線L1和L1B以及第二輸出線L2和L2B的電壓電平至內(nèi)部電壓VDD的電平。
電流源NMOS晶體管NM5的漏極連接到差分NMOS晶體管NM1和NM2的源極，電流源NMOS晶體管NM5的源極連接到地電壓?？刂菩盘?hào)PCOM輸入到電流源NMOS晶體管NM5的柵極。電流源NMOS晶體管NM5響應(yīng)于控制信號(hào)PCOM而被導(dǎo)通或截止，并使用源電流IS控制差分放大器電路540的操作。
輸出電路550和560分別包括反相電路551和561以及鎖存電路552和562。反相電路551包括PMOS晶體管PM7和PM8以及NMOS晶體管NM6和NM7。PMOS晶體管PM7的源極連接到內(nèi)部電壓VDD，以及其漏極連接到PMOS晶體管PM8的源極?？刂菩盘?hào)PCOMB輸入到PMOS晶體管PM7的柵極?？刂菩盘?hào)PCOMB是控制信號(hào)PCOM的反相信號(hào)。
PMOS晶體管PM8和NMOS晶體管NM6的柵極連接到節(jié)點(diǎn)D1。NMOS晶體管NM7的漏極連接到NMOS晶體管NM6的源極，NMOS晶體管NM7的源極連接到地電壓。控制信號(hào)PCOM輸入到NMOS晶體管7NM的柵極。此外，PMOS晶體管PM8和NMOS晶體管NM6的漏極連接到鎖存電路552的輸入端。反相電路551響應(yīng)于控制信號(hào)PCOM和PCOMB而反相從節(jié)點(diǎn)D1輸出的輸出信號(hào)VO。鎖存電路552鎖存反相電路551的輸出信號(hào)，并輸出所鎖存的信號(hào)作為內(nèi)部標(biāo)志信號(hào)Pk。
反相電路561包括PMOS晶體管PM9和PM10以及NMOS晶體管NM8和NM9。PMOS晶體管PM9的源極連接到內(nèi)部電壓VDD，以及其漏極連接到PMOS晶體管PM10的源極。此外，控制信號(hào)PCOMB連接到PMOS晶體管PM9的柵極。PMOS晶體管PM10和NMOS晶體管NM8的柵極連接到節(jié)點(diǎn)D2。NMOS晶體管NM9的漏極連接到NMOS晶體管NM8的源極，NMOS晶體管NM9的源極連接到地電壓?？刂菩盘?hào)PCOM輸入到NMOS晶體管NM9的柵極。PMOS晶體管PM10和NMOS晶體管NM8的漏極連接到鎖存電路562的輸入端。反相電路561響應(yīng)于控制信號(hào)PCOM和PCOMB反相從節(jié)點(diǎn)D2輸出的輸出信號(hào)VOB。鎖存電路562鎖存反相電路561的輸出信號(hào)，并輸出所鎖存的信號(hào)作為內(nèi)部標(biāo)志信號(hào)PkB。結(jié)果，從差分放大器540輸出互補(bǔ)的內(nèi)部標(biāo)志信號(hào)Pk和PkB。
接下來，描述如上所述的比較電路422和424的操作。比較電壓發(fā)生器電路510響應(yīng)于內(nèi)部邏輯信號(hào)XO1_j至XO8_j而產(chǎn)生比較電壓VCOM?；鶞?zhǔn)電壓發(fā)生器電路520產(chǎn)生預(yù)定的基準(zhǔn)電壓VREF。這里，如果內(nèi)部邏輯信號(hào)XO1_j至XO8_j的一半或更多(四個(gè)或更多)處于高電平，那么比較電壓VCOM變得小于基準(zhǔn)電壓VREF。相反，如果不到一半(三個(gè)或更少)的內(nèi)部邏輯信號(hào)XO1_j至XO8_j處于高電平，那么比較電壓VCOM變得大于基準(zhǔn)電壓VREF。在圖9中，描述了一半或更多(四個(gè)或更多)的內(nèi)部邏輯信號(hào)XO1_j至XO8_j處于高電平的例子。由此，比較電壓VCOM變得小于基準(zhǔn)電壓VREF。
接下來，使控制信號(hào)PCOM處于高電平。響應(yīng)于控制信號(hào)PCOM，差分放大器電路540的電流源NMOS晶體管NM5導(dǎo)通，復(fù)位PMOS晶體管PM3至PM6截止。差分NMOS晶體管NM1和NM2將比較電壓VCOM與基準(zhǔn)電壓VREF進(jìn)行比較，并分別輸出輸出信號(hào)VO和VOB到第一輸出線L1和L1B。這里，由于比較電壓VCOM小于基準(zhǔn)電壓VREF，所以差分NMOS晶體管NM1的導(dǎo)通電阻值大于差分NMOS晶體管NM2的導(dǎo)通電阻值。結(jié)果，輸出信號(hào)VOB的電壓電平變得低于輸出信號(hào)VO的電壓電平。
放大器PMOS晶體管PM1和PM2以及放大器NMOS晶體管NM3和NM4放大傳送到第一輸出線L1和L1B的輸出信號(hào)VO和VOB，并輸出所放大的信號(hào)到第二輸出線L2和L2B。此后，從第二輸出線L2的節(jié)點(diǎn)D1輸出具有高電平的輸出信號(hào)VO，以及從第二輸出線L2B的節(jié)點(diǎn)D2輸出具有低電平的輸出信號(hào)VOB。
輸出電路550和560的反相電路551和561分別響應(yīng)于控制信號(hào)PCOM和PCOMB而反相輸出信號(hào)VO和VOB，此外輸出電路550和560的鎖存電路552和562分別鎖存反相電路551和561的輸出信號(hào)，并輸出所鎖存的信號(hào)作為內(nèi)部標(biāo)志信號(hào)Pk和PkB。亦即，鎖存電路552鎖存從反相電路551輸出的具有低電平的輸出信號(hào)，并輸出具有高電平的內(nèi)部標(biāo)志信號(hào)Pk。此外，鎖存電路562鎖存從反相電路561輸出的具有高電平的輸出信號(hào)，并輸出具有低電平的內(nèi)部標(biāo)志信號(hào)PkB。
如果鎖存電路552和562的鎖存操作完成，那么控制信號(hào)PCOM被禁止而處于低電平。響應(yīng)于控制信號(hào)PCOM，復(fù)位PMOS晶體管PM3至PM6導(dǎo)通。復(fù)位PMOS晶體管PM3至PM6預(yù)充電第一輸出線L1和L1B以及第二輸出線L2和L2B的電壓電平至內(nèi)部電壓VDD的電平，用于差分放大器電路540的下一比較操作。此外，響應(yīng)于控制信號(hào)PCOM，電流源NMOS晶體管NM5截止。此外，如果控制信號(hào)PCOM被禁止而處于低電平，那么PMOS晶體管PM7和PM9以及NMOS晶體管NM7和NM9截止，反相電路551和561被禁止。
結(jié)果，盡管第二輸出線L2和L2B的電壓電平被預(yù)充電到內(nèi)部電壓VDD的電平，但是從節(jié)點(diǎn)D1和D2到鎖存電路552和562的輸出通路被反相電路551和561被阻止。由此，變?yōu)閮?nèi)部電壓VDD的電平的輸出信號(hào)VO和VOB對(duì)由鎖存電路552和562預(yù)先鎖存的內(nèi)部標(biāo)志信號(hào)Pk和PkB沒有影響。
圖10是根據(jù)本發(fā)明另一實(shí)施例的、圖2所示數(shù)據(jù)反相電路的詳細(xì)框圖。參考圖10，數(shù)據(jù)反相電路600包括第一至第四反相電路601至604。這里，第一至第四反相電路601至604除了以下區(qū)別以外，以與圖3中所示出的第一至第四反相電路201至204相同的方式操作，因此省略對(duì)其的詳細(xì)描述。
該區(qū)別在于與第一至第四反相電路201至204相比，第一至第四反相電路601至604還包括延遲電路651至654。
在預(yù)定時(shí)間期間，延遲電路651至654分別延遲第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4，并分別輸出延遲的第一至第四輸入數(shù)據(jù)DFDOi_1至DFDOi_4。換句話說，在第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4輸入到第一邏輯電路611至614之后，直到第一至第四標(biāo)志信號(hào)S1至S4最終從比較器621和標(biāo)志信號(hào)發(fā)生器642至644輸出所花費(fèi)的時(shí)間期間，延遲電路65_1至654延遲第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4。
結(jié)果，第一至第四標(biāo)志信號(hào)S1至S4和延遲的第一至第四輸入數(shù)據(jù)DFDOi_1至DFDOi_4被同時(shí)輸入到第一至第四反相電路601至604的第二邏輯電路631至634。因此，分別輸入到第二邏輯電路631至634的兩個(gè)信號(hào)的有效窗口(valid window)可以保持最大值。
這里，最好延遲電路651至654的延遲時(shí)間彼此不同地設(shè)置。例如，延遲電路651至654的延遲時(shí)間分別由T1、T2、T3和T4表示。此外，第一邏輯電路611至614的延遲時(shí)間由TD表示，比較器621至624的延遲時(shí)間由TC表示，標(biāo)志信號(hào)發(fā)生器642至644的延遲時(shí)間由TF表示。在此情況下，由以下等式表示延遲時(shí)間T1至T4。
T1＝TD+TC，T2＝T1+TF，T3＝T2+TF，T4＝T3+TF.....(1)如上述方程式1所見，延遲電路651至654的延遲時(shí)間T1至T4具有T1＜T2＜T3＜T4的關(guān)系。亦即，在從延遲電路651到延遲電路654的方向延遲電路651至654的延遲時(shí)間變長。在從標(biāo)志信號(hào)發(fā)生器642輸出第二標(biāo)志信號(hào)S2之后，標(biāo)志信號(hào)發(fā)生器643根據(jù)第二標(biāo)志信號(hào)S2的電平輸出第三標(biāo)志信號(hào)S3。由此，延遲電路653的延遲時(shí)間T3應(yīng)該設(shè)為補(bǔ)償由標(biāo)志信號(hào)發(fā)生器642和643產(chǎn)生的延遲時(shí)間。同樣，在從標(biāo)志信號(hào)發(fā)生器643輸出第三標(biāo)志信號(hào)S3之后，標(biāo)志信號(hào)發(fā)生器644根據(jù)第三標(biāo)志信號(hào)S3的電平輸出第四標(biāo)志信號(hào)S4。由此，延遲電路654的延遲時(shí)間T4應(yīng)該設(shè)為補(bǔ)償由標(biāo)志信號(hào)發(fā)生器642至644產(chǎn)生的延遲時(shí)間。
接下來，參考圖11a和11b，描述當(dāng)圖3的數(shù)據(jù)反相電路200操作時(shí)產(chǎn)生的內(nèi)部信號(hào)的有效窗口間隔以及當(dāng)數(shù)據(jù)反相電路600操作時(shí)產(chǎn)生的內(nèi)部信號(hào)的有效窗口間隔。圖11a是圖3中所示的第二邏輯電路231至234的輸入信號(hào)的時(shí)序圖。圖11b是圖10中所示的第二邏輯電路631至634的輸入信號(hào)的時(shí)序圖。
參考圖11a和圖3，第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4同時(shí)輸入到第一邏輯電路211至214和第二邏輯電路231至234。但是，第一至第四標(biāo)志信號(hào)S4至S4被延遲由第一邏輯電路211至214和比較器221至224處理的第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4的時(shí)間，然后輸入到第二邏輯電路231至234。結(jié)果，在第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4和第一至第四標(biāo)志信號(hào)S1至S4之間產(chǎn)生無效的間隔IV。由此，在第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4和第一至第四標(biāo)志信號(hào)S1至S4之間的公共有效間隔V1，即有效反相窗口間隔減小。有效窗口間隔的這種減小可以限制半導(dǎo)體器件的工作頻率。
相反，在數(shù)據(jù)反相電路600中，第一至第四輸入數(shù)據(jù)FDOi_j至FDOi_4被延遲電路651至654延遲。由此，參考圖11b，第一至第四標(biāo)志信號(hào)S1至S4和延遲的第一至第四輸入數(shù)據(jù)DFDOi_1至DFDOi_4同時(shí)輸入到第二邏輯電路631至634。結(jié)果，在延遲的第一至第四輸入數(shù)據(jù)FDOi_1至FDOi_4和第一至第四標(biāo)志信號(hào)S1至S4之間不產(chǎn)生無效的間隔。由此，可以確保延遲的第一至第四輸入數(shù)據(jù)DFDOi_1至DFDOi_4和第一至第四標(biāo)志信號(hào)S1至S4之間的公共有效間隔V2處于最大值。這里，延遲電路651至654可應(yīng)用于圖7所示的數(shù)據(jù)反相電路400。
如上所述，根據(jù)本發(fā)明的數(shù)據(jù)反相電路同時(shí)執(zhí)行確定同時(shí)預(yù)取的多個(gè)數(shù)據(jù)彼此反相的位數(shù)的過程和根據(jù)所確定的結(jié)果產(chǎn)生標(biāo)志信號(hào)的過程。實(shí)際上，數(shù)據(jù)反相電路消耗很長的時(shí)間來產(chǎn)生標(biāo)志信號(hào)。根據(jù)本發(fā)明的數(shù)據(jù)反相電路可以顯著地減小數(shù)據(jù)處理時(shí)間，且由此可以在具有多位預(yù)取結(jié)構(gòu)的半導(dǎo)體器件中高速處理數(shù)據(jù)。
此外，根據(jù)本發(fā)明的實(shí)施例，根據(jù)先前數(shù)據(jù)與當(dāng)前數(shù)據(jù)的反相位數(shù)，反相輸出或未反相輸出內(nèi)部標(biāo)志信號(hào)，反相或未反相的內(nèi)部標(biāo)志信號(hào)用作用于控制當(dāng)前數(shù)據(jù)的反相/非反相的標(biāo)志信號(hào)。由此，與比較當(dāng)前數(shù)據(jù)與經(jīng)受反相/未反相的先前數(shù)據(jù)的常規(guī)技術(shù)相比，可以減小數(shù)據(jù)反相所花費(fèi)的時(shí)間且提高半導(dǎo)體器件的工作頻率。
同時(shí)，在數(shù)據(jù)反相電路中，確定數(shù)據(jù)是否彼此反相的邏輯電路和根據(jù)確定的結(jié)果產(chǎn)生標(biāo)志信號(hào)的比較器消耗大量的電流并占用大的面積。由此，最好數(shù)據(jù)反相包括小數(shù)目的邏輯電路和比較器。根據(jù)本發(fā)明的數(shù)據(jù)反相電路，每個(gè)數(shù)據(jù)僅需要一個(gè)邏輯電路和一個(gè)比較器，以為同時(shí)預(yù)取的多個(gè)數(shù)據(jù)的每個(gè)執(zhí)行反相/不反相。由此，根據(jù)本發(fā)明的數(shù)據(jù)反相電路占用最小面積以及可以高速處理數(shù)據(jù)。
當(dāng)與本發(fā)明的比較例子相比時(shí)，如上所述的本發(fā)明的效果更顯而易見。
圖12是根據(jù)本發(fā)明的比較例子的數(shù)據(jù)反相電路的框圖。參考圖12，數(shù)據(jù)反相電路700包括第一邏輯電路701至707、比較器711至717、第二邏輯電路721至724、選擇器731至733、以及反相器741至743。
這里，第一邏輯電路701、比較器711以及第二邏輯電路721至724以與圖3所示的第一邏輯電路211、比較器221以及第二邏輯電路231至234相同的方式操作，因此省略對(duì)其的詳細(xì)描述。
數(shù)據(jù)反相電路700使用兩個(gè)第一邏輯電路和兩個(gè)比較器，用于產(chǎn)生第二至第四標(biāo)志信號(hào)S2至S4。例如，要求第一邏輯電路702至703以及比較器712和713產(chǎn)生第二標(biāo)志信號(hào)S2。這里，由于以與產(chǎn)生第二標(biāo)志信號(hào)S2相同的方式產(chǎn)生第三和第四標(biāo)志信號(hào)S3和S4，因此在圖12中描述可用于產(chǎn)生第二標(biāo)志信號(hào)S2的過程。
第一邏輯電路702接收8位的第一輸入數(shù)據(jù)FDOi_1和8位的第二輸入數(shù)據(jù)FDOi_2，確定第一輸入數(shù)據(jù)FDOi_1與第二輸入數(shù)據(jù)FDOi_2的相應(yīng)位反相的位數(shù)，并輸出內(nèi)部邏輯信號(hào)XOi21作為確定結(jié)果。比較器712接收內(nèi)部邏輯信號(hào)XOi21，確定反相位的數(shù)目是否是四個(gè)或更多，并根據(jù)所確定的結(jié)果輸出具有高電平或低電平的非反相的標(biāo)志信號(hào)NP1。
此外，第一邏輯電路703接收由反相器741反相的8位第一輸入數(shù)據(jù)FDOi_1的反相數(shù)據(jù)和8位的第二輸入數(shù)據(jù)FDOi_2，確定反相的數(shù)據(jù)與第二輸入數(shù)據(jù)FDOi_2的相應(yīng)位反相的位數(shù)，并輸出內(nèi)部邏輯信號(hào)XOi22作為確定的結(jié)果。比較器713接收內(nèi)部邏輯信號(hào)XOi22，確定反相位的數(shù)目是否是四個(gè)或更多，并根據(jù)確定的結(jié)果輸出具有高電平或低電平的反相標(biāo)志信號(hào)IP1。
選擇器731響應(yīng)于從比較器711輸出的第一標(biāo)志信號(hào)S1選擇非反相標(biāo)志信號(hào)NP1和反相標(biāo)志信號(hào)IP1中的任何一個(gè)，并輸出所選擇的信號(hào)作為第二標(biāo)志信號(hào)S2。更詳細(xì)地，如果第一標(biāo)志信號(hào)S1處于高電平，那么選擇器341輸出反相的標(biāo)志信號(hào)IP1作為第二標(biāo)志信號(hào)S2，如果第一標(biāo)志信號(hào)S1處于低電平，那么輸出非反相的標(biāo)志信號(hào)NP1作為第二標(biāo)志信號(hào)S2。
如上所述，根據(jù)本發(fā)明的比較例子的數(shù)據(jù)反相電路需要兩個(gè)邏輯電路、兩個(gè)比較器和反相器以產(chǎn)生用于控制當(dāng)前輸出的數(shù)據(jù)的反相/非反相的標(biāo)志信號(hào)。由此，與本發(fā)明的數(shù)據(jù)反相電路相比，該數(shù)據(jù)反相電路消耗更多電流和占用更大的面積。而且，根據(jù)本發(fā)明的數(shù)據(jù)反相電路和方法，可以高速處理數(shù)據(jù)和減小器件的電流消耗和占用面積。此外，根據(jù)本發(fā)明的數(shù)據(jù)反相電路和方法可以防止內(nèi)部信號(hào)的有效窗口減少。
盡管參考其示例性實(shí)施例已詳細(xì)展示和描述了本發(fā)明，但是本技術(shù)領(lǐng)域人員應(yīng)當(dāng)明白，在不脫離下面權(quán)利要求所限定的本發(fā)明精神和范圍的條件下，可以在形式上和細(xì)節(jié)上進(jìn)行各種改變。例如，上述實(shí)施例基于4位預(yù)取方案描述，但是，預(yù)取的位數(shù)是可變的。此外，在上述實(shí)施例中，針對(duì)每8位數(shù)據(jù)來確定是否反相，但是這也是可變的。
權(quán)利要求
1.一種集成電路器件，包括數(shù)據(jù)反相電路，被配置為通過執(zhí)行在數(shù)據(jù)的第一有序組和第二有序組中的相應(yīng)位之間的位與位比較，來計(jì)算在其輸入端并行接收的數(shù)據(jù)的第一有序組和第二有序組之間的位差，以及還被配置為在其輸出端并行地產(chǎn)生數(shù)據(jù)的第一有序組和第二有序組的形式，其中當(dāng)數(shù)據(jù)的第一有序組和數(shù)據(jù)的第二有序組的形式之間的位差數(shù)大于數(shù)據(jù)的第二有序組內(nèi)的數(shù)據(jù)位數(shù)的一半時(shí)，數(shù)據(jù)的第二有序組的形式是數(shù)據(jù)的第二有序組的反相形式，所述數(shù)據(jù)反相電路包括配置為接收數(shù)據(jù)的第一有序組和第二有序組的異或電路；配置為響應(yīng)于由所述異或電路產(chǎn)生的信號(hào)而產(chǎn)生第一內(nèi)部奇偶信號(hào)的比較器；以及配置為響應(yīng)于第一外部奇偶信號(hào)和所述第一內(nèi)部奇偶信號(hào)而產(chǎn)生第二外部奇偶信號(hào)的奇偶信號(hào)發(fā)生器。
2.如權(quán)利要求1所述的器件，其中所述第一外部奇偶信號(hào)表示數(shù)據(jù)的第一有序組的形式是否是數(shù)據(jù)的第一有序組的反相或非反相形式，以及所述第二外部奇偶信號(hào)表示數(shù)據(jù)的第二有序組的形式是否是數(shù)據(jù)的第二有序組的反相或非反相形式。
3.如權(quán)利要求1所述的器件，其中所述比較器被配置為響應(yīng)于由所述第一異或電路產(chǎn)生的信號(hào)而產(chǎn)生一對(duì)互補(bǔ)的內(nèi)部奇偶信號(hào)。
4.如權(quán)利要求1所述的器件，其中所述奇偶信號(hào)發(fā)生器被配置為響應(yīng)于所述第一內(nèi)部基偶信號(hào)而產(chǎn)生一對(duì)互補(bǔ)的內(nèi)部奇偶信號(hào)。
5.如權(quán)利要求3所述的器件，其中所述奇偶信號(hào)發(fā)生器被配置為當(dāng)所述第一外部奇偶信號(hào)處于第一邏輯狀態(tài)時(shí)選擇所述互補(bǔ)的內(nèi)部奇偶信號(hào)對(duì)的第一信號(hào)作為第二外部奇偶信號(hào)，以及還被配置為當(dāng)所述第一外部奇偶信號(hào)處于與所述第一邏輯狀態(tài)相反的第二邏輯狀態(tài)時(shí)選擇所述互補(bǔ)的內(nèi)部奇偶信號(hào)對(duì)的第二信號(hào)作為第二外部奇偶信號(hào)。
6.一種集成電路器件，包括數(shù)據(jù)反相電路，被配置為通過執(zhí)行在數(shù)據(jù)的第一有序組和第二有序組中的相應(yīng)位之間的位與位比較，來計(jì)算在輸入端并行接收的數(shù)據(jù)的第一有序組和第二有序組之間的位差，以及還被配置為當(dāng)數(shù)據(jù)的第一有序組和數(shù)據(jù)的第二有序組的形式之間的位差數(shù)大于數(shù)據(jù)的第二有序組內(nèi)的數(shù)據(jù)位數(shù)一半時(shí)，在其輸出端產(chǎn)生與數(shù)據(jù)的第二有序組的反相形式并行的數(shù)據(jù)的第一有序組的形式，所述數(shù)據(jù)反相電路包括多個(gè)奇偶信號(hào)發(fā)生器，被配置為產(chǎn)生至少一個(gè)表示數(shù)據(jù)的第一有序組的形式是否是數(shù)據(jù)的第一有序組的反相或非反相形式的第一外部奇偶信號(hào)。
7.如權(quán)利要求5所述的器件，其中所述數(shù)據(jù)反相電路包括至少一個(gè)延遲電路，被配置為響應(yīng)于數(shù)據(jù)的第一有序組而產(chǎn)生數(shù)據(jù)的第一有序組的延遲形式，以及還被配置為響應(yīng)于數(shù)據(jù)的第一有序組的延遲形式和第一外部奇偶信號(hào)，在所述數(shù)據(jù)反相電路的輸出端產(chǎn)生數(shù)據(jù)的第一有序組的形式。
8.如權(quán)利要求6所述的器件，其中由至少一個(gè)延遲電路提供的延遲是用于保持至少第一外部奇偶信號(hào)的上升沿和數(shù)據(jù)的第一有序組的延遲形式中的數(shù)據(jù)的相應(yīng)上升沿之間的延遲余量在門限延遲余量之內(nèi)的足夠的時(shí)間寬度。
9.一種具有多位預(yù)取結(jié)構(gòu)的半導(dǎo)體器件的數(shù)據(jù)反相電路，所述數(shù)據(jù)反相電路包括多個(gè)反相電路，并行接收與初始輸入數(shù)據(jù)同時(shí)預(yù)取的多個(gè)輸入數(shù)據(jù)，執(zhí)行多個(gè)輸入數(shù)據(jù)的反相/非反相，并產(chǎn)生多個(gè)輸出數(shù)據(jù)，其中所述初始輸入數(shù)據(jù)是在先前時(shí)鐘周期期間輸出的輸出數(shù)據(jù)，所述多個(gè)反相電路的每一反相電路接收所述初始輸入數(shù)據(jù)和所述多個(gè)輸入數(shù)據(jù)當(dāng)中的在輸出順序上相鄰的兩個(gè)輸入數(shù)據(jù)，確定所述兩個(gè)輸入數(shù)據(jù)的多少個(gè)相應(yīng)位彼此反相，且根據(jù)對(duì)兩個(gè)輸入數(shù)據(jù)有多少相應(yīng)位反相的確定結(jié)果來執(zhí)行對(duì)所述兩個(gè)輸入數(shù)據(jù)的后一個(gè)的反相/非反相。
10.如權(quán)利要求9所述的數(shù)據(jù)反相電路，其中所述初始輸入數(shù)據(jù)和所述多個(gè)輸入數(shù)據(jù)的每一個(gè)包括I位并且輸出順序是在多個(gè)輸入數(shù)據(jù)被多個(gè)反相電路反相/非反相之后，當(dāng)多個(gè)輸入數(shù)據(jù)通過半導(dǎo)體器件的I個(gè)數(shù)據(jù)輸出焊盤輸出到外部源時(shí)的順序，其中I是大于1的正整數(shù)。
11.如權(quán)利要求10所述的數(shù)據(jù)反相電路，其中所述多個(gè)反相電路的至少一個(gè)包括第一邏輯電路，接收所述多個(gè)輸入數(shù)據(jù)當(dāng)中的初始輸入數(shù)據(jù)和第一輸入數(shù)據(jù)，確定有多少所述初始輸入數(shù)據(jù)的位與所述第一輸入數(shù)據(jù)的相應(yīng)位反相的結(jié)果，并根據(jù)所確定的結(jié)果來輸出內(nèi)部邏輯信號(hào)；比較器，響應(yīng)于所述內(nèi)部邏輯信號(hào)而輸出標(biāo)志信號(hào)；以及第二邏輯電路，響應(yīng)于所述標(biāo)志信號(hào)，反相并輸出所述第一輸入數(shù)據(jù)或輸出未反相的第一輸入數(shù)據(jù)作為所述多個(gè)輸出數(shù)據(jù)的第一輸出數(shù)據(jù)。
12.如權(quán)利要求11所述的數(shù)據(jù)反相電路，其中所述內(nèi)部邏輯信號(hào)包括I位，以及第一邏輯電路在I位內(nèi)部邏輯信號(hào)當(dāng)中以第一電平輸出的位數(shù)與初始輸入數(shù)據(jù)和第一輸入數(shù)據(jù)的反相位數(shù)相同。
13.如權(quán)利要求12所述的數(shù)據(jù)反相電路，其中如果I位內(nèi)部邏輯信號(hào)的一半或更多是具有第一邏輯電平的位，那么比較器以第一邏輯電平輸出標(biāo)志信號(hào)，如果小于一半的I位內(nèi)部邏輯信號(hào)是具有第一邏輯電平的位，那么比較器輸出與第一邏輯電平相反的第二邏輯電平的標(biāo)志信號(hào)；以及如果標(biāo)志信號(hào)處于第一邏輯電平，那么第二邏輯電路反相第一輸入數(shù)據(jù)并輸出反相的結(jié)果作為第一輸出數(shù)據(jù)，以及如果標(biāo)志信號(hào)處于第二邏輯電平，那么第二邏輯電路輸出未反相的第一輸入數(shù)據(jù)作為第一輸出數(shù)據(jù)。
14.如權(quán)利要求11所述的數(shù)據(jù)反相電路，其中比較器包括比較電壓發(fā)生器電路，響應(yīng)于內(nèi)部邏輯信號(hào)而產(chǎn)生比較電壓；基準(zhǔn)電壓發(fā)生器電路，產(chǎn)生預(yù)定的基準(zhǔn)電壓；差分放大器，將比較電壓與基準(zhǔn)電壓進(jìn)行比較，并根據(jù)比較結(jié)果輸出標(biāo)志信號(hào)。
15.如權(quán)利要求11所述的數(shù)據(jù)反相電路，其中所述多個(gè)反相電路的至少一個(gè)還包括延遲電路，所述延遲電路接收第一輸入數(shù)據(jù)，延遲所述第一輸入數(shù)據(jù)預(yù)定時(shí)間，并輸出延遲的第一輸入數(shù)據(jù)到第二邏輯電路，其中預(yù)定時(shí)間是在第一輸入數(shù)據(jù)輸入到第一邏輯電路之后，直到標(biāo)志信號(hào)從比較器輸出為止所花費(fèi)的時(shí)間。
16.如權(quán)利要求10的數(shù)據(jù)反相電路，其中多個(gè)反相電路的至少一個(gè)還包括第一邏輯電路，接收多個(gè)輸入數(shù)據(jù)中的第J輸入數(shù)據(jù)和第J-1輸入數(shù)據(jù)，確定有多少個(gè)第J輸入數(shù)據(jù)的位與第J-1輸入數(shù)據(jù)的相應(yīng)位反相的結(jié)果，根據(jù)所確定的結(jié)果輸出內(nèi)部邏輯信號(hào)，其中J是大于1的正整數(shù)；比較器，響應(yīng)于所述內(nèi)部邏輯信號(hào)而輸出內(nèi)部標(biāo)志信號(hào)；標(biāo)志信號(hào)發(fā)生器電路，響應(yīng)于第J-1標(biāo)志信號(hào)，反相并輸出所述內(nèi)部標(biāo)志信號(hào)或者輸出未反相的內(nèi)部標(biāo)志信號(hào)作為第J標(biāo)志信號(hào)；以及第二邏輯電路，響應(yīng)于第J標(biāo)志信號(hào)，反相并輸出多個(gè)輸出數(shù)據(jù)中的第J輸入數(shù)據(jù)或輸出未反相的第J輸入數(shù)據(jù)作為第J輸出數(shù)據(jù)。
17.如權(quán)利要求16所述的數(shù)據(jù)反相電路，其中所述內(nèi)部邏輯信號(hào)包括I位，所述第一邏輯電路在I位內(nèi)部邏輯信號(hào)當(dāng)中以第一邏輯電平輸出的位數(shù)與第J輸入數(shù)據(jù)和第J-1輸入數(shù)據(jù)的反相位數(shù)相同。
18.如權(quán)利要求17所述的數(shù)據(jù)反相電路，其中，如果I位內(nèi)部邏輯信號(hào)的一半或更多是具有第一邏輯電平的位，那么比較器以第一邏輯電平輸出標(biāo)志信號(hào)，如果小于一半的I位內(nèi)部邏輯信號(hào)是具有第一邏輯電平的位，那么比較器輸出具有第二邏輯電平的標(biāo)志信號(hào)，如果第J-1標(biāo)志信號(hào)處于第一邏輯電平，那么所述標(biāo)志信號(hào)發(fā)生器反相并輸出內(nèi)部標(biāo)志信號(hào)作為第J標(biāo)志信號(hào)，如果第J-1標(biāo)志信號(hào)處于第二邏輯電平，那么所述標(biāo)志信號(hào)發(fā)生器輸出未反相的內(nèi)部標(biāo)志信號(hào)作為第J標(biāo)志信號(hào)，以及如果第J標(biāo)志信號(hào)處于第一邏輯電平，那么所述第二邏輯電路反相并輸出第J輸入數(shù)據(jù)作為第J輸出數(shù)據(jù)，如果第J標(biāo)志信號(hào)處于第二邏輯電平，那么所述第二邏輯電路輸出未反相的第J輸入數(shù)據(jù)作為第J輸出數(shù)據(jù)。
19.如權(quán)利要求17所述的數(shù)據(jù)反相電路，其中所述比較器包括比較電壓發(fā)生器電路，響應(yīng)于內(nèi)部邏輯信號(hào)而產(chǎn)生比較電壓；基準(zhǔn)電壓發(fā)生器電路，產(chǎn)生預(yù)定的基準(zhǔn)電壓；以及差分放大器，將所述比較電壓與所述基準(zhǔn)電壓進(jìn)行比較并根據(jù)比較的結(jié)果輸出內(nèi)部標(biāo)志信號(hào)，其中如果I位內(nèi)部邏輯信號(hào)中的一半或更多是具有第一邏輯電平的位，那么比較電壓的電平高于基準(zhǔn)電壓的電平。
20.如權(quán)利要求16所述的數(shù)據(jù)反相電路，其中所述標(biāo)志信號(hào)發(fā)生器包括第一反相器，反相內(nèi)部標(biāo)志信號(hào)并輸出反相的內(nèi)部標(biāo)志信號(hào)；第二反相器，反相第J標(biāo)志信號(hào)并輸出反相的第J標(biāo)志信號(hào)；第一開關(guān)，響應(yīng)于第J標(biāo)志信號(hào)而被導(dǎo)通或截止，當(dāng)所述第一開關(guān)導(dǎo)通時(shí)，接收反相的內(nèi)部標(biāo)志信號(hào)，并輸出反相的內(nèi)部標(biāo)志信號(hào)；以及第二開關(guān)，響應(yīng)于反相的第J標(biāo)志信號(hào)而被導(dǎo)通或截止，當(dāng)所述第二開關(guān)導(dǎo)通時(shí)接收內(nèi)部標(biāo)志信號(hào)，并輸出內(nèi)部標(biāo)志信號(hào)。
21.如權(quán)利要求16所述的數(shù)據(jù)反相電路，其中多個(gè)反相電路的至少一個(gè)還包括延遲電路，所述延遲電路接收第J輸入數(shù)據(jù)，延遲第J輸入數(shù)據(jù)預(yù)定時(shí)間，并輸出延遲的第J輸入數(shù)據(jù)到第二邏輯電路，其中所述預(yù)定時(shí)間是在第J輸入數(shù)據(jù)輸入到第一邏輯電路之后，直到從所述標(biāo)志信號(hào)發(fā)生器輸出第J標(biāo)志信號(hào)為止所花費(fèi)的時(shí)間。
22.如權(quán)利要求10所述的數(shù)據(jù)反相電路，其中多個(gè)反相電路的至少一個(gè)還包括第一邏輯電路，接收多個(gè)輸入數(shù)據(jù)中的第J輸入數(shù)據(jù)和第J-1輸入數(shù)據(jù)，確定有多少所述第J輸入數(shù)據(jù)的位與第J-1輸入數(shù)據(jù)的相應(yīng)位反相的結(jié)果，并根據(jù)所確定的結(jié)果輸出內(nèi)部邏輯信號(hào)，其中J是大于1的正整數(shù)；比較電路，響應(yīng)于所述內(nèi)部邏輯信號(hào)輸出內(nèi)部標(biāo)志信號(hào)和反相的內(nèi)部標(biāo)志信號(hào)；選擇器，響應(yīng)于所述第J-1標(biāo)志信號(hào)，選擇內(nèi)部標(biāo)志信號(hào)和反相的內(nèi)部標(biāo)志信號(hào)中的任意一個(gè)，并輸出所選擇的信號(hào)作為第J標(biāo)志信號(hào)；以及第二邏輯電路，響應(yīng)于第J標(biāo)志信號(hào)，反相并輸出第J輸入數(shù)據(jù)或輸出未反相的第J輸入數(shù)據(jù)作為多個(gè)輸出數(shù)據(jù)中的第J輸出數(shù)據(jù)。
23.如權(quán)利要求22所述的數(shù)據(jù)反相電路，其中內(nèi)部邏輯信號(hào)包括I位，第一邏輯電路在I位內(nèi)部邏輯信號(hào)中以第一邏輯電平輸出的位數(shù)與第J輸入數(shù)據(jù)和第J-1輸入數(shù)據(jù)的反相位數(shù)相同。
24.如權(quán)利要求23所述的數(shù)據(jù)反相電路，其中如果I位內(nèi)部邏輯信號(hào)中的一半或更多是具有第一邏輯電平的位，那么比較電路輸出具有第一邏輯電平的內(nèi)部標(biāo)志信號(hào)和具有第二邏輯電平的反相的內(nèi)部標(biāo)志信號(hào)，以及如果小于一半的I位內(nèi)部邏輯信號(hào)是具有第一邏輯電平的位，那么輸出具有第二邏輯電平的內(nèi)部標(biāo)志信號(hào)和具有第一邏輯電平的反相的內(nèi)部標(biāo)志信號(hào)，如果第J-1標(biāo)志信號(hào)處于第一邏輯電平，那么選擇器輸出反相的內(nèi)部標(biāo)志信號(hào)作為第J標(biāo)志信號(hào)，如果第J-1標(biāo)志信號(hào)處于第二邏輯電平，那么選擇器輸出內(nèi)部標(biāo)志信號(hào)作為第J標(biāo)志信號(hào)，以及如果第J標(biāo)志信號(hào)處于第一邏輯電平，那么第二邏輯電路反相并輸出第J輸入數(shù)據(jù)作為第J輸出數(shù)據(jù)，如果第J標(biāo)志信號(hào)處于第二邏輯電平，那么第二邏輯電路輸出未反相的第J輸入數(shù)據(jù)作為第J輸出數(shù)據(jù)。
25.如權(quán)利要求23所述的數(shù)據(jù)反相電路，其中比較電路包括比較器，響應(yīng)于內(nèi)部邏輯信號(hào)而輸出內(nèi)部標(biāo)志信號(hào)；以及反相器，反相內(nèi)部標(biāo)志信號(hào)并輸出反相的內(nèi)部標(biāo)志信號(hào)，其中所述比較器包括比較電壓發(fā)生器電路，響應(yīng)于內(nèi)部邏輯信號(hào)而產(chǎn)生比較電壓；基準(zhǔn)電壓發(fā)生器電路，產(chǎn)生預(yù)定的基準(zhǔn)電壓；以及差分放大器，將比較電壓與基準(zhǔn)電壓進(jìn)行比較并根據(jù)比較結(jié)果輸出內(nèi)部標(biāo)志信號(hào)，其中如果I位內(nèi)部邏輯信號(hào)的一半或更多是具有第一邏輯電平的位，那么比較電壓大于基準(zhǔn)電壓。
26.如權(quán)利要求23所述的數(shù)據(jù)反相電路，其中所述比較電路包括比較電壓發(fā)生器電路，響應(yīng)于內(nèi)部邏輯信號(hào)而產(chǎn)生比較電壓；基準(zhǔn)電壓發(fā)生器電路，產(chǎn)生預(yù)定的基準(zhǔn)電壓；以及內(nèi)部標(biāo)志信號(hào)發(fā)生器電路，將比較電壓與基準(zhǔn)電壓進(jìn)行比較，并根據(jù)比較的結(jié)果輸出內(nèi)部標(biāo)志信號(hào)和反相的內(nèi)部標(biāo)志信號(hào)，其中如果I位內(nèi)部邏輯信號(hào)的一半或更多是具有第一邏輯電平的位，那么比較電壓的電平高于基準(zhǔn)電壓。
27.如權(quán)利要求26所述的數(shù)據(jù)反相電路，其中所述內(nèi)部標(biāo)志信號(hào)發(fā)生器電路包括差分放大器電路，響應(yīng)于控制信號(hào)而被啟動(dòng)或禁止，當(dāng)啟動(dòng)時(shí)，將比較電壓與基準(zhǔn)電壓進(jìn)行比較，并根據(jù)比較的結(jié)果輸出第一輸出信號(hào)到第一節(jié)點(diǎn)和輸出第二輸出信號(hào)到第二節(jié)點(diǎn)；第一輸出電路，響應(yīng)于控制信號(hào)而接收從第一節(jié)點(diǎn)輸出的第一輸出信號(hào)，并輸出所接收的第一輸出信號(hào)作為內(nèi)部標(biāo)志信號(hào)；以及第二輸出電路，響應(yīng)于控制信號(hào)而接收從第二節(jié)點(diǎn)輸出的第二輸出信號(hào)，并輸出所接收的第二輸出信號(hào)作為反相的內(nèi)部標(biāo)志信號(hào)。
28.如權(quán)利要求27所述的數(shù)據(jù)反相電路，其中所述差分放大器電路包括電流源電路，響應(yīng)于控制信號(hào)而被啟動(dòng)或禁止；差分晶體管，當(dāng)所述電流源電路被啟動(dòng)時(shí)，響應(yīng)于比較電壓和基準(zhǔn)電壓而改變第一輸出信號(hào)和第二輸出信號(hào)之一的電平，并輸出所改變的結(jié)果到第一輸出線對(duì)；放大晶體管，當(dāng)所述電流源電路被啟動(dòng)時(shí)，放大第一輸出線對(duì)上的第一輸出信號(hào)和第二輸出信號(hào)，并分別輸出所放大的信號(hào)到第二輸出線對(duì)的第一節(jié)點(diǎn)和第二節(jié)點(diǎn)；以及復(fù)位晶體管，響應(yīng)于控制信號(hào)而被導(dǎo)通或截止，當(dāng)所述復(fù)位晶體管導(dǎo)通時(shí)預(yù)充電第一輸出線對(duì)和第二輸出線對(duì)至內(nèi)部電壓電平。
29.如權(quán)利要求28所述的數(shù)據(jù)反相電路，其中所述放大晶體管與所述第二輸出線對(duì)交叉耦合。
30.如權(quán)利要求28所述的數(shù)據(jù)反相電路，其中所述第一輸出電路包括第一反相電路，響應(yīng)于控制信號(hào)而被啟動(dòng)或禁止，以及當(dāng)所述第一反相電路被啟動(dòng)時(shí)，反相并輸出從第一節(jié)點(diǎn)輸出的第一輸出信號(hào)；以及第一鎖存電路，鎖存從第一反相電路輸出的反相的第一輸出信號(hào)，以及反相并輸出所鎖存的信號(hào)作為內(nèi)部標(biāo)志信號(hào)，其中所述第二輸出電路包括第二反相電路，響應(yīng)于控制信號(hào)而被啟動(dòng)或禁止，以及當(dāng)所述第二反相電路被啟動(dòng)時(shí)，反相并輸出從第二節(jié)點(diǎn)輸出的第二輸出信號(hào)；以及第二鎖存電路，鎖存從第二反相電路輸出的反相的第二輸出信號(hào)，以及反相并輸出所鎖存的信號(hào)作為反相的內(nèi)部標(biāo)志信號(hào)，其中當(dāng)所述復(fù)位晶體管導(dǎo)通時(shí)，第一反相電路和第二反相電路被禁止。
31.如權(quán)利要求22所述的數(shù)據(jù)反相電路，其中所述選擇器包括反相器，反相第J標(biāo)志信號(hào)并輸出反相的第J標(biāo)志信號(hào)；第一開關(guān)，響應(yīng)于第J標(biāo)志信號(hào)而被導(dǎo)通或截止，當(dāng)所述第一開關(guān)導(dǎo)通時(shí)接收并輸出反相的內(nèi)部標(biāo)志信號(hào)；以及第二開關(guān)，響應(yīng)于反相的第J標(biāo)志信號(hào)而被導(dǎo)通或截止，當(dāng)所述第二開關(guān)導(dǎo)通時(shí)接收并輸出內(nèi)部標(biāo)志信號(hào)。
32.如權(quán)利要求22所述的數(shù)據(jù)反相電路器件，其中多個(gè)反相電路的至少一個(gè)還包括延遲電路，所述延遲電路接收第J輸入數(shù)據(jù)，延遲第J輸入數(shù)據(jù)預(yù)定時(shí)間，并輸出延遲的第J輸入數(shù)據(jù)到第二邏輯電路，其中預(yù)定時(shí)間是在第J輸入數(shù)據(jù)輸入到第一邏輯電路之后，直到從選擇器輸出第J標(biāo)志信號(hào)為止所花費(fèi)的時(shí)間。
33.一種在具有多位預(yù)取結(jié)構(gòu)的半導(dǎo)體器件中使用的數(shù)據(jù)反相方法，該方法包括(a)并行接收與初始輸入數(shù)據(jù)同時(shí)預(yù)取的多個(gè)輸入數(shù)據(jù)；(b)確定初始輸入數(shù)據(jù)和多個(gè)輸入數(shù)據(jù)當(dāng)中在輸出順序上相鄰的兩個(gè)輸入數(shù)據(jù)有多少相應(yīng)位彼此反相，并根據(jù)確定的結(jié)果產(chǎn)生多個(gè)標(biāo)志信號(hào)；以及(c)響應(yīng)于多個(gè)標(biāo)志信號(hào)執(zhí)行對(duì)多個(gè)輸入數(shù)據(jù)的反相/非反相，以及產(chǎn)生多個(gè)輸出數(shù)據(jù)，其中初始輸入數(shù)據(jù)是在先前時(shí)鐘周期期間輸出的輸出數(shù)據(jù)。
全文摘要
集成電路器件包括數(shù)據(jù)反相電路，所述數(shù)據(jù)反相電路被配置為計(jì)算與由數(shù)據(jù)反相電路先前產(chǎn)生的輸出數(shù)據(jù)的有序組并行的輸入數(shù)據(jù)的至少第一有序組和第二有序組。所述數(shù)據(jù)反相電路還被配置為只要在輸入數(shù)據(jù)的第一有序組和輸出數(shù)據(jù)的有序組之間的位差數(shù)目大于輸入數(shù)據(jù)的第一有序組尺寸的一半，以及在輸入數(shù)據(jù)的第二有序組和輸入數(shù)據(jù)的第一有序組的形式之間的位差數(shù)目大于輸入數(shù)據(jù)的第二有序組尺寸的一半，則在其輸出端產(chǎn)生輸入數(shù)據(jù)的第一和第二有序組的反相形式作為并行的數(shù)據(jù)的第一和第二有序組的形式。
文檔編號(hào)G06F13/42GK1627283SQ20041005505
公開日2005年6月15日 申請(qǐng)日期2004年4月5日 優(yōu)先權(quán)日2003年12月13日
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