本發(fā)明涉及集成電路領域中的分頻技術，尤其涉及一種保持分頻時鐘相位一致的方法及分頻電路。

背景技術：

隨著消費類電子的迅猛發(fā)展，芯片的功能越來越復雜，規(guī)模也越來越大。芯片中集成的模塊也越來越大、越來越復雜，如處理器、存儲模塊等。為了方便全芯片的綜合實現(xiàn)，這些大的模塊通常采用單獨固化(harden)的方式合入全芯片網(wǎng)表(netlist)中。

為了適應芯片的不同應用場景，芯片內(nèi)有些大模塊的時鐘源往往比較多樣，有適應高性能的高頻時鐘，也有適應低功耗需要的低頻時鐘。其中這些大的模塊也會根據(jù)自身功能特點劃分不同的功能模式，不同的功能模式將需要不同的時鐘源；在不同的功能模式下還可能會需要多個時鐘，并且不同時鐘間還會有分頻比和相位的要求。

在個別芯片應用場景中，同一時鐘源及其分頻時鐘要同時送給某個大模塊，同時分頻時鐘又要送給其他模塊，并且這些模塊間又有數(shù)據(jù)交互。如果該大模塊采用單獨固化的方式，為了方便實現(xiàn)該模塊對源時鐘和其分頻時鐘的相位要求，需要將源時鐘及其用于產(chǎn)生分頻時鐘的分頻模塊放置在需要單獨固化的大模塊中，由源時鐘分頻產(chǎn)生分頻時鐘的分頻動作在固化模塊內(nèi)部實現(xiàn)。對于單獨固化的模塊，是不適宜將分頻時鐘輸出給其他模塊用的，因為固化的模塊有時鐘輸入和時鐘輸出將會導致綜合實現(xiàn)時很難做到全芯片的時序收斂。為了提供分頻時鐘給其他模塊用，只能在固化的大模塊外面復制一個分頻模塊來產(chǎn)生分頻時鐘提供其他模塊。由于這些模塊間基于分頻時鐘有數(shù)據(jù)交互，隨著全芯 片布局布線越來越大，存在數(shù)據(jù)交互的兩個寄存器的時鐘又是由兩個不同的分頻器產(chǎn)生，如何保證固化模塊內(nèi)外分頻器產(chǎn)生分頻時鐘相位一致，便成為模塊功能正確與否的關鍵，對于此問題，相關技術尚未解決。

技術實現(xiàn)要素：

為解決上述技術問題，本發(fā)明實施例提供了一種保持分頻時鐘相位一致的方法及分頻電路。

本發(fā)明實施例提供的保持分頻時鐘相位一致的方法，包括：

將第一分頻器的最后一級寄存器的d輸入端與第二分頻器的最后一級寄存器的d輸入端連通；所述第一分頻器位于固化模塊的外部，所述第二分頻器位于所述固化模塊的內(nèi)部；

通過所述第一分頻器和所述第二分頻器對源時鐘信號分別進行分頻，在所述第一分頻器的最后一級寄存器的q輸出端輸出第一分頻信號，在所述第二分頻器的最后一級寄存器的q輸出端輸出第二分頻信號；其中，所述第一分頻信號與所述第二分頻信號的相位一致。

本發(fā)明實施例中，所述將第一分頻器的最后一級寄存器的d輸入端與第二分頻器的最后一級寄存器的d輸入端連通，包括：

將所述第一分頻器的最后一級寄存器的d輸入端引出；

將所述第二分頻器的最后一級寄存器的d輸入端與輸入源斷開，將所述第一分頻器引出的d輸入端接至所述第二分頻器的d輸入端。

本發(fā)明實施例中，所述方法還包括：

在所述第一分頻器最后一級寄存器的d輸入端與所述第二分頻器的最后一級寄存器的d輸入端之間，設置流水線(pipeline)寄存器。

本發(fā)明實施例中，所述第一分頻器中的寄存器和所述第二分頻器中的寄存器由d觸發(fā)器組成。

本發(fā)明實施例中，所述pipeline寄存器由d觸發(fā)器組成。

本發(fā)明實施例提供的分頻電路，包括：第一分頻器、第二分頻器；所述第 一分頻器位于固化模塊的外部，所述第二分頻器位于所述固化模塊的內(nèi)部；所述第一分頻器的最后一級寄存器的d輸入端與所述第二分頻器的最后一級寄存器的d輸入端連通；

所述第一分頻器，用于對源時鐘信號進行分頻，在所述第一分頻器的最后一級寄存器的q輸出端輸出第一分頻信號；

所述第二分頻器，用于對所述源時鐘信號進行分頻，在所述第二分頻器的最后一級寄存器的q輸出端輸出第二分頻信號；

其中，所述第一分頻信號與所述第二分頻信號的相位一致。

本發(fā)明實施例中，所述第二分頻器的最后一級寄存器的d輸入端與輸入源斷開；

所述第一分頻器的最后一級寄存器的d輸入端引出后，接至所述第二分頻器的d輸入端。

本發(fā)明實施例中，在所述第一分頻器最后一級寄存器的d輸入端與所述第二分頻器的最后一級寄存器的d輸入端之間，設置有pipeline寄存器。

本發(fā)明實施例中，所述第一分頻器中的寄存器和所述第二分頻器中的寄存器由d觸發(fā)器組成。

本發(fā)明實施例中，所述pipeline寄存器由d觸發(fā)器組成。

本發(fā)明實施例的技術方案中，第一分頻器位于固化模塊的外部，第二分頻器位于所述固化模塊的內(nèi)部；將第一分頻器的最后一級寄存器的d輸入端與第二分頻器的最后一級寄存器的d輸入端連通；這樣，通過所述第一分頻器和所述第二分頻器對源時鐘信號分別進行分頻，在所述第一分頻器的最后一級寄存器的q輸出端輸出第一分頻信號，在所述第二分頻器的最后一級寄存器的q輸出端輸出第二分頻信號；所述第一分頻信號與所述第二分頻信號的相位一致。可見，本發(fā)明實施例的技術方案不僅保證了單獨的固化(harden)模塊的易實現(xiàn)性，又保證了單獨固化模塊內(nèi)外分頻時鐘的相位一致性，從而保證電路功能的正確性，符合當前系統(tǒng)級芯片(soc，system-on-a-chip)設計復雜性的需求。

附圖說明

圖1為分布式分頻時鐘架構示意圖；

圖2為本發(fā)明實施例的保持分頻時鐘相位一致的方法的流程示意圖；

圖3為本發(fā)明實施例的分布式分頻時鐘相位對齊示意圖一；

圖4為本發(fā)明實施例的分布式分頻時鐘相位對齊示意圖二；

圖5為本發(fā)明實施例的分布式分頻時鐘相位對齊示意圖三；

圖6為本發(fā)明實施例的分頻電路的結(jié)構組成示意圖。

具體實施方式

為了能夠更加詳盡地了解本發(fā)明實施例的特點與技術內(nèi)容，下面結(jié)合附圖對本發(fā)明實施例的實現(xiàn)進行詳細闡述，所附附圖僅供參考說明之用，并非用來限定本發(fā)明實施例。

隨著soc設計規(guī)模的不斷增大，在芯片設計中出現(xiàn)很多單獨固化(harden)的模塊，稱為固化模塊，這些固化模塊的時鐘關系有些還比較復雜、多樣，這種情況下便較為容易產(chǎn)生分布式時鐘分頻的情況。如圖1所示，harden_module模塊是單獨固化的，為固化模塊。該模塊需要的時鐘也較為復雜，需要芯片頂層輸入top_wclk時鐘，并在該模塊內(nèi)部做4分頻產(chǎn)生module_div_wclk時鐘。

由于這個模塊是單獨固化實現(xiàn)的，將內(nèi)部分頻時鐘module_div_wclk保留供內(nèi)部寄存器使用，與此同時，輸出給模塊外部寄存器使用，這樣不利于harden_module的固化實現(xiàn)，因為受限于module_div_wclk時鐘的時序收斂困難。為了保證功能的正確性，需要在harden_module外部，來實現(xiàn)對top_wclk的分頻操作，從而產(chǎn)生out_div_wclk提供給外部模塊使用。

在具體芯片實現(xiàn)過程中，harden_module內(nèi)外兩個分頻器所使用的復位源可能并不一樣，或者時鐘樹分叉生長等原因，從而導致內(nèi)外兩個分頻器退出復位態(tài)的時間點就可能不同，進而導致兩個分頻器產(chǎn)生的分頻時鐘module_div_wclk和out_div_wclk相位并不相同。在邏輯功能上，是需要module_div_wclk和out_div_wclk相位一致，并彼此驅(qū)動寄存器間存在數(shù) 據(jù)交互，如果相位不一樣，便會導致功能異常。

基于此，本發(fā)明實施例提供了一種保持分頻時鐘相位一致的方法，如圖2所示，所述保持分頻時鐘相位一致的方法包括以下步驟：

步驟201：將第一分頻器的最后一級寄存器的d輸入端與第二分頻器的最后一級寄存器的d輸入端連通；所述第一分頻器位于固化模塊的外部，所述第二分頻器位于所述固化模塊的內(nèi)部。

在分布式分頻時鐘場景中，在單獨固化模塊內(nèi)外都存在分頻器，本示例將位于固化模塊外部的分頻器稱為第一分頻器，將位于固化模塊內(nèi)部的分頻器稱為第二分頻器。

兩個分頻器輸出時鐘相位不能對齊，是因為兩個分頻器最后一級寄存器(也即時鐘輸出寄存器)的d輸入端的輸入不同，從而導致各自的q輸出端輸出不同，即輸出時鐘相位不一致。

根據(jù)時鐘相位不能對齊產(chǎn)生原因，本發(fā)明實施例將第一分頻器的最后一級寄存器的d輸入端與第二分頻器的最后一級寄存器的d輸入端連通。

如圖3所示，將harden_module內(nèi)外部分頻器的d輸入端連通。

更為具體地，將所述第一分頻器的最后一級寄存器的d輸入端引出；將所述第二分頻器的最后一級寄存器的d輸入端與輸入源斷開，將所述第一分頻器引出的d輸入端接至所述第二分頻器的d輸入端。

如圖4所示，將harden_module外部的分頻器的最后一級寄存器找到，并將該寄存器的d輸入端引出；將harden_module內(nèi)部分頻器最后一級寄存器找到，并將該寄存器的d輸入端與輸入源斷開，將外部分頻器引出的d輸入端接至該寄存器的d輸入端。這里，本示例以分頻器為4分頻器(div4)為例進行解釋說明。在外部分頻器div4中，找到最后一級輸出寄存器(clko)，將該寄存器的d輸入端引出；在內(nèi)部分頻器div4中，找到最后一級寄存器(clko)，將其原有的d輸入端邏輯打斷，將外部分頻器引出的d輸入端接至該寄存器d輸入端，這樣便能保證內(nèi)外部分頻器最后一級寄存器d輸入端是一致的，從而保證內(nèi)外部分頻器輸出的時鐘相位是一致的。

本發(fā)明實施例中，將固化模塊外部分頻器最后一級寄存器的d輸入端連接至內(nèi)部分頻器最后一級寄存器的d輸入端，更加易于固化模塊時鐘收斂。

在具體實現(xiàn)過程中，固化模塊內(nèi)外分頻器所用高頻時鐘由于時鐘樹生成差異，內(nèi)部分頻器時鐘上升沿可能會在外部分頻器時鐘上升沿之前到來，可能導致外部分頻器的d輸入端引入內(nèi)部分頻器后，時序難于收斂。為此，在所述第一分頻器最后一級寄存器的d輸入端與所述第二分頻器的最后一級寄存器的d輸入端之間，設置pipeline寄存器。如圖5所示，在寄存器d輸入端引出路徑上插入pipeline寄存器，來緩解時序緊張。

步驟202：通過所述第一分頻器和所述第二分頻器對源時鐘信號分別進行分頻，在所述第一分頻器的最后一級寄存器的q輸出端輸出第一分頻信號，在所述第二分頻器的最后一級寄存器的q輸出端輸出第二分頻信號；其中，所述第一分頻信號與所述第二分頻信號的相位一致。

本發(fā)明實施例中，所述第一分頻器中的寄存器和所述第二分頻器中的寄存器由d觸發(fā)器組成。所述pipeline寄存器由d觸發(fā)器組成。

本發(fā)明實施例，解決了分布式分頻時鐘相位無法對齊的問題，易于前后端實現(xiàn)，為當前芯片規(guī)模不斷增大提供了基礎，帶來了方便。

圖6為本發(fā)明實施例的分頻電路的結(jié)構組成示意圖，如圖6所示，所述分頻電路包括：第一分頻器61、第二分頻器62；所述第一分頻器61位于固化模塊63的外部，所述第二分頻器62位于所述固化模塊63的內(nèi)部；所述第一分頻器61的最后一級寄存器的d輸入端與所述第二分頻器62的最后一級寄存器的d輸入端連通；

所述第一分頻器61，用于對源時鐘信號進行分頻，在所述第一分頻器61的最后一級寄存器的q輸出端輸出第一分頻信號；

所述第二分頻器62，用于對所述源時鐘信號進行分頻，在所述第二分頻器62的最后一級寄存器的q輸出端輸出第二分頻信號；

其中，所述第一分頻信號與所述第二分頻信號的相位一致。

本發(fā)明實施例中，所述第二分頻器62的最后一級寄存器的d輸入端與輸 入源斷開；

所述第一分頻器61的最后一級寄存器的d輸入端引出后，接至所述第二分頻器62的d輸入端。

本發(fā)明實施例中，在所述第一分頻器61最后一級寄存器的d輸入端與所述第二分頻器62的最后一級寄存器的d輸入端之間，設置有pipeline寄存器。

本發(fā)明實施例中，所述第一分頻器61中的寄存器和所述第二分頻器62中的寄存器由d觸發(fā)器組成。所述pipeline寄存器由d觸發(fā)器組成。

本領域技術人員應當理解，圖6所示的分頻電路的實現(xiàn)可參照前述保持分頻時鐘相位一致的方法的相關描述而理解。

本發(fā)明實施例所記載的技術方案之間，在不沖突的情況下，可以任意組合。

以上所述，僅為本發(fā)明的具體實施方式，但本發(fā)明的保護范圍并不局限于此，任何熟悉本技術領域的技術人員在本發(fā)明揭露的技術范圍內(nèi)，可輕易想到變化或替換，都應涵蓋在本發(fā)明的保護范圍之內(nèi)。