本發(fā)明實(shí)施例是有關(guān)于一種具有延遲電路裝置的芯片系統(tǒng)，且特別是有關(guān)于一種具有延遲電路裝置的芯片系統(tǒng)且延遲電路裝置具有不同延遲時(shí)間結(jié)構(gòu)。

背景技術(shù)：

隨著電子單芯片系統(tǒng)(system-on-chip，soc)應(yīng)用的頻率提高，頻率偏移(clockskew)會(huì)增加。此些soc應(yīng)用通常包含抗偏移(de-skew)頻率電路，以確保頻率同步。在各種抗偏移頻率電路中，相較于相鎖定回路(phase-lockedloop，pll)電路或延遲鎖定回路(delay-lockedloop，dll)，由于同步鏡延遲(synchronousmirrordelay，smd)電路本身相對(duì)簡(jiǎn)易的電路結(jié)構(gòu)，此smd電路更適用于需要快速鎖定(locking)及低耗能的應(yīng)用。

圖1a繪示傳統(tǒng)集成電路芯片100的方塊圖。芯片100包含輸入緩沖器102、頻率驅(qū)動(dòng)器104、輸出緩沖器106、及電路方塊108，例如感測(cè)放大器。由于芯片100的各個(gè)元件具有阻抗(impedance)，此些元件引入訊號(hào)延遲。舉例來(lái)說(shuō)，輸入緩沖器102從外部頻率(extclk)110接收頻率訊號(hào)，傳送此頻率訊號(hào)至頻率驅(qū)動(dòng)器104，并引入內(nèi)部延遲時(shí)間期間td1。響應(yīng)地，頻率驅(qū)動(dòng)器104產(chǎn)生內(nèi)部頻率(intclk)訊號(hào)以控制輸出緩沖器106的數(shù)據(jù)輸出，輸出緩沖器106對(duì)于電路方塊108所輸出的數(shù)據(jù)進(jìn)行緩沖。頻率驅(qū)動(dòng)器104引入內(nèi)部延遲時(shí)間期間td2。輸出緩沖器106具有內(nèi)部延遲時(shí)間期間td3，輸出緩沖器106由內(nèi)部頻率訊號(hào)intclk所觸發(fā)，并輸出數(shù)據(jù)至數(shù)據(jù)總線(dq)112。由于此些延遲td1、td2、及td3，于外路頻率110及數(shù)據(jù)總線112之間的整體延遲等于td1+td2+td3。如此，相對(duì)于外部頻率訊號(hào)extclk，芯片100的輸出數(shù)據(jù)系被延遲。

圖1b繪示波形示意圖，波形120代表外部頻率110的外部頻率訊號(hào)extclk，波形122代表頻率驅(qū)動(dòng)器104的內(nèi)部頻率訊號(hào)intclk，波形124 代表輸出至數(shù)據(jù)總線112的數(shù)據(jù)。如圖1b所示，因?yàn)檩斎刖彌_器102及頻率驅(qū)動(dòng)器104所引入的延遲，內(nèi)部頻率訊號(hào)波形122上升(或下降)邊緣落后外部頻率訊號(hào)波形120上升(或下降)邊緣。舉例來(lái)說(shuō)，波形120于時(shí)間t1傳送低位階，而波形122于時(shí)間t2傳送低位階，時(shí)間t2晚于時(shí)間t1。再者，由于輸出緩沖器106所引入的延遲，輸出緩沖器106于時(shí)間t3輸出數(shù)據(jù)至數(shù)據(jù)總線112，時(shí)間t3更落后波形122的下降邊緣(于時(shí)間t2)。如圖1b所示，于外部頻率110及數(shù)據(jù)總線112之間的整體延遲為td1+td2+td3。如此，由于此些延遲所導(dǎo)致的頻率偏移，芯片100的讀取操作會(huì)不準(zhǔn)確。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本發(fā)明的第一方面，提出一種延遲電路。此延遲電路包括一正向延遲電路，具有多個(gè)第一級(jí)。各第一級(jí)引入一延遲時(shí)間，這些第一級(jí)的這些延遲時(shí)間是不同的。延遲電路更包括：一控制電路耦接至該正向延遲電路；以及一反向延遲電路，反向低遲電路耦接至該控制電路，并具有多個(gè)第二級(jí)。各第二級(jí)引入一延遲時(shí)間，這些第二級(jí)的這些延遲時(shí)間是不同的。

根據(jù)本發(fā)明的第二方面，提出一種具有延遲電路的芯片系統(tǒng)，包括：一輸入端口，用以接收一訊號(hào)；一輸出緩沖器，用以輸出數(shù)據(jù)；以及一延遲電路，耦接至該輸入端及該輸出緩沖器。延遲電路協(xié)調(diào)一第一時(shí)間及一第二時(shí)間，該第一時(shí)間為該輸入端口接收訊號(hào)的時(shí)間，該第二時(shí)間為該輸出緩沖器輸出該數(shù)據(jù)的時(shí)間。延遲電路包括正向延遲電路，具有多個(gè)第一級(jí)。各第一級(jí)引入一延遲時(shí)間，這些第一級(jí)的這些延遲時(shí)間是不同的。延遲電路更包括一控制電路耦接至該正向延遲電路、以及一反向延遲電路，反向低遲電路耦接至該控制電路，并具有多個(gè)第二級(jí)。各第二級(jí)引入一延遲時(shí)間，這些第二級(jí)的這些延遲時(shí)間是不同的。

為了對(duì)本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下：

附圖說(shuō)明

圖1a繪示傳統(tǒng)集成電路芯片的方塊圖。

圖1b繪示的波形示意圖顯示圖1a的電路芯片的波形。

圖2a繪示具有延遲電路的集成電路芯片的方塊圖。

圖2b繪示的波形示意圖顯示圖2a的電路芯片的波形。

圖2c繪示圖2a的電路芯片的示意圖。

圖2d繪示圖2c的電路芯片的范例時(shí)序圖。

圖3a繪示圖2a的操作于高頻率且具有延遲電路結(jié)構(gòu)的電路芯片的示意圖。

圖3b繪示圖2a的操作于低頻率且具有圖3a所示的電路延遲電路結(jié)構(gòu)的電路芯片的示意圖。

圖4繪示依據(jù)一實(shí)施例的包含延遲電路結(jié)構(gòu)的電路芯片的示意圖。

圖5a繪示依據(jù)另一實(shí)施例的操作于高頻率且具有延遲電路結(jié)構(gòu)的電路芯片的示意圖。

圖5b繪示圖5b所示的操作于低頻率的電路芯片的示意圖。

圖6繪示依據(jù)一實(shí)施例的包含延遲電路結(jié)構(gòu)的電路芯片的示意圖。

【符號(hào)說(shuō)明】

100、200、400、500：集成電路芯片

102、204、404、504：輸入緩沖器

202、402、502：延遲電路

104、206、406、506：頻率驅(qū)動(dòng)器

106、208、408、508：輸出緩沖器

108、210：電路方塊

110、212、412、512：外部頻率

112、214、414、514：數(shù)據(jù)總線

120、122、124、220、222、224：波形

250、450、550：虛設(shè)延遲電路

252、452、552：fdc

252a、452a：fdc的柵

254、454、554：mcc

254a、454a：mcc的柵

256、456、556：bdc

256a、456a：bdc的柵

280、282、480、482、580、582：箭號(hào)

552-1～552-14：fdc的一組柵

556-1～556-14：bdc的一組柵

a：輸入緩沖器的輸出

b：虛設(shè)延遲電路的輸出

c1：fdc第1個(gè)柵的輸出

c2：fdc第2個(gè)柵的輸出

c3：fdc第3個(gè)柵的輸出

cn-1：fdc第n-1個(gè)柵的輸出

cn：fdc第n個(gè)柵的輸出

dn：mcc第n個(gè)柵的輸出

e：bdc的輸出

f：頻率驅(qū)動(dòng)器的輸出

dq：數(shù)據(jù)總線

extclk：外部頻率訊號(hào)

intclk：內(nèi)部頻率訊號(hào)

t1～t14、td1、td2、td3、tck：延遲時(shí)間

t1、t2、t3、t21、t22、t23、t24：時(shí)間

tv1、tv2：時(shí)間差

具體實(shí)施方式

于此，依據(jù)本發(fā)明實(shí)施例將參照?qǐng)D示作說(shuō)明。若可能，相同的參考數(shù)字將在此些圖式中用來(lái)參照相同或相仿的部件。

圖2a繪示集成電路芯片200的方塊圖，集成電路芯片200包含延遲電路202。延遲電路202可為同步鏡(synchronousmirror)延遲電路。電路芯片200更包含輸入緩沖器204、頻率驅(qū)動(dòng)器206、輸出緩沖器208、及電路方塊210。芯片200接收來(lái)自外部頻率212的頻率訊號(hào)extclk，并輸出數(shù)據(jù)至數(shù)據(jù)總線(dq)214。在范例實(shí)施例中，輸入緩沖器204接收外部頻率訊號(hào)extclk并進(jìn)行緩沖、輸出緩沖后的頻率訊號(hào)至延遲電路202、并引入 內(nèi)部延遲時(shí)間期間td1。頻率驅(qū)動(dòng)器206接收延遲電路202所產(chǎn)生的延遲頻率訊號(hào)，并響應(yīng)地產(chǎn)生內(nèi)部頻率訊號(hào)intclk以控制輸出緩沖器208的輸出。在產(chǎn)生內(nèi)部頻率訊號(hào)intclk的過(guò)程中，頻率驅(qū)動(dòng)器206引入內(nèi)部延遲時(shí)間期間td2。輸出緩沖器208引入內(nèi)部延遲時(shí)間期間td3，并被內(nèi)部頻率訊號(hào)觸發(fā)而輸出數(shù)據(jù)至數(shù)據(jù)總線214。為了同步外部頻率212的外部頻率訊號(hào)extclk與輸出至數(shù)據(jù)總線214的數(shù)據(jù)，延遲電路202引入相等于2tck-(td1+td2+td3)的延遲時(shí)間，tck為外部頻率訊號(hào)的一個(gè)頻率周期(cycle)。

圖2b繪示波形示意圖，其中波形220代表外部頻率212所產(chǎn)生的外部頻率訊號(hào)extclk，波形222代表頻率驅(qū)動(dòng)器206所產(chǎn)生的內(nèi)部頻率訊號(hào)intclk，波形224代表輸出至數(shù)據(jù)總線214的數(shù)據(jù)。如圖2b所示，波形220內(nèi)的外部頻率訊號(hào)extclk的第一、第二、及第三下降邊緣分別出現(xiàn)在時(shí)間t21、t22、及t24上。外部頻率訊號(hào)extclk系同步于時(shí)間t24的數(shù)據(jù)輸出dq，于此時(shí)數(shù)據(jù)總線214已準(zhǔn)備接收數(shù)據(jù)(亦即于外部頻率extclk的下降邊緣時(shí))。在一些實(shí)施例中，同步化包含相誤差(phaseerror)的程度。同步化的相誤差系說(shuō)明于下。于時(shí)間t21的外部頻率extclk的下降邊緣與輸出至數(shù)據(jù)總線214的第一數(shù)據(jù)之間的整體延遲為2tck。由于延遲電路202所引入的延遲時(shí)間期間，頻率驅(qū)動(dòng)器206輸出具有時(shí)間t23上的第一下降邊緣的內(nèi)部頻率訊號(hào)intclk。時(shí)間t23及時(shí)間t24(數(shù)據(jù)被輸出至數(shù)據(jù)總線214的時(shí)間)之間的時(shí)間期間為輸出緩沖器208所引入的延遲td3。

圖2c繪示電路芯片200的示意圖，顯示較詳細(xì)的延遲電路202。參照?qǐng)D2c，延遲電路202包含虛設(shè)(dummy)延遲電路250、正向延遲電路(forwarddelaycircuit，fdc)252、鏡控制電路(mirrorcontrolcircuit，mcc)254、及反向延遲電路(backwarddelaycircuit，bdc)256。虛設(shè)延遲電路250是將經(jīng)由輸入緩沖器204接收的外部頻率訊號(hào)extclk延遲一預(yù)定時(shí)間期間。在范例實(shí)施例中，虛設(shè)延遲電路250引入td1+td2+td3的延遲時(shí)間。fdc252包含多個(gè)柵252a，此些柵亦被稱為級(jí)(stage)。各柵252a可為and柵并引入相同的延遲時(shí)間td_gd。mcc254包含多個(gè)柵254a，此些柵可為nand柵。bdc256包含多個(gè)柵256a，此些柵亦被稱為級(jí)，各柵可為and柵并引入相同的延遲時(shí)間td_gd。fdc252的各柵252a的輸出被耦接至 mcc254的一個(gè)柵254a的輸入。各柵254a的輸出被耦接至bdc256的其中一個(gè)柵256a的輸入。經(jīng)由輸入緩沖器204接收的外部頻率訊號(hào)extclk的脈沖經(jīng)由fdc252而正向傳播至mcc254，并經(jīng)由bdc256而反向傳播至頻率驅(qū)動(dòng)器206。

圖2c的元件所引入的延遲時(shí)間系顯示在此些元件的上面或下面。亦即，輸入緩沖器202引入td1的延遲、虛設(shè)延遲電路250引入td1+td2+td3的延遲、fdc252引入tv1＝tck-(td1+td2+td3)的延遲、bdc256引入tv2＝tck-(td1+td2+td3)的延遲、頻率驅(qū)動(dòng)器206引入td2的延遲、而輸出緩沖器208引入td3的延遲。因此，包含延遲電路202的電路芯片200的整體延遲為td1+(td1+td2+td3)+[tck-(td1+td2+td3)]+[tck-(td1+td2+td3)]+td2+td3，等于2tck。

在一些實(shí)施例中，芯片200需要操作在大范圍的頻率。當(dāng)電路芯片200系操作在相對(duì)高頻率例如200mhz時(shí)，此頻率對(duì)應(yīng)至窄的外部頻率周期，無(wú)法容許任何顯著的相誤差，而同步后的頻率輸出需要高準(zhǔn)確度。亦即，外部頻率訊號(hào)是與數(shù)據(jù)輸出高準(zhǔn)確地協(xié)調(diào)。然而，當(dāng)電路芯片200是操作于低頻率例如50mhz時(shí)，此頻率對(duì)應(yīng)至相對(duì)寬的外部頻率周期，一般可容許較大的相誤差。亦即，外部頻率訊號(hào)是與數(shù)據(jù)輸出低準(zhǔn)確地協(xié)調(diào)。舉例來(lái)說(shuō)，在一實(shí)施例中，高頻率應(yīng)用可容許達(dá)5％的相誤差，低頻率應(yīng)用可容許達(dá)10％的相誤差。相誤差的一個(gè)主要因素在于fdc/bdc延遲的分辨率，此因素直接相關(guān)于延遲電路202各級(jí)的延遲時(shí)間td_gd。fdc252及bdc256的各者對(duì)應(yīng)的級(jí)所引入的累積誤差此處可稱為量化誤差。為了最小化量化誤差，fdc252及bdc256中的各級(jí)的延遲時(shí)間可非常地短。

再者，如上所述由于電路芯片200的整體延遲時(shí)間為2[tck-(td1+td2+td3)]，當(dāng)電路芯片200是操作于低頻率時(shí)，延遲電路202系產(chǎn)生較長(zhǎng)的延遲。延遲電路202的fdc252及bdc256中的級(jí)的整體數(shù)量，是由延遲電路202需被操作的最低頻率所決定。若電路芯片200系操作在高及低頻率兩者，不僅fdc252及bdc256中各級(jí)的延遲要引入短的延遲以改進(jìn)高頻率應(yīng)用的準(zhǔn)確性，并且整體可能(potential)的延遲需足夠地長(zhǎng)以用于低頻率應(yīng)用。如此，fdc252及bdc256的各者是被設(shè)計(jì)為具有許多級(jí)(柵)，此些級(jí)具有相同的短延遲，以符合預(yù)期的低頻率應(yīng)用的 要求，這種作法造成延遲電路202占據(jù)大電路面積，并耗損更多能量。

圖2d繪示圖2c的電路200的運(yùn)作時(shí)序圖。在此時(shí)序圖及圖2c所示者中，a為輸入緩沖器202的輸出，b為虛設(shè)延遲電路250的輸出，cn為fdc252的第n個(gè)柵的輸出，dn為mcc254的第n個(gè)柵的輸出，e為bdc256的輸出，而f為頻率驅(qū)動(dòng)器206的輸出。如圖2d所示，輸入緩沖器202引入td1的延遲，故外部頻率訊號(hào)extclk的脈沖與緩沖器202的輸出a的對(duì)應(yīng)的脈沖之間的時(shí)間差等于td1。相仿地，虛設(shè)延遲電路250引入td1+td2+td3的延遲，故輸入緩沖器202的輸出a的脈沖與虛設(shè)延遲電路250的輸出b的脈沖之間的時(shí)間差等于td1+td2+td3。fdc252引入tv1＝tck-(td1+td2+td3)的延遲。依照外部頻率訊號(hào)extclk的周期長(zhǎng)度tck，頻率訊號(hào)通過(guò)(traverse)不同數(shù)量的fdc252的柵252a。當(dāng)電路200用于高頻率時(shí)，tck對(duì)應(yīng)較窄，即fdc252引入的延遲(tv1＝tck-(td1+td2+td3))也被窄縮。如此，頻率訊號(hào)需通過(guò)更少的fdc252的柵。

在一實(shí)施例中，假設(shè)頻率訊號(hào)通過(guò)數(shù)量n的柵252a，其中n為大于或等于1的整數(shù)。參照?qǐng)D2c及圖2d，mcc254的第n個(gè)柵的輸出dn是由輸出cn及a所控制。輸出a控制哪一個(gè)或哪多個(gè)柵252a會(huì)被通過(guò)。

舉一例子，當(dāng)a及cn的輸出兩者包含邏輯“1”，mcc254于輸出dn輸出邏輯“0”。如圖2d所示，輸出a的頻率周期為tck。由于輸出a及輸出b之間的延遲為td1+td2+td3，當(dāng)輸出a升高且同時(shí)輸出dn降低時(shí)，輸出b及輸出dn之間的延遲等于tv1＝tck-(td1+td2+td3)。bdc256引入的延遲使得輸出dn及bdc256于e的輸出之間的延遲等于tv2＝tck-(td1+td2+td3)。

圖3a繪示電路芯片200的示意圖，其中fdc252及bdc256的各級(jí)的延遲時(shí)間系標(biāo)示在元件上。輸入緩沖器204、頻率驅(qū)動(dòng)器206、及輸出緩沖器208的延遲時(shí)間系相同于圖2c中所示者，而且也顯示在圖3a中。fdc252的多級(jí)252a與bdc256的多級(jí)256a的各級(jí)具有相同的延遲時(shí)間(t1)。延遲時(shí)間t1短得足以容許高頻率應(yīng)用，而級(jí)的數(shù)量系足夠以容許低頻率應(yīng)用。舉例來(lái)說(shuō)，當(dāng)電路芯片200系操作于高頻率例如200mhz時(shí)，外部頻率訊號(hào)extclk的周期tck為5ns。為了達(dá)成5％的相誤差，各級(jí)的 延遲時(shí)間t1系設(shè)定為0.25ns。假設(shè)虛設(shè)延遲250提供4.8ns的延遲，fdc252或bdc256所引入的延遲為tck-(td1+td2+td3)＝5ns-4.8ns＝0.2ns，此時(shí)間小于一個(gè)級(jí)的延遲(0.25ns)。因此，在高頻率操作的同步化可通過(guò)以下而被達(dá)成：使頻率訊號(hào)通過(guò)僅fdc252的第一級(jí)、及bdc256的最后一級(jí)，如圖3a中箭號(hào)280所示。

當(dāng)電路芯片200操作在低頻率例如50mhz時(shí)，外部頻率周期為20ns。因此，fdc252及bdc256的各者系產(chǎn)生一延遲等于tck-(td1+td2+td3)＝20ns-4.8ns＝15.2ns。由于各級(jí)的延遲時(shí)間t1為0.25ns，fdc252及bdc256的各者需至少61個(gè)級(jí)以產(chǎn)生足夠的延遲。如圖3b中箭號(hào)282所示，當(dāng)電路芯片200系操作于50mhz時(shí)，頻率訊號(hào)通過(guò)fdc252及bdc256的各者的61個(gè)級(jí)，以生成所需的延遲而同步化外部頻率訊號(hào)extclk及數(shù)據(jù)輸出。延遲電路202致能電路芯片200以操作在大范圍的頻率時(shí)，會(huì)占據(jù)電路芯片200相當(dāng)大電路面積，而導(dǎo)致較高的成本及耗能。

依據(jù)本發(fā)明實(shí)施例，延遲電路包含至少一fdc及至少一bdc。fdc具有串聯(lián)連接的多個(gè)級(jí)以使頻率訊號(hào)通過(guò)于第一方向，以引入延遲于頻率訊號(hào)內(nèi)。bdc具有于第二方向串聯(lián)連接的復(fù)數(shù)級(jí)，第二方向不同于第一方向，以引入另外的延遲于頻率訊號(hào)內(nèi)。fdc及bdc的此些級(jí)的對(duì)應(yīng)的延遲時(shí)間可以是不同的。在一實(shí)施例中，fdc的此些級(jí)的對(duì)應(yīng)的延遲時(shí)間于正向方向增加，而bdc的此些級(jí)的對(duì)應(yīng)的延遲時(shí)間于反向方向減少。在另一實(shí)施例中，fdc內(nèi)每一個(gè)級(jí)的延遲時(shí)間系短于正向方向的下一級(jí)的延遲時(shí)間，bdc內(nèi)每一個(gè)級(jí)的延遲時(shí)間系長(zhǎng)于反向方向的下一級(jí)的延遲時(shí)間。在另一實(shí)施例中，fdc及bdc的各者包含復(fù)數(shù)組的多個(gè)級(jí)。各組的級(jí)包含一個(gè)或多個(gè)級(jí)。各組內(nèi)級(jí)的數(shù)量可以不同。此些級(jí)的對(duì)應(yīng)的延遲時(shí)間在一個(gè)組中可以是相同的。fdc內(nèi)對(duì)應(yīng)組的多個(gè)級(jí)的延遲時(shí)間于正向方向增加，bdc內(nèi)對(duì)應(yīng)組的多個(gè)級(jí)的延遲時(shí)間于反向方向減少。

圖4繪示依據(jù)本發(fā)明一實(shí)施例的集成電路芯片400的示意圖。電路芯片400包含輸入緩沖器402、延遲電路404、頻率驅(qū)動(dòng)器406、及輸出緩沖器408。電路芯片400接收來(lái)自外部頻率412的頻率訊號(hào)extclk，并輸出數(shù)據(jù)至數(shù)據(jù)總線414。在范例實(shí)施例中，輸入緩沖器402接收外部頻率訊號(hào)并引入內(nèi)部延遲時(shí)間期間td1。頻率驅(qū)動(dòng)器406產(chǎn)生內(nèi)部頻率訊號(hào)intclk 以控制輸出緩沖器408的輸出數(shù)據(jù)。頻率驅(qū)動(dòng)器406引入內(nèi)部延遲時(shí)間期間td2。輸出緩沖器408引入內(nèi)部延遲時(shí)間期間td3，并被內(nèi)部頻率訊號(hào)intclk控制而輸出數(shù)據(jù)至數(shù)據(jù)總線414。

延遲電路404可為同步鏡延遲電路，同步鏡延遲電路包含虛設(shè)延遲電路450、fdc452、mcc454、及bdc456。虛設(shè)延遲電路450將頻率訊號(hào)延遲一預(yù)定時(shí)間期間。在范例實(shí)施例中，虛設(shè)延遲電路450引入td1+td2+td3的延遲時(shí)間，此時(shí)間等于輸入緩沖器402、頻率驅(qū)動(dòng)器406、及輸出緩沖器408(亦即電路芯片400中引入延遲的其他元件)的合并延遲。fdc452包含9個(gè)柵(級(jí))452a，具有延遲時(shí)間t1-19。bdc456也包含9個(gè)柵456a，具有延遲時(shí)間t1-t9。fdc452的柵452a的對(duì)應(yīng)的延遲時(shí)間t1-t9于正向方向增加，亦即t9＞t8＞t7＞t6＞t5＞t4＞t3＞t2＞t1。bdc456的柵456a的對(duì)應(yīng)的延遲時(shí)間t1-t9于反向方向增加，亦即t9＞t8＞t7＞t6＞t5＞t4＞t3＞t2＞t1。如上所述，延遲電路404引入一延遲使得輸出緩沖器414輸出的數(shù)據(jù)系同步于外部頻率412所輸出的外部頻率訊號(hào)extclk。于電路芯片400中，外部頻率訊號(hào)extclk及數(shù)據(jù)輸出之間的延遲為2tck，其中tck為外部頻率訊號(hào)extclk的一個(gè)頻率期間。詳言之，fdc452及bdc456的各者引入的延遲等于tck-(td1+td2+td3)。因此，當(dāng)電路芯片400系操作于高頻率及短tck時(shí)，fdc452及bdc456引入的延遲也可以是短的。這例如是由沿著箭號(hào)480通過(guò)的頻率訊號(hào)所達(dá)成的，此頻率訊號(hào)僅通過(guò)fdc452及fdc456的具有短延遲t1的柵。由于fdc452的起始柵或bdc456的終點(diǎn)級(jí)具有短的延遲時(shí)間，延遲電路404可在高頻率操作下提供所需的高準(zhǔn)確性。

當(dāng)電路芯片400系操作在相對(duì)低頻率下時(shí)，延遲電路404需引入較長(zhǎng)的延遲以用于同化頻率訊號(hào)。因此，頻率訊號(hào)需通過(guò)更多的fdc452及bdc456內(nèi)的柵，如圖4中箭號(hào)482所示。在所示實(shí)施例中，頻率訊號(hào)在各fdc452及bdc456中通過(guò)9個(gè)柵。由于在fdc452的正向方向中的柵、及在bdc456的反向方向中的柵，為具有較長(zhǎng)的延遲時(shí)間，故較少的柵需用于fdc452及bdc456。如此，延遲電路404可被設(shè)計(jì)以占用電路芯片400少較的面積。再者，由于頻率訊號(hào)通過(guò)較少的柵，因而通過(guò)較短的距離而產(chǎn)生足夠的延遲，故延遲電路404可提供快速鎖定及低耗能。

在所示實(shí)施例中，雖然9個(gè)柵(級(jí))是圖4中所示，本發(fā)明并不限于此。柵的數(shù)量可基于所需的操作頻率范圍而被調(diào)整。再者，各柵的延遲時(shí)間可被修改以容許特定應(yīng)用的需求。再者，雖然輸入緩沖器402、延遲電路404、頻率驅(qū)動(dòng)器406、及輸出緩沖器408系顯示為被整合在單一芯片(亦即電路芯片400)內(nèi)，此些電路可被分割為電子裝置中共同運(yùn)作的分開(kāi)的元件。另外，電路芯片400的一個(gè)或多個(gè)元件可被省略，以達(dá)成所需的架構(gòu)。舉例來(lái)說(shuō)，集成電路可包含接收部分例如輸入緩沖器402、輸出部分例如輸出緩沖器408、及延遲電路404，此延遲電路404對(duì)于輸入端口何時(shí)接收訊號(hào)及輸出端口何時(shí)輸出數(shù)據(jù)進(jìn)行同步化。

圖5a及圖5b繪示電路芯片500的示意圖，對(duì)應(yīng)地操作在高及低頻率。電路芯片500包含輸入緩沖器502、延遲電路504、頻率驅(qū)動(dòng)器506、及輸出緩沖器508。電路芯片500接收來(lái)自外部頻率512的外部頻率訊號(hào)extclk，并輸出數(shù)據(jù)至數(shù)據(jù)總線514。除了延遲電路504外，所有此些元件的結(jié)構(gòu)與功能系相仿于電路芯片400及200，故不再重述。延遲電路504可為同步鏡延遲電路，同步鏡延遲電路包含虛設(shè)延遲電路550、fdc552、mcc554、及bdc556。虛設(shè)延遲電路550及mcc554的結(jié)構(gòu)及用途系相仿于電路芯片400的虛設(shè)延遲電路450及mcc454，故不再重述。fdc552及bdc556的各者包含復(fù)數(shù)組的柵(級(jí))。如圖5a及圖5b所示，fdc552包含14組552-1、552-2、552-3、552-4、552-5、…、及552-14；bdc556包含14組556-1、556-2、556-3、556-4、556-5、…、及556-14。各組包含兩柵(級(jí))，具有相同的延遲時(shí)間。舉例來(lái)說(shuō)，組552-1中的各柵具有延遲時(shí)間t1、組552-2中的各柵具有延遲時(shí)間t2等等。fdc552的多個(gè)組552-1、552-2、552-3、552-4、552-5、…、及552-14的延遲時(shí)間于正向方向增加。bdc556的多個(gè)組556-1、556-2、556-3、556-4、556-5、…、及556-14的延遲時(shí)間于反向方向減少。亦即，t14＞…＞t5＞t4＞t3＞t2＞t1。于此基礎(chǔ)，在頻率訊號(hào)通過(guò)至一組或多組后的累積延遲系于下繪示于表1。

表1

于一實(shí)施例中，此些延遲電間系依據(jù)tx+1＝tx+0.05ns而被設(shè)定。因此，t2＝t1+0.05ns，t3＝t2+0.05ns，等等。為了容許200mhz的操作頻率及5％的分辨率，最小延遲時(shí)間t1系設(shè)定為0.25ns。假設(shè)虛設(shè)延遲550提供4.8ns的延遲，fdc552或bdc556引入的延遲可依據(jù)tck-(td1+td2+td3)＝5ns-4.8ns＝0.2ns而被計(jì)算出來(lái)，此延遲小于組552-1內(nèi)第一級(jí)或組556-1內(nèi)最后一級(jí)的延遲(0.25ns)。因此，在高操作頻率下的同步化可通過(guò)以下而達(dá)成：使頻率訊號(hào)通過(guò)僅fdc552的第一級(jí)、及bdc556的最后一級(jí)，如圖5a的箭號(hào)580所示。

當(dāng)電路芯片500系操作在低頻率例如50mhz時(shí)，外部頻率周期為20ns。對(duì)應(yīng)地，fdc552及bdc556的各者系產(chǎn)生一延遲等于tck-(td1+td2+td3)＝20ns-4.8ns＝15.2ns。依據(jù)表1，頻率訊號(hào)會(huì)通過(guò)經(jīng)過(guò)fdc552或bdc556的至少第14組或第27級(jí)，以生成所需延遲，如圖5b中的箭號(hào)582所示。相較于圖2c的延遲電路202，圖5b的延遲電路504需要實(shí)質(zhì)上較少的級(jí)以達(dá)成足夠的延遲。由于延遲電路504需要較少的級(jí)以達(dá)成同步化，此電路可占用電路芯片500較少的面積。操作在50mhz的電路芯片500的分辨率系小于0.9ns。電路芯片500的相誤差可計(jì)算為0.9ns/20ns＝4.5％。因此，范例實(shí)施例更提供高準(zhǔn)確性的同步化。

雖然圖5a及圖5b所示的范例實(shí)施例504包含14組且各組包含2級(jí)，本發(fā)明并不限于此。組的數(shù)量可大于或小于14，而包含在各組內(nèi)的級(jí)的數(shù)量可大于2。

范例的fdc252、452、552及bdc256、456、556的延遲時(shí)間可由電阻-電容性延遲所實(shí)現(xiàn)，亦即由例如是電阻器、或充電及放電結(jié)構(gòu)例如電容器的任一者所造成的傳播延遲。在范例實(shí)施例中，雖然虛設(shè)延遲電路250、450、550被耦接在fdc252、452、552的輸入端，虛設(shè)延遲電路250、450、550可轉(zhuǎn)而耦接在bdc256、456、556的輸出端。于圖6所示的范例顯示范例性集成電路芯片600。電路芯片600系相仿于電路芯片400，不同之處在于電路芯片600包含一虛設(shè)延遲電路450耦接至bdc456的輸出。相仿于參照?qǐng)D4的延遲電路404所述的延遲時(shí)間，fdc452及bdc456的對(duì)應(yīng)的延遲時(shí)間t1-t9從t9降低至t1，例如t9＞t8＞t7＞t6＞t5＞t4＞t3＞t2＞t1。在一些實(shí)施例中，延遲電路可包含多個(gè)虛設(shè)延遲電路，耦接在延遲電路中的不同位置。

綜上所述，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤(rùn)飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。