數(shù)據(jù)傳輸裝置與數(shù)據(jù)傳輸方法
【專利說明】數(shù)據(jù)傳輸裝置與數(shù)據(jù)傳輸方法 【技術(shù)領(lǐng)域】
[0001] 本發(fā)明的涉及數(shù)據(jù)傳輸方法與系統(tǒng)，特別涉及頻率合成方法與裝置。 【【背景技術(shù)】】
[0002] -般而言，常規(guī)設(shè)備設(shè)置在兩個(gè)執(zhí)行不同數(shù)據(jù)速率的網(wǎng)絡(luò)層內(nèi)，可采用分?jǐn)?shù)時(shí)鐘 分頻器，以獲得與使用分頻時(shí)鐘作為一個(gè)網(wǎng)絡(luò)層的操作頻率。然而，采用分?jǐn)?shù)時(shí)鐘分頻器必 然引入顯著電路成本，并增加電路設(shè)計(jì)的難度。因此，重要的是要提供一種新的方案來解決 這個(gè)問題。 【
【發(fā)明內(nèi)容】
】
[0003] 本發(fā)明的目的是提供一種數(shù)據(jù)傳輸裝置，以及相應(yīng)的方法，以解決上述問題的數(shù) 據(jù)傳輸系統(tǒng)。
[0004] 依據(jù)本發(fā)明的一方面，一數(shù)據(jù)傳輸裝置設(shè)置于執(zhí)行在不同的數(shù)據(jù)速率的兩個(gè)網(wǎng)絡(luò) 層，所述數(shù)據(jù)傳輸裝置耦接至?xí)r鐘產(chǎn)生器，所述時(shí)鐘產(chǎn)生器為下層網(wǎng)路層提供參考時(shí)鐘， 且所述時(shí)鐘產(chǎn)生器耦接至具有整數(shù)分頻因子的頻率合成器以依據(jù)所述參考時(shí)鐘及整數(shù)分 頻因子，為上層網(wǎng)絡(luò)層產(chǎn)生分頻時(shí)鐘，所述數(shù)據(jù)傳輸裝置包括：第一處理電路相應(yīng)于所述 上層網(wǎng)絡(luò)層，耦接至所述頻率合成器，使用所述分頻時(shí)鐘作為所述第一處理電路的操作頻 率來接收與發(fā)送數(shù)據(jù)；第二處理電路，相應(yīng)于所述下層網(wǎng)絡(luò)層，所述第二處理電路耦接至 所述時(shí)鐘產(chǎn)生器及所述第一處理電路，自所述第一處理電路接收數(shù)據(jù)，且使用所述參考時(shí) 鐘作為所述第二處理電路內(nèi)的編碼數(shù)據(jù)的操作頻率。
[0005] 本發(fā)明的另一方面，一種數(shù)據(jù)傳輸方法，用于設(shè)置在兩個(gè)操作在不同數(shù)據(jù)速率網(wǎng) 絡(luò)層內(nèi)的數(shù)據(jù)傳輸系統(tǒng)，所述數(shù)據(jù)傳輸方法包括：使用時(shí)鐘產(chǎn)生器為下層網(wǎng)絡(luò)層提供參考 時(shí)鐘；使用有整數(shù)分頻因子的頻率合成器，依據(jù)所述參考時(shí)鐘及所述整數(shù)分頻因子為上層 網(wǎng)絡(luò)層產(chǎn)生分頻時(shí)鐘；相應(yīng)于所述上層網(wǎng)絡(luò)層，使用所述分頻時(shí)鐘作為第一處理電路的操 作頻率來接收與發(fā)送數(shù)據(jù)；及相應(yīng)于所述下層網(wǎng)絡(luò)層，所述第二處理電路耦接至所述時(shí)鐘 產(chǎn)生器及第一處理電路，自所述第一處理電路接收數(shù)據(jù)，使用所述參考時(shí)鐘作為所述第二 處理電路內(nèi)的編碼數(shù)據(jù)的操作頻率；其中，所述分頻時(shí)鐘產(chǎn)自具有整數(shù)分頻因子的頻率合 成器。
[0006] 本發(fā)明的另一方面，一種數(shù)據(jù)傳輸系統(tǒng)相應(yīng)于兩個(gè)操作在不同數(shù)據(jù)速率的網(wǎng)絡(luò) 層，其包括：時(shí)鐘產(chǎn)生器，為下層網(wǎng)絡(luò)層提供參考時(shí)鐘；具有整數(shù)分頻因子的頻率合成器， 耦接至所述時(shí)鐘產(chǎn)生器，以依據(jù)所述參考時(shí)鐘與所述整數(shù)分頻因子，為上層網(wǎng)絡(luò)層產(chǎn)生分 頻時(shí)鐘；第一處理電路相應(yīng)于所述上層網(wǎng)絡(luò)層，耦接至所述頻率產(chǎn)生器，使用所述分頻時(shí) 鐘作為所述第一處理電路的操作頻率來接收與發(fā)送數(shù)據(jù)；第二處理電路，相應(yīng)于下層網(wǎng)絡(luò) 層，所述第二處理電路耦接至所述時(shí)鐘產(chǎn)生器及第一處理電路，自所述第一處理電路接收 數(shù)據(jù)，使用所述參考時(shí)鐘作為所述第二處理電路內(nèi)的編碼數(shù)據(jù)的操作頻率。
[0007] 上述發(fā)明的目的在本領(lǐng)域的普通技術(shù)人員閱讀本申請(qǐng)的優(yōu)選實(shí)施例后可以毫無 疑義得到，下面將結(jié)合圖示對(duì)上述優(yōu)選的技術(shù)方案進(jìn)行詳細(xì)說明。 【【附圖說明】】
[0008] 圖1為依據(jù)本發(fā)明一實(shí)施方式的數(shù)據(jù)傳輸系統(tǒng)的示意圖。
[0009] 圖2為第一時(shí)間周期EL與第二時(shí)間周期DL的不同范例的示意圖。
[0010] 圖3為圖1中的第二處理電路發(fā)出時(shí)鐘使能信號(hào)以使能/禁用所述第一處理電路 的數(shù)據(jù)輸出/處理的狀態(tài)示意圖。
[0011] 圖4A為低位水印的第一范例示意圖。
[0012] 圖4B為低位水印的第二范例示意圖。
[0013] 圖5為圖1所示的第一處理電路的操作流程圖。
[0014] 圖6為數(shù)據(jù)寬度Win為8倍Wwt，如8*Wwt的范例的示意圖。
[0015] 圖7為圖1中的第一處理電路結(jié)合圖6的操作流程圖。 【【具體實(shí)施方式】】
[0016] 請(qǐng)參照?qǐng)D1，所示的為依據(jù)本發(fā)明一個(gè)實(shí)施方式的數(shù)據(jù)傳輸系統(tǒng)100的示意圖。所 述數(shù)據(jù)傳輸系統(tǒng)100包括時(shí)鐘產(chǎn)生器105、頻率合成器110及數(shù)據(jù)傳輸裝置115。所述數(shù)據(jù) 傳輸裝置115包括第一處理電路1151及第二處理電路1152。所述第一處理電路1151包 括第一控制單元1153、第一緩存器1154及多工器1155。所述第二處理單元1152包括第二 控制單元1156、第二緩存器1157及編碼器1158。所述數(shù)據(jù)傳輸系統(tǒng)相應(yīng)于兩不同網(wǎng)絡(luò)層， 分別執(zhí)行不同數(shù)據(jù)速率的上層網(wǎng)絡(luò)層及下層網(wǎng)絡(luò)層（upper and lower network layers)。 因此，所述數(shù)據(jù)傳輸裝置115設(shè)置于所述兩個(gè)操作于不同數(shù)據(jù)速率的網(wǎng)絡(luò)層內(nèi)。所述數(shù)據(jù) 傳輸裝置115耦接至所述時(shí)鐘產(chǎn)生器105,所述時(shí)鐘產(chǎn)生器105為下層網(wǎng)絡(luò)層提供參考時(shí)鐘 CLK1，且耦接至具有整數(shù)分頻因子的所述頻率合成器110,所述頻率合成器110依據(jù)所述參 考時(shí)鐘CLKl及所述整數(shù)分頻因子，為上層網(wǎng)絡(luò)層產(chǎn)生分頻時(shí)鐘CLK2。
[0017] 所述第一處理電路1151和所述第二處理電路1152及所述編碼器1158分別使用 相應(yīng)的操作頻率來處理數(shù)據(jù)發(fā)送和數(shù)據(jù)接收。所述操作頻率來源于所述頻率合成器110的 輸出和所述時(shí)鐘產(chǎn)生器105的輸出。所述第一處理電路1151相應(yīng)于所述上層網(wǎng)絡(luò)層，被用 于使用分頻時(shí)鐘CLK2作為其操作頻率來接收及發(fā)送數(shù)據(jù)。所述第二處理電路1152相應(yīng)于 所述下層網(wǎng)絡(luò)層，使用所述分頻時(shí)鐘CLK2作為其操作頻率來接收及發(fā)送數(shù)據(jù)。所述編碼器 1158相應(yīng)于所述下層網(wǎng)絡(luò)層，被用于使用所述參考時(shí)鐘CLKl作為其編碼數(shù)據(jù)的操作頻率 來接收及發(fā)送數(shù)據(jù)。所述時(shí)鐘產(chǎn)生器105用于產(chǎn)生參考時(shí)鐘CLKl及未設(shè)置于所述下層網(wǎng) 絡(luò)層的所述第二處理電路1152提供所述參考時(shí)鐘CLK1。所述第二處理電路1152采用所述 參考時(shí)鐘CLKl作為其操作頻率為處理數(shù)據(jù)傳輸及接收?qǐng)?zhí)行數(shù)據(jù)編碼。
[0018] 舉例來說，若所述下層網(wǎng)絡(luò)層為一物理層（physical (PHY) layer)且基于10-通道 接口（10-Lane interface)，在PHY層內(nèi)，發(fā)送的幀以64B/66B編碼，所述時(shí)鐘產(chǎn)生器105產(chǎn) 生頻率為10. 3125GHz的所述參考時(shí)鐘CLKl，且所述編碼器1158采用所述頻率10. 3125GHz 作為所述操作頻率以處理數(shù)據(jù)的發(fā)送與接收。另外，所述時(shí)鐘產(chǎn)生器105還未所述頻率合 成器110提供所述參考時(shí)鐘CLK1，且具有所述整數(shù)分頻因子的頻率合成器用于依據(jù)所述參 考時(shí)鐘CLKl及所述整數(shù)分頻因子產(chǎn)生所述分頻時(shí)鐘CLK2。所述具有整數(shù)分頻因子的頻率 合成器110可以通過使用一整數(shù)時(shí)鐘分頻器來實(shí)現(xiàn)。所述頻率合成器110為設(shè)置于所述上 層網(wǎng)絡(luò)內(nèi)的所述第一處理電路1151提供所述分頻時(shí)鐘CLK2.所述第一處理電路1151采用 所述分頻時(shí)鐘CLK2的頻率作為其操作頻率以處理數(shù)據(jù)的發(fā)送與接收。
[0019] 舉例來說，若所述上層網(wǎng)絡(luò)層為數(shù)據(jù)鏈路層（即介質(zhì)訪問控制層（medium access control (MAC) layer))，且基于10-通道界面，在PHY層內(nèi)，發(fā)送的幀以64B/66B編碼。所述 整數(shù)分頻因子被選擇為18,且因此，所述分頻時(shí)鐘CLK2的頻率為572MHz ;頻率10. 3125GHz 除以18等于572MHz。所述第一處理單元1151采用頻率572MHz作為其操作頻率。值得 注意的是，PHY層與MAC層實(shí)際上被指定可操作于不同的數(shù)據(jù)速率10. 3125GHz和521MHz， MAC層基于PHY層的10-通道接口、64B/66B編碼及每個(gè)時(shí)鐘周期192比特由MAC層發(fā)送至 PHY層，執(zhí)行數(shù)據(jù)速率572MHz。值得注意的是，521MHz是由10. 3125GHz除以19. 8得到的 (66/64/10*192)，所述參考時(shí)鐘CLKl的頻率實(shí)質(zhì)上等于PHY層執(zhí)行的數(shù)據(jù)速率，且所述分 頻時(shí)鐘CLK2的頻率略大于MAC層執(zhí)行的數(shù)據(jù)速率。
[0020] 對(duì)于常規(guī)的方案，須采用一非整數(shù)時(shí)鐘分頻器（non-integer clock divider)以 基于頻率10. 3125GHz產(chǎn)生頻率521MHz。常規(guī)的方案帶來了電路成本。然而，在本發(fā)明實(shí) 施方式中，整數(shù)時(shí)鐘分頻器（即頻率合成器110)被用于替代常規(guī)方案中的非整數(shù)時(shí)鐘分 頻器，以為設(shè)置在MAC層內(nèi)的第一處理電路1151提供略高的操作頻率（slightly higher operation frequency)。頻率572MHz由所屬整數(shù)時(shí)鐘分頻器提供。因此，相較于所述常規(guī) 方案，因?yàn)榉钦麛?shù)時(shí)鐘分頻器不再需要，電路成本被大幅度降低。所述第一處理電路1151 的所述略高的操作頻率并不意味著對(duì)本發(fā)明的限制。另外，在另一實(shí)施方式中，所述整數(shù)分 頻因子可以為一大于18的整數(shù)，且所述第一處理電路1151的操作頻率略低于所述數(shù)據(jù)速 率521MHz。這也落入本發(fā)明的范圍。在一優(yōu)選實(shí)施方式中，所述第一處理電路1151選擇所 述略高的操作頻率。
[0021] 為了響應(yīng)所述第一處理電路1151采用分頻時(shí)鐘CLK2的頻率作為操作頻率，所述 第一處理電路1151被配置用于調(diào)整數(shù)據(jù)輸出速率。也就是說，所述第一處理電路1151在 所述緩存器1154是滿的時(shí)候，執(zhí)行避免數(shù)據(jù)輸入所述緩存器1154的操作（即，避免溢出 (avoiding overflow))，且當(dāng)緩存器為空的時(shí)候，避免自所述緩存器1154的數(shù)據(jù)輸出（即， 避免回流（avoiding underflow))。具體來說，所述第一處理電路1151依據(jù)所述第二處理 電路1152通知的信號(hào)調(diào)整數(shù)據(jù)發(fā)送（輸出）速率，且調(diào)整所述數(shù)據(jù)發(fā)送（輸出）速率的操 作可通過選擇性的激活（activating)所述第一處理電路1151的數(shù)據(jù)處理/輸出及選擇性 禁止（deactivating)所述第一處理電路1151的數(shù)據(jù)處理/輸出來實(shí)現(xiàn)。
[0022] 值得注意的是，數(shù)據(jù)處理/輸出的所述第一處理電路1151至少包括數(shù)據(jù)接收、數(shù) 據(jù)處理及數(shù)據(jù)發(fā)送。所述執(zhí)行所述數(shù)據(jù)處理/輸出速率通過在第一時(shí)間周期EL中以略高 的操作頻率（即CLK2)使能（enabling)所述第一處理電路的數(shù)據(jù)處理/輸出及在第二時(shí) 間周期EL中禁用（disabling)所述數(shù)據(jù)處理/輸出。更具體來說，所述第一處理電路能為 第二時(shí)間周期DL禁止所述分頻時(shí)鐘CLK2的接收，以避免在所述分頻時(shí)鐘CLK2的相應(yīng)周期 中執(zhí)行（如：CLK2的周期9、10及11).因此，可以阻止所述緩存器1154中存在的數(shù)據(jù)被輸 入數(shù)據(jù)重寫。
[0023] 另外，使能及禁用所述第一處理電路1151的數(shù)據(jù)處理/輸出的時(shí)間點(diǎn)可以被設(shè)置 于PHY層內(nèi)的所述第二處理電路1152控制。所述第二處理電路1152被配置于發(fā)送通知至 所述第一處理電路1151，以動(dòng)態(tài)通知所述第一處理電路1151何時(shí)使能數(shù)據(jù)處理/輸出及何 時(shí)禁用數(shù)據(jù)處理/輸出。在實(shí)踐中，所述通知使用定義了上述第一時(shí)間周期EL及第二時(shí)間 周期DL的時(shí)鐘使能信號(hào)CLKen來實(shí)現(xiàn)。若所述第二處理電路1152通知所述第一處理電路 1151開始