專利名稱：基于觸發(fā)器環(huán)的時鐘分頻方法及其時鐘分頻電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路的時鐘分頻技術(shù)，具體涉及一種基于觸發(fā)器環(huán)的時 鐘分頻方法及其時鐘分頻電路。
背景技術(shù)：
時鐘分頻電路在集成電路的設(shè)計中很常見，由于芯片的pad往往不能輸入 很高頻的時鐘，或者芯片外部沒有高頻的時鐘源，常常是從pad輸入一個頻率 比較低的時鐘，如12M的clock,這個時鐘接到內(nèi)部鎖相環(huán)的輸入，鎖相環(huán)是一 種倍頻電路，可以根據(jù)較低頻輸入的時鐘產(chǎn)生一個高頻的時鐘，如480M的時鐘。 基于功能或功耗、面積、時序的考慮，芯片內(nèi)部往往需要一個或多個功能性的 時鐘(fclkl， fclk2,....)，時鐘分頻電路就是將鎖相環(huán)輸出的高頻時鐘分頻， 產(chǎn)生較低頻率和占空比的電路，芯片中常見的時鐘結(jié)構(gòu)如圖l所示。對于時鐘分頻電路，目前通常的做法是采用一個counter來計數(shù)，當counter 計數(shù)到達限定值的時候重新開始計數(shù)，通過計數(shù)器的狀態(tài)來實現(xiàn)分頻。圖3為 現(xiàn)有技術(shù)中的一種6分頻電路原理圖。用verilog語言描述的一個最大可以實現(xiàn)63分頻的電3各是這樣的 Reg [5: 0] counter;Always ffl(posedge clock or negedge reset) If (reset)Counter [5: 0] <=#1 6， hO; Else if (counter [5: 0] == 6， h37)Counter [5: 0] <=#1 6， hO; ElseCounter [5:0] <=#1 counter [5:0] + 1， bl; Always B)(posedge clock or negedge reset)If (reset)fclk <=#1 1， bO Else if (counter [5: 0] == 6， h37)Fclk <=#1 1' bl Else if (counter [5: 0] == 6， hl5) Fclk <=#1 1， bl 其中37和15是用來決定占空比的。從電路實現(xiàn)的角度，上述電路有觸發(fā)器及觸發(fā)器之間的邏輯組成，上述電 路中有7個觸發(fā)器及一些組合邏輯，從timing的角度，往往關(guān)心最長的路徑， 上述電路的最長路徑可以如下計算。 Log2 (6+6+6) =log2 (18) = 5 而每一級的組合邏輯的延時是可以估算出來的，假設(shè)為0.3ns,而觸發(fā)器的 時序要求是0. 7ns，由此推算，整個電路的延時是0.3x5+0.7 = 2. 2ns，也就 是說，這樣的電路能工作的最高頻率是454固z，如果PLL的時鐘頻率高于 454MHz,通常的分頻電路就無法工作。上述情況的通常解決方法是采用兩級分頻，不過兩級分頻存在分頻數(shù)不準 確的問題，同時在時序的分析上不方便，而且多級分頻電路有時存在電路規(guī)模 比較大的缺陷。發(fā)明內(nèi)容本發(fā)明的目的在于針對現(xiàn)有技術(shù)所存在的缺陷，提供一種延時小、工作頻 率高，且能夠減小電路實現(xiàn)規(guī)模的基于觸發(fā)器環(huán)的時鐘分頻方法及其時鐘分頻 電路。本發(fā)明的技術(shù)方案如下 一種基于觸發(fā)器環(huán)的時鐘分頻方法，該方法將若 干個觸發(fā)器的數(shù)據(jù)輸入端和數(shù)據(jù)輸出端依次相連接，最后一個觸發(fā)器的數(shù)據(jù)輸 出端與第一個觸發(fā)器的數(shù)據(jù)輸入端連接，從而形成一個觸發(fā)器環(huán)電路；根據(jù)分 頻電路對占空比的要求選擇觸發(fā)器環(huán)中帶置位端和帶復(fù)位端的觸發(fā)器的個數(shù)， 根據(jù)時鐘波形的要求確定帶置位端和帶復(fù)位端的觸發(fā)器的位置；將觸發(fā)器環(huán)電 路接入系統(tǒng)分頻電路中，以最后一個觸發(fā)器的空閑數(shù)據(jù)輸出端作為觸發(fā)器環(huán)電路的輸出端，實現(xiàn)時鐘分頻。進一步，在上述基于觸發(fā)器環(huán)的時鐘分頻方法中，依次連接的觸發(fā)器的個 數(shù)即為所要求實現(xiàn)的分頻數(shù)。另一種情況，如果所要求的分頻數(shù)不是素數(shù)，則將該分頻數(shù)表達為多個素 數(shù)相乘的形式，通過分解后的素數(shù)所對應(yīng)的多個觸發(fā)器環(huán)電路級聯(lián)的方式實現(xiàn) 分頻，以減小電路規(guī)^t。進一步，在上述基于觸發(fā)器環(huán)的時鐘分頻方法中，根據(jù)占空比的要求，高 電平選擇若干個帶置位端的觸發(fā)器依次連接，低電平選擇若千個帶復(fù)位端的觸 發(fā)器依次連接。如上所述的基于觸發(fā)器環(huán)的時鐘分頻方法，其中，對于一個時鐘周期內(nèi)存 在不規(guī)則形式的時鐘波形，將帶置位端的觸發(fā)器和帶復(fù)位端的觸發(fā)器交替設(shè)置， 以對應(yīng)波形特點。一種基于觸發(fā)器環(huán)的時鐘分頻電路，包括若干個數(shù)據(jù)輸入端和數(shù)據(jù)輸出端 依次相連接的觸發(fā)器，最后一個觸發(fā)器的數(shù)據(jù)輸出端與第一個觸發(fā)器的數(shù)據(jù)輸 入端連接，形成一個觸發(fā)器環(huán)電路，最后一個觸發(fā)器的空閑數(shù)據(jù)輸出端作為觸 發(fā)器環(huán)電路的輸出端。如上所述的基于觸發(fā)器環(huán)的時鐘分頻電路，其中，觸發(fā)器環(huán)中觸發(fā)器的個 數(shù)對應(yīng)所要求實現(xiàn)的分頻數(shù)。進一步，在上述基于觸發(fā)器環(huán)的時鐘分頻電路中，包括多個依次串聯(lián)的觸 發(fā)器環(huán)，前一個觸發(fā)器環(huán)的輸出端與后一個觸發(fā)器環(huán)的時鐘端連接，形成級聯(lián) 型時鐘分頻電^各。如上所述的基于觸發(fā)器環(huán)的時鐘分頻電路，其中，所述的觸發(fā)器包括帶置 位端和帶復(fù)位端的觸發(fā)器，高電平選擇若千個帶置位端的觸發(fā)器依次連接，低 電平選擇若干個帶復(fù)位端的觸發(fā)器依次連接。本發(fā)明所提供的時鐘分頻方法及其電路結(jié)構(gòu)的突出特點是分頻數(shù)的大小不 影響電路工作的最高頻率，因此可以使分頻電路正常的工作在相對很高的時鐘頻率；而且由于觸發(fā)器電路的數(shù)據(jù)輸出端到數(shù)據(jù)輸入端之間是金屬線連接，延 時很??；在具體應(yīng)用中，可以通過分頻電路級聯(lián)的方式實現(xiàn)時鐘分頻，從而可以適當減小電路實現(xiàn)的規(guī)模。


圖1為芯片中常見的時鐘結(jié)構(gòu)電路圖。圖2為普通的帶復(fù)位端/置位端的觸發(fā)器的電路圖。 圖3為現(xiàn)有技術(shù)中的一種6分頻電路原理圖。 圖4為觸發(fā)器環(huán)的結(jié)構(gòu)電路圖。 圖5為本發(fā)明的分頻電路在系統(tǒng)中的應(yīng)用示意圖。
具體實施方式
下面結(jié)合附圖對本發(fā)明進行詳細的描述。觸發(fā)器是一種電路中的存儲器件， 一個普通的帶復(fù)位端/置位端的觸發(fā)器的 結(jié)構(gòu)如圖2所示。D為數(shù)據(jù)輸入端，CK為時鐘端，RN/SN為復(fù)位端/置位端，Q/QN 為數(shù)據(jù)輸出端。觸發(fā)器的基本功能是，當RN/SN為0的時候，Q的輸出保持為 0/1，當RN不為0的時候，在每個CK的上升沿，D的值就被鎖存到Q,而QN在 任何時刻都保持為Q的反?？梢酝ㄟ^選擇帶置位端或復(fù)位端的觸發(fā)器來實現(xiàn)不 同的初ii。本發(fā)明所提供的基于觸發(fā)器環(huán)的時鐘分頻方法是將若干個觸發(fā)器的D端和Q 端依次相連接，最后一個觸發(fā)器的Q端與第一個觸發(fā)器的D端連接，從而形成 一個觸發(fā)器環(huán)電路，其電路結(jié)構(gòu)如圖4所示。根據(jù)分頻電路對占空比的要求選 擇觸發(fā)器環(huán)中帶置位端和帶復(fù)位端的觸發(fā)器的個數(shù)，高電平選擇若干個帶置位 端的觸發(fā)器依次連接，低電平選擇若干個帶復(fù)位端的觸發(fā)器依次連接。根據(jù)時 鐘波形的要求確定帶置位端和帶復(fù)位端的觸發(fā)器的位置；將觸發(fā)器環(huán)電路接入 系統(tǒng)分頻電路中，以最后一個觸發(fā)器的QN端作為輸出端，實現(xiàn)時鐘分頻?；谟|發(fā)器環(huán)的時鐘分頻電路在系統(tǒng)中的應(yīng)用方式可以參見圖5所示電路。 一般來說，依次連接的觸發(fā)器的個數(shù)即為所要求實現(xiàn)的分頻數(shù)。圖4所示 的即為一個五分頻電路，如果希望占空比為2:3，則可以選擇DFF1、 DFF2是帶 置位端的觸發(fā)器，DFF3、 DFF4、 DFF5是帶復(fù)位端的觸發(fā)器。其工作過程是首 先reset信號為O,則每個觸發(fā)器被置初值，reset信號變?yōu)闊o效之后，每個時 鐘后，觸發(fā)器里的值都會向后移一個觸發(fā)器間隔，周而復(fù)始，就可以得到一個占空比2: 3的五分頻電路。從timing上看，這樣的電路Q端到D端之間是金屬線連接，延時^艮小，假 定0. lns，則這樣的分頻電路可以工作在1/ ( 0. 1+0. 7 ) = 1. 25GHz。并且，其分 頻數(shù)的大小不影響電路工作的最高頻率，假設(shè)如果希望得到37分頻的電路，則 可以通過37個觸發(fā)器首尾相連，而最高工作頻率仍然是1. 25GHz。對于一個時鐘周期內(nèi)存在不規(guī)則形式的時鐘波形，可以將帶置位端的觸發(fā) 器和帶復(fù)位端的觸發(fā)器交替設(shè)置，以對應(yīng)波形特點。如果所要求的分頻數(shù)不是素數(shù)，則將該分頻數(shù)表達為多個素數(shù)相乘的形式， 通過分解后的素數(shù)所對應(yīng)的多個觸發(fā)器環(huán)電路級聯(lián)的方式實現(xiàn)分頻，以減小電 路規(guī)模。例如，如果希望得到14分頻的電路，可以將14表達為素數(shù)相乘的形 式，即14=7 x 2,然后構(gòu)建兩個分別由7個觸發(fā)器和2個觸發(fā)器構(gòu)成的觸發(fā)器環(huán)， 將兩個觸發(fā)器環(huán)串聯(lián)組成觸發(fā)器環(huán)級聯(lián)電路，便可以通過9個觸發(fā)器實現(xiàn)14分 頻電路，從而從一定程度上減小了電路實現(xiàn)的規(guī)模。域技術(shù)人員根據(jù)本發(fā)明的技術(shù)方案得出其他的實施方式，同樣屬于本發(fā)明的技 術(shù)創(chuàng)新范圍。
權(quán)利要求
1.一種基于觸發(fā)器環(huán)的時鐘分頻方法，其特征在于該方法將若干個觸發(fā)器的數(shù)據(jù)輸入端和數(shù)據(jù)輸出端依次相連接，最后一個觸發(fā)器的數(shù)據(jù)輸出端與第一個觸發(fā)器的數(shù)據(jù)輸入端連接，從而形成一個觸發(fā)器環(huán)電路；根據(jù)分頻電路對占空比的要求選擇觸發(fā)器環(huán)中帶置位端和帶復(fù)位端的觸發(fā)器的個數(shù)，根據(jù)時鐘波形的要求確定帶置位端和帶復(fù)位端的觸發(fā)器的位置；將觸發(fā)器環(huán)電路接入系統(tǒng)分頻電路中，以最后一個觸發(fā)器的空閑數(shù)據(jù)輸出端作為觸發(fā)器環(huán)電路的輸出端，實現(xiàn)時鐘分頻。
2. 如權(quán)利要求1所述的基于觸發(fā)器環(huán)的時鐘分頻方法，其特征在于依次 連接的觸發(fā)器的個數(shù)即為所要求實現(xiàn)的分頻數(shù)。
3. 如權(quán)利要求1所述的基于觸發(fā)器環(huán)的時鐘分頻方法，其特征在于如果 所要求的分頻數(shù)不是素數(shù)，則將該分頻數(shù)表達為多個素數(shù)相乘的形式，通過分 解后的素數(shù)所對應(yīng)的多個觸發(fā)器環(huán)電路級聯(lián)的方式實現(xiàn)分頻。
4. 如權(quán)利要求1或2或3所述的基于觸發(fā)器環(huán)的時鐘分頻方法，其特征在 于根據(jù)占空比的要求，高電平選擇若干個帶置位端的觸發(fā)器依次連接，低電 平選"^奪若干個帶復(fù)位端的觸發(fā)器依次連接。
5. 如權(quán)利要求4所述的基于觸發(fā)器環(huán)的時鐘分頻方法，其特征在于對于 一個時鐘周期內(nèi)存在不規(guī)則形式的時鐘波形，將帶置位端的觸發(fā)器和帶復(fù)位端 的觸發(fā)器交替設(shè)置，以對應(yīng)波形特點。
6. —種基于觸發(fā)器環(huán)的時鐘分頻電路，其特征在于該電路包括若干個數(shù) 據(jù)輸入端和數(shù)據(jù)輸出端依次相連接的觸發(fā)器，最后一個觸發(fā)器的數(shù)據(jù)輸出端與 第一個觸發(fā)器的數(shù)據(jù)輸入端連接，形成一個觸發(fā)器環(huán)電路，最后一個觸發(fā)器的 空閑數(shù)據(jù)輸出端作為觸發(fā)器環(huán)電路的輸出端。
7. 如權(quán)利要求6所述的基于觸發(fā)器環(huán)的時鐘分頻電路，其特征在于觸發(fā) 器環(huán)中觸發(fā)器的個數(shù)對應(yīng)所要求實現(xiàn)的分頻數(shù)。
8. 如權(quán)利要求6所述的基于觸發(fā)器環(huán)的時鐘分頻電路，其特征在于該電 路包括多個依次串聯(lián)的觸發(fā)器環(huán)，前一個觸發(fā)器環(huán)的輸出端與后一個觸發(fā)器環(huán) 的時鐘端連接，形成級聯(lián)型時鐘分頻電路。
9. 如權(quán)利要求6或7或8所述的基于觸發(fā)器環(huán)的時鐘分頻電路，其特征在 于所述的觸發(fā)器包括帶置位端和帶復(fù)位端的觸發(fā)器，高電平選擇若干個帶置 位端的觸發(fā)器依次連接，低電平選擇若干個帶復(fù)位端的觸發(fā)器依次連接。
全文摘要
本發(fā)明涉及集成電路的時鐘分頻技術(shù)，具體涉及一種基于觸發(fā)器環(huán)的時鐘分頻方法及其時鐘分頻電路。該方法將若干個觸發(fā)器的數(shù)據(jù)輸入端和數(shù)據(jù)輸出端依次相連接，形成一個觸發(fā)器環(huán)電路；根據(jù)分頻電路對占空比的要求選擇觸發(fā)器環(huán)中帶置位端和帶復(fù)位端的觸發(fā)器的個數(shù)，根據(jù)時鐘波形的要求確定帶置位端和帶復(fù)位端的觸發(fā)器的位置；將觸發(fā)器環(huán)電路接入系統(tǒng)分頻電路中，以最后一個觸發(fā)器的空閑數(shù)據(jù)輸出端作為觸發(fā)器環(huán)電路的輸出端，實現(xiàn)時鐘分頻。本發(fā)明所述方法及其電路結(jié)構(gòu)的分頻數(shù)大小不影響電路工作的最高頻率，可以使分頻電路正常的工作在相對很高的時鐘頻率，而且可以通過分頻電路級聯(lián)的方式實現(xiàn)時鐘分頻，從而可以適當減小電路實現(xiàn)的規(guī)模。
文檔編號H03K23/54GK101291149SQ20081011514
公開日2008年10月22日 申請日期2008年6月18日 優(yōu)先權(quán)日2008年6月18日
發(fā)明者柱 楊 申請人:北京中星微電子有限公司