專利名稱：一種低延時(shí)數(shù)字時(shí)鐘分頻電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及數(shù)字集成電路領(lǐng)域中用于ASIC芯片中多級(jí)時(shí)鐘分頻電路，尤其涉及一種低延時(shí)數(shù)字時(shí)鐘分頻電路，較傳統(tǒng)的多級(jí)分頻電路有低延時(shí)的優(yōu)點(diǎn)。
背景技術(shù)：
隨著SoC和ASIC技術(shù)的高速發(fā)展，設(shè)計(jì)的復(fù)雜度和集成度也大幅增長，對(duì)于電路的速度要求也就越來越高?；诠姆矫娴目紤]，在復(fù)雜的設(shè)計(jì)中，同步電路中經(jīng)常會(huì)用到多級(jí)分頻電路。傳統(tǒng)的多級(jí)分頻器只是由單級(jí)分頻器的簡單串聯(lián)而成，即前級(jí)分頻的輸出時(shí)鐘作為后級(jí)分頻的輸入時(shí)鐘，這樣，最后一級(jí)的輸出時(shí)鐘和第一級(jí)的輸入時(shí)鐘就相差了個(gè)數(shù)等于分頻器級(jí)數(shù)的寄存器延時(shí)，有多少級(jí)的分頻就會(huì)產(chǎn)生多少個(gè)寄存器的延時(shí)，在高速系統(tǒng)中此處會(huì)成為速度的瓶頸，極大限制了整個(gè)系統(tǒng)的速度。如圖3所示，以三級(jí)分頻結(jié)構(gòu)為例，輸入時(shí)鐘經(jīng)過第一級(jí)分頻器，第一級(jí)分頻器的時(shí)鐘輸出端連到第二級(jí)分頻器的時(shí)鐘輸入端，第二級(jí)分頻器的時(shí)鐘輸出端連到第三級(jí)分頻器的時(shí)鐘輸入端，這樣輸出時(shí)鐘1 比輸入時(shí)鐘滯后了一個(gè)寄存器的延時(shí)，輸出時(shí)鐘2比輸入時(shí)鐘滯后了兩個(gè)寄存器的延時(shí)， 輸出時(shí)鐘3比輸入時(shí)鐘滯后了三個(gè)寄存器的延時(shí)。這樣得到最后一級(jí)輸出時(shí)鐘相對(duì)于第一級(jí)輸入時(shí)鐘的延時(shí)Delay。ut。lk n為Delayoutcl kn = n^Delay (η為分頻級(jí)數(shù)，Delay為一級(jí)寄存器的延時(shí))。傳統(tǒng)的整數(shù)分頻器分為偶數(shù)分頻器和奇數(shù)分頻器，對(duì)于偶數(shù)N分頻，通常是由模 N/2計(jì)數(shù)器實(shí)現(xiàn)一個(gè)占空比為1 1的N分頻器，當(dāng)計(jì)數(shù)器計(jì)到N/2的時(shí)候分頻輸出信號(hào)自動(dòng)取反，對(duì)于奇數(shù)ON+1)分頻，通常是使用兩個(gè)模ON+1)的計(jì)數(shù)器完成的，一個(gè)用時(shí)鐘上升沿采樣，另一個(gè)用時(shí)鐘下降沿采樣，當(dāng)計(jì)數(shù)器計(jì)到N的時(shí)候，兩個(gè)計(jì)數(shù)器對(duì)應(yīng)的輸出信號(hào)各反轉(zhuǎn)一次，然后將兩個(gè)輸出信號(hào)做或操作即得到奇數(shù)分頻的結(jié)果。圖1和圖2分別為奇偶分頻器和偶數(shù)分頻器的結(jié)構(gòu)示意圖，從圖中可以看出兩種分頻器都是由輸入時(shí)鐘驅(qū)動(dòng)一級(jí)寄存器得到輸出時(shí)鐘的，此級(jí)寄存器的數(shù)據(jù)輸入端(D端)由一個(gè)計(jì)數(shù)器邏輯控制，計(jì)數(shù)器的計(jì)數(shù)值由輸入的分頻參數(shù)決定，所以輸出時(shí)鐘和輸入時(shí)鐘相比相差了一個(gè)寄存器的延時(shí)。
發(fā)明內(nèi)容本實(shí)用新型的目的是針對(duì)傳統(tǒng)多級(jí)分頻器高延時(shí)的缺點(diǎn)做了改進(jìn)，提供一種低延時(shí)數(shù)字時(shí)鐘分頻電路，將延時(shí)縮短為一個(gè)寄存器的延時(shí)。本實(shí)用新型技術(shù)方案如下一種低延時(shí)數(shù)字時(shí)鐘分頻電路，設(shè)有多級(jí)分頻器，各級(jí)分頻器均含有一級(jí)寄存器和一個(gè)計(jì)數(shù)邏輯器，其特征在于多級(jí)分頻器以并聯(lián)形式排列，即多級(jí)分頻器的輸入時(shí)鐘都為第一級(jí)的輸入時(shí)鐘，設(shè)置分頻參數(shù)改變檢測電路以及分頻參數(shù)換算邏輯電路，分頻參數(shù)改變檢測電路采用異或電路，其輸出分別連接各級(jí)分頻器中計(jì)數(shù)邏輯器的清零端口，負(fù)責(zé)監(jiān)控各級(jí)分頻器分頻參數(shù)的變化，當(dāng)其中任意一級(jí)分頻參數(shù)發(fā)生變化時(shí)，即產(chǎn)生用于各級(jí)分頻器的計(jì)數(shù)器清零信號(hào)，此信號(hào)經(jīng)過輸入時(shí)鐘的同步處理，將所
3有分頻器的計(jì)數(shù)器同時(shí)清零；分頻參數(shù)換算邏輯電路輸出連接各級(jí)分頻器中計(jì)數(shù)邏輯器的分頻參數(shù)輸入端，將串聯(lián)結(jié)構(gòu)的分頻參數(shù)a、b、c、…轉(zhuǎn)換成并聯(lián)結(jié)構(gòu)的分頻參數(shù)a、a術(shù)b、 a*b*c、…，為各級(jí)分頻器提供分頻參數(shù)，通過換算第一級(jí)以后逐級(jí)的分頻參數(shù)實(shí)現(xiàn)多級(jí)分頻。本實(shí)用新型的優(yōu)點(diǎn)及顯著效果本實(shí)用新型的核心思想是將多級(jí)串聯(lián)分頻器變?yōu)椴⒙?lián)的結(jié)構(gòu)，通過分頻參數(shù)轉(zhuǎn)換電路將串聯(lián)多級(jí)分頻參數(shù)轉(zhuǎn)譯成并聯(lián)分頻器的分頻參數(shù)， 可以將多級(jí)分頻電路的延時(shí)降低為最少一級(jí)寄存器延時(shí)。

圖1是現(xiàn)有奇偶分頻器結(jié)構(gòu)示意圖；圖2是現(xiàn)有偶數(shù)分頻器結(jié)構(gòu)示意圖；圖3是傳統(tǒng)多級(jí)分頻器結(jié)構(gòu)圖；圖4是本實(shí)用新型多級(jí)分頻系統(tǒng)結(jié)構(gòu)框圖；圖5是本實(shí)用新型多級(jí)分頻系統(tǒng)結(jié)構(gòu)圖。
具體實(shí)施方式
參看圖4、5，為本實(shí)用新型的多級(jí)分頻結(jié)構(gòu)，以三級(jí)分頻結(jié)構(gòu)為例，三級(jí)分頻以并聯(lián)形式排列，即三級(jí)分頻器的輸入時(shí)鐘都為第一級(jí)的輸入時(shí)鐘，通過換算二三級(jí)的分頻參數(shù)實(shí)現(xiàn)多級(jí)分頻的功能，這樣輸出時(shí)鐘1、輸出時(shí)鐘2、輸出時(shí)鐘3與輸入時(shí)鐘相比都只有一個(gè)寄存器的延時(shí)。例如，構(gòu)建一個(gè)輸出時(shí)鐘1為輸入時(shí)鐘2分頻、輸出時(shí)鐘2為輸入時(shí)鐘的 6分頻和輸出時(shí)鐘為輸入時(shí)鐘的M分頻，以上提到的分頻值為最大分頻值，即2分頻為可調(diào) 0、1、2分頻，6分頻為可調(diào)0、1、2、3、4、5、6分頻。與傳統(tǒng)結(jié)構(gòu)相比，大大降低了多級(jí)分頻器的延時(shí)本實(shí)用新型多級(jí)分頻系統(tǒng)包括三部分(1)分頻器以三級(jí)為例，各級(jí)分頻器的結(jié)構(gòu)與現(xiàn)有分頻器相同，均含有一級(jí)寄存器和一個(gè)可配置計(jì)數(shù)器，現(xiàn)有分頻器的結(jié)構(gòu)如圖 1(奇偶分頻器)和圖2(偶數(shù)分頻器)所示，奇偶分頻器由寄存器1和組合邏輯組成計(jì)數(shù)邏輯，連接在寄存器2、3的數(shù)據(jù)輸入端(D端)，寄存器2、3的時(shí)鐘輸入端分別接輸入時(shí)鐘和輸入時(shí)鐘的反向，寄存器2、3的輸出端⑴端)連接在或門的輸入端，或門的輸出端與寄存器2的輸出端⑴端)連接在時(shí)鐘選擇器1的輸入端，時(shí)鐘選擇器1的輸出端與輸入時(shí)鐘連接在時(shí)鐘選擇器2的輸入端，時(shí)鐘選擇器的輸出端即為奇偶分頻器的輸出時(shí)鐘；偶數(shù)分頻器由寄存器1和組合邏輯組成計(jì)數(shù)邏輯，連接在寄存器2的數(shù)據(jù)輸入端(D端)，寄存器2的輸出端⑴端)與輸入時(shí)鐘連接到時(shí)鐘選擇器的輸入端，時(shí)鐘選擇器的輸出端即為偶數(shù)分頻器的輸出時(shí)鐘。( 分頻參數(shù)改變檢測電路負(fù)責(zé)監(jiān)控各級(jí)分頻參數(shù)的變化，當(dāng)其中任意一級(jí)分頻參數(shù)發(fā)生變化，產(chǎn)生用于各級(jí)分頻器的計(jì)數(shù)器清零信號(hào)，連接在計(jì)數(shù)邏輯電路的清零端口，此信號(hào)要經(jīng)過輸入時(shí)鐘的同步處理，分頻參數(shù)改變檢測可用異或邏輯實(shí)現(xiàn)。 此處產(chǎn)生的計(jì)數(shù)器清零信號(hào)將所有分頻器的計(jì)數(shù)器同時(shí)清零，這樣能有效保證分頻參數(shù)改變后各級(jí)分頻輸出時(shí)鐘的相位保持一致。( 分頻參數(shù)換算邏輯電路用于將串聯(lián)結(jié)構(gòu)的分頻參數(shù)轉(zhuǎn)換成并聯(lián)結(jié)構(gòu)的分頻參數(shù)，連接到各級(jí)分頻器中計(jì)數(shù)邏輯電路的分頻參數(shù)輸入端，為各級(jí)分頻題提供分頻參數(shù)，并聯(lián)設(shè)計(jì)換取低延時(shí)是以增加后級(jí)分頻電路的計(jì)數(shù)器位數(shù)作為代價(jià)的，即當(dāng)前級(jí)分頻器所需的計(jì)數(shù)器最大值是由前面所有級(jí)計(jì)數(shù)器最大值連乘得到的，所以在級(jí)數(shù)和單級(jí)分頻參數(shù)比較大的時(shí)候，對(duì)于計(jì)數(shù)器的硬件消耗也是相當(dāng)大的，所以使用者應(yīng)該綜合考慮速度與面積兩方面的折衷。當(dāng)傳統(tǒng)串聯(lián)結(jié)構(gòu)第一級(jí)的分頻值為a，第二級(jí)在第一級(jí)的基礎(chǔ)上分頻值為b，第三
級(jí)在第二級(jí)的基礎(chǔ)上分頻值為c時(shí)......，本發(fā)明并聯(lián)結(jié)構(gòu)的第一級(jí)分頻值為a，第二級(jí)分
頻值為a*b，第三級(jí)為a*b*c，以此類推，最后一級(jí)的分頻值為前面所有級(jí)分頻值的乘積。a、 b、c、…為自然數(shù)。采用傳統(tǒng)的串聯(lián)多級(jí)分頻器結(jié)構(gòu)可以得到如圖3所示結(jié)構(gòu)的電路，如分頻器1為 2分頻分頻器，分頻器2為3分頻分頻器，分頻器3為4分頻分頻器。采用本發(fā)明提出的多級(jí)并聯(lián)分頻器，如圖5所示結(jié)構(gòu)搭建電路，分頻器1為2分頻分頻器，分頻器2為6分頻分頻器，分頻器3為M分頻分頻器，輸入時(shí)鐘分別接在分頻器1、2、3的時(shí)鐘輸入端，分頻器1、 2、3的輸出時(shí)鐘分別為輸出時(shí)鐘1、輸出時(shí)鐘2和輸出時(shí)鐘3。分頻器1、2、3內(nèi)部都由一級(jí)寄存器和一個(gè)可配置計(jì)數(shù)器構(gòu)成，分頻器1的最大計(jì)數(shù)值為2，分頻器2的最大計(jì)數(shù)值為6，分頻器3的最大計(jì)數(shù)值為M。由于傳統(tǒng)習(xí)慣，配置分頻值的時(shí)候一般都以串聯(lián)的形式配置，如，輸出時(shí)鐘2需要為輸出時(shí)鐘1的2分頻，輸出時(shí)鐘1需要為輸入時(shí)鐘的2分頻，那么此時(shí)輸出時(shí)鐘2就是輸入時(shí)鐘的4分頻。分頻參數(shù)換算邏輯就是把串聯(lián)級(jí)聯(lián)的配置參數(shù)轉(zhuǎn)換成并聯(lián)結(jié)構(gòu)的配置參數(shù)，如果為固定分頻參數(shù)，那么這部分電路可以去掉。針對(duì)此例子中，將串聯(lián)多級(jí)分頻器電路的分頻參數(shù)2、3、4轉(zhuǎn)換成并聯(lián)結(jié)構(gòu)多級(jí)分頻器電路的分頻參數(shù)2、6、M(6 = 2*3,24 = 2*3*4)。
權(quán)利要求1. 一種低延時(shí)數(shù)字時(shí)鐘分頻電路，設(shè)有多級(jí)分頻器，各級(jí)分頻器均含有一級(jí)寄存器和一個(gè)計(jì)數(shù)邏輯器，其特征在于多級(jí)分頻器以并聯(lián)形式排列，即多級(jí)分頻器的輸入時(shí)鐘都為第一級(jí)的輸入時(shí)鐘，設(shè)置分頻參數(shù)改變檢測電路以及分頻參數(shù)換算邏輯電路，分頻參數(shù)改變檢測電路采用異或電路，其輸出分別連接各級(jí)分頻器中計(jì)數(shù)邏輯器的清零端口 ；分頻參數(shù)換算邏輯電路輸出連接各級(jí)分頻器中計(jì)數(shù)邏輯器的分頻參數(shù)輸入端，將串聯(lián)結(jié)構(gòu)的分頻參數(shù)轉(zhuǎn)換成并聯(lián)結(jié)構(gòu)的分頻參數(shù)輸出給各級(jí)分頻器。
專利摘要一種低延時(shí)數(shù)字時(shí)鐘分頻電路，設(shè)有多級(jí)分頻器，各級(jí)分頻器均含有一級(jí)寄存器和一個(gè)計(jì)數(shù)邏輯器，多級(jí)分頻器以并聯(lián)形式排列，即多級(jí)分頻器的輸入時(shí)鐘都為第一級(jí)的輸入時(shí)鐘，設(shè)置分頻參數(shù)改變檢測電路以及分頻參數(shù)換算邏輯電路，分頻參數(shù)改變檢測電路采用異或電路，其輸出分別連接各級(jí)分頻器中計(jì)數(shù)邏輯器的清零端口，分頻參數(shù)換算邏輯電路輸出連接各級(jí)分頻器中計(jì)數(shù)邏輯器的分頻參數(shù)輸入端，將串聯(lián)結(jié)構(gòu)的分頻參數(shù)a、b、c、…轉(zhuǎn)換成并聯(lián)結(jié)構(gòu)的分頻參數(shù)a、a*b、a*b*c、…，為各級(jí)分頻器提供分頻參數(shù)，通過換算第一級(jí)以后逐級(jí)的分頻參數(shù)實(shí)現(xiàn)多級(jí)分頻。
文檔編號(hào)H03K23/66GK202043094SQ20112008458
公開日2011年11月16日 申請日期2011年3月28日 優(yōu)先權(quán)日2011年3月28日
發(fā)明者劉新寧, 孫華芳, 楊軍, 王學(xué)香, 王鎮(zhèn), 趙夢南 申請人:東南大學(xué)