技術(shù)編號：7523680
提示：您尚未登錄，請點(diǎn) 登 陸 后下載，如果您還沒有賬戶請點(diǎn) 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細(xì)信息。本實(shí)用新型涉及數(shù)字集成電路領(lǐng)域中用于ASIC芯片中多級時鐘分頻電路，尤其涉及一種低延時數(shù)字時鐘分頻電路，較傳統(tǒng)的多級分頻電路有低延時的優(yōu)點(diǎn)。背景技術(shù)隨著SoC和ASIC技術(shù)的高速發(fā)展，設(shè)計的復(fù)雜度和集成度也大幅增長，對于電路的速度要求也就越來越高?；诠姆矫娴目紤]，在復(fù)雜的設(shè)計中，同步電路中經(jīng)常會用到多級分頻電路。傳統(tǒng)的多級分頻器只是由單級分頻器的簡單串聯(lián)而成，即前級分頻的輸出時鐘作為后級分頻的輸入時鐘，這樣，最后一級的輸出時鐘和第一級的輸入時鐘就相差了...
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該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識儲備，不適合論文引用。
該類技術(shù)注重原理思路，無完整電路圖，適合研究學(xué)習(xí)。