可變的同步時鐘分頻電路的制作方法
【專利摘要】本發(fā)明公開了一種可變的同步時鐘分頻電路，包括：一時鐘計數(shù)器，用于對輸入的源時鐘個數(shù)進行計數(shù)；一分頻倍數(shù)配置寄存器，用于寄存時鐘分頻倍數(shù)；一比較器，當(dāng)時鐘計數(shù)器的值與分頻倍數(shù)配置寄存器的值進行比較后，兩者不等時，輸出的門控邏輯的使能信號無效；當(dāng)兩者相等時，輸出的門控邏輯的使能信號有效；一門控邏輯電路，當(dāng)所述門控邏輯的使能信號無效時關(guān)閉；當(dāng)所述門控邏輯的使能信號有效時，將源時鐘分頻后輸出，且時鐘計數(shù)器的值在下一個時鐘周期歸零。本發(fā)明可以進行任意整數(shù)分頻，并在一定范圍內(nèi)可以配置分頻倍數(shù)。
【專利說明】可變的同步時鐘分頻電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及時鐘分頻電路領(lǐng)域，特別是涉及一種可變的同步時鐘分頻電路。
【背景技術(shù)】
[0002]數(shù)字集成電路越來越廣泛的被應(yīng)用于現(xiàn)實生活當(dāng)中，小到家用電器、智能卡系統(tǒng)，大到計算機圖形處理，電子通信以及大型處理器等等，它都在其中占有重要的地位。隨著時代的發(fā)展，人們對數(shù)字電路的性能要求越來越高，如面積，功耗，功能多樣性等等。
[0003]時鐘是數(shù)字電路的重要組成部分，只要是時序電路，就離不開時鐘，因此，時鐘設(shè)計是現(xiàn)在越來越復(fù)雜的多功能數(shù)字電路的基礎(chǔ)，它直接影響著數(shù)字電路的性能，特別是速度和功耗。時鐘頻率越高，電路速度越快；時鐘結(jié)構(gòu)越干凈，時鐘樹延時越短，在其他條件不變的情況下電路的功耗相應(yīng)的就會越小。
[0004]在時鐘電路中，分頻電路是比較常見的一種電路，幾乎大部分數(shù)字電路都需要把原始的高頻時鐘分頻為低頻時鐘，以供其他不同部分的電路使用。因此，分頻電路的結(jié)構(gòu)，對提高芯片性能也有著積極的作用，一個好的分頻電路，對電路性能要求越來越高的芯片設(shè)計來說，至關(guān)重要。

【發(fā)明內(nèi)容】

[0005]本發(fā)明要解決的技術(shù)問題是提供一種可變的同步時鐘分頻電路，可以進行任意整數(shù)分頻，并在一定范圍內(nèi)可以配置分頻倍數(shù)。
[0006]為解決上述技術(shù)問題，本發(fā)明的可變的同步時鐘分頻電路，包括:
[0007]—時鐘計數(shù)器，其時鐘輸入端輸入源時鐘，其復(fù)位端輸入異步復(fù)位信號，用于對輸入的源時鐘個數(shù)進行計數(shù)；
[0008]一分頻倍數(shù)配置寄存器，用于寄存時鐘分頻倍數(shù)；
[0009]一比較器，其一輸入端與所述時鐘計數(shù)器的寄存器的輸出端相連接，另一輸入端與所述分頻倍數(shù)配置寄存器的輸出端相連接，其輸出端輸出門控邏輯的使能信號；當(dāng)所述時鐘計數(shù)器的值與分頻倍數(shù)配置寄存器的值進行比較后，兩者不等時，所述門控邏輯的使能信號無效；當(dāng)所述時鐘計數(shù)器的值與分頻倍數(shù)配置寄存器的值進行比較后，兩者相等時，所述門控邏輯的使能信號有效；
[0010]一門控邏輯電路，其數(shù)據(jù)輸入端與所述比較器的輸出端相連接，其使能端與所述時鐘計數(shù)器的時鐘輸入端相連接，輸入源時鐘；當(dāng)所述門控邏輯的使能信號無效時，該門控邏輯電路關(guān)閉；當(dāng)所述門控邏輯的使能信號有效時，該門控邏輯電路將源時鐘分頻后輸出，且時鐘計數(shù)器的值在下一個時鐘周期歸零。
[0011]本發(fā)明可以進行任意整數(shù)分頻，并在一定范圍內(nèi)可以配置分頻倍數(shù)；同時，利用同步時鐘分頻電路的特點，并加上一個門控邏輯，既可以去除時鐘上因異步復(fù)位引入的毛刺，也可以減少時鐘樹上的延時?！緦＠綀D】

【附圖說明】
[0012]下面結(jié)合附圖與【具體實施方式】對本發(fā)明作進一步詳細的說明:
[0013]圖1是現(xiàn)有的同步分頻電路原理圖；
[0014]圖2是改進后的同步時鐘分頻電路原理圖；
[0015]圖3是門控邏輯電路實施例一原理圖；
[0016]圖4是門控邏輯電路實施例二原理圖。
【具體實施方式】
[0017]參見圖1，現(xiàn)有的同步分頻電路由一個時鐘計數(shù)器Counter構(gòu)成，假定源時鐘為elk,異步復(fù)位信號為rst，需要對源時鐘elk進行2n分頻，其中η為正整數(shù)；那么時鐘計數(shù)器Counter的寄存器的位寬為n，其第m位寄存器輸出Counter [m]則為2 (m+1)分頻時鐘，對應(yīng)的第O位、第I位、第m位以及最高位n-Ι位寄存器，分別為2分頻、4分頻、2(m+1)分頻以及2n分頻信號。這種同步分頻電路器結(jié)構(gòu)簡單，很容易實現(xiàn)，但是也有以下缺點:
[0018]1、只能進行2的指數(shù)倍數(shù)分頻，即2分頻、4分頻、8分頻等等，不能進行其他的倍數(shù)分頻，如3分頻、6分頻、9分頻等等。
[0019]2、時鐘分頻電路屬于時鐘樹上面的一部分，在后端實現(xiàn)的時候，時鐘樹會穿過時鐘分頻電路的寄存器，使時鐘延時加大。
[0020]3、當(dāng)時鐘分頻電路在設(shè)計上需要一個異步復(fù)位信號對其進行復(fù)位時，會在每個分頻時鐘上引入一個因異步復(fù)位導(dǎo)致的毛刺，使時鐘質(zhì)量下降，更有甚者，可能導(dǎo)致功能失效。
[0021]圖2是在圖1所示同步分頻電路結(jié)構(gòu)基礎(chǔ)上進行改進的同步時鐘分頻電路，在原來的時鐘計數(shù)器的基礎(chǔ)之上，增加了一個分頻倍數(shù)配置寄存器、一個比較器和一個門控邏輯電路。
[0022]所述時鐘計數(shù)器Counter的寄存器的輸出端與所述比較器的一輸入端相連接，所述分頻倍數(shù)配置寄存器的輸出端與所述比較器的另一輸入端相連接，所述比較器的輸出端與所述門控邏輯電路的數(shù)據(jù)輸入端相連接，所述時鐘計數(shù)器Counter的時鐘輸入端與所述門控邏輯電路的使能端相連接。所述比較器的輸出端輸出門控邏輯的使能信號enable。
[0023]所述分頻倍數(shù)配置寄存器中存放的是分頻倍數(shù)，可以根據(jù)需求可讀可寫。所述時鐘計數(shù)器Counter的功能與傳統(tǒng)的同步分頻電路一樣，對時鐘脈沖的個數(shù)進行計數(shù)。所述比較器將時鐘計數(shù)器Counter的值與分頻倍數(shù)配置寄存器的值進行比較，當(dāng)兩者不等時，其輸出的門控邏輯的使能信號enable無效，所述門控邏輯電路關(guān)閉；反之，當(dāng)兩者相等時，門控邏輯的使能信號enable有效,并將源時鐘elk分頻后由時鐘輸出端gclk輸出，而時鐘計數(shù)器Counter的值在下一個時鐘周期歸零。
[0024]由此可見，改進后的同步時鐘分頻電路可以通過分頻倍數(shù)配置寄存器來進行任意整數(shù)倍的時鐘分頻，且分頻倍數(shù)可編程；時鐘路徑僅穿過一個門控邏輯電路，與傳統(tǒng)同步分頻電路中穿過時鐘計數(shù)器Counter的寄存器相比，所增加的延時較少。另外，異步復(fù)位信號rst在對時鐘計數(shù)器進行異步復(fù)位時，在時鐘計數(shù)器Counter的寄存器上引入的毛刺，會轉(zhuǎn)移到門控邏輯的使能信號enable上，隨后被門控邏輯電路濾掉，保證了分頻后時鐘的質(zhì)量，提聞了電路的穩(wěn)定性。[0025]所述同步時鐘分頻電路可以通過下述技術(shù)方案實現(xiàn):根據(jù)分頻范圍，確定時鐘計數(shù)器規(guī)模和時鐘分頻倍數(shù)配置寄存器規(guī)模，通過比較時鐘計數(shù)器和時鐘分頻倍數(shù)配置寄存器的值得到門控邏輯的使能信號，利用門控邏輯的使能信號對源時鐘進行分頻。其具體步驟如下:
[0026]步驟一、根據(jù)分頻范圍，確定時鐘計數(shù)器規(guī)模。
[0027]步驟二、根據(jù)分頻范圍，確定時鐘分頻倍數(shù)配置寄存器的規(guī)模。一般來說，時鐘計數(shù)器的規(guī)模和時鐘分頻倍數(shù)配置寄存器的規(guī)模是一樣的，也就是說，當(dāng)時鐘計數(shù)器的寄存器位寬是η時，那么時鐘分頻倍數(shù)配置寄存器的位寬也是n，除非設(shè)計有特殊的要求。
[0028]步驟三、利用比較器，產(chǎn)生門控邏輯的使能信號。若時鐘計數(shù)器的值不等于時鐘分頻倍數(shù)配置寄存器的值，則門控邏輯的使能信號為無效，反之，則為有效，并且將時鐘計數(shù)器在下一個時鐘周期歸零。
[0029]步驟四、根據(jù)時鐘特性要求，選擇合適的門控邏輯電路，并完成同步時鐘分頻電路的設(shè)計。門控邏輯電路是由一個鎖存器和一個邏輯門構(gòu)成，時鐘特性要求如果不一樣，則門控邏輯電路的結(jié)構(gòu)也不一樣。
[0030]如果要求時鐘在關(guān)閉的時候處于高電平，那么就需要一個高通鎖存器和一個或門組成的門控邏輯電路，如圖3所示。所述高通鎖存器GS的數(shù)據(jù)輸入端D輸入門控邏輯的使能信號enable，其使能端G輸入源時鐘elk ;所述高通鎖存器GS的輸出端Q與一或門OR的一輸入端相連接，該或門OR的另一輸入端與所述高通鎖存器GS的使能端G相連接，輸入源時鐘elk。所述或門OR的輸出端即為分頻后的時鐘輸出端gclk。
[0031]如果要求時鐘在關(guān)閉的時候處于低電平，那么就需要一個低通鎖存器和一個與門組成的門控邏輯電路，如圖4所示。所述低通鎖存器DS的數(shù)據(jù)輸入端D輸入門控邏輯的使能信號enable,其使能端GN輸入源時鐘elk (低電平有效)；所述低通鎖存器DS的輸出端Q與一與門AND的一輸入端相連接，該與門AND的另一輸入端與所述低通鎖存器DS的使能端GN相連接,輸入源時鐘elk。所述與門AND的輸出端即為分頻后的時鐘輸出端gclk。
[0032]在一般的工藝庫中，對于上述兩種典型的門控邏輯電路都有集成的門控器件，在實現(xiàn)的時候可以根據(jù)具體需求選用。根據(jù)圖3和圖4可以看出，時鐘路徑上所穿過的邏輯器件是一個與門或者或門，與傳統(tǒng)同步分頻電路所穿過的為一個寄存器相比，所加入的延時要小的多。
[0033]步驟五、根據(jù)步驟四所選擇的門控邏輯電路和圖2所示的同步時鐘分頻電路，完成整個同步時鐘分頻電路的設(shè)計。
[0034]以上通過【具體實施方式】和實施例對本發(fā)明進行了詳細的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進，這些也應(yīng)視為本發(fā)明的保護范圍。
【權(quán)利要求】
1.一種可變的同步時鐘分頻電路，包括: 一時鐘計數(shù)器，其時鐘輸入端輸入源時鐘，其復(fù)位端輸入異步復(fù)位信號，用于對輸入的源時鐘個數(shù)進行計數(shù)；其特征在于,還包括: 一分頻倍數(shù)配置寄存器，用于寄存時鐘分頻倍數(shù)； 一比較器，其一輸入端與所述時鐘計數(shù)器的寄存器的輸出端相連接，另一輸入端與所述分頻倍數(shù)配置寄存器的輸出端相連接，其輸出端輸出門控邏輯的使能信號；當(dāng)所述時鐘計數(shù)器的值與分頻倍數(shù)配置寄存器的值進行比較后，兩者不等時，所述門控邏輯的使能信號無效；當(dāng)所述時鐘計數(shù)器的值與分頻倍數(shù)配置寄存器的值進行比較后，兩者相等時，所述門控邏輯的使能信號有效； 一門控邏輯電路，其數(shù)據(jù)輸入端與所述比較器的輸出端相連接，其使能端與所述時鐘計數(shù)器的時鐘輸入端相連接，輸入源時鐘；當(dāng)所述門控邏輯的使能信號無效時，該門控邏輯電路關(guān)閉；當(dāng)所述門控邏輯的使能信號有效時，該門控邏輯電路將源時鐘分頻后輸出，且時鐘計數(shù)器的值在下一個時鐘周期歸零。
2.如權(quán)利要求1所述的同步時鐘分頻電路，其特征在于:所述時鐘計數(shù)器的寄存器的位寬和分頻倍數(shù)配置寄存器的位寬相等。
3.如權(quán)利要求1所述的同步時鐘分頻電路，其特征在于:所述門控邏輯電路包括一高通鎖存器，一或門；所述高通鎖存器的數(shù)據(jù)輸入端輸入門控邏輯的使能信號，其使能端輸入源時鐘，其輸出端與所述或門的一輸入端相連接，該或門的另一輸入端與所述高通鎖存器的使能端相連接，輸入源時鐘，所述或門的輸出端即為時鐘輸出端；使源時鐘在關(guān)閉的時候處于高電平。
4.如權(quán)利要求1所述的同步時鐘分頻電路，其特征在于:所述門控邏輯電路包括一低通鎖存器，一與門；所述低通鎖存器的數(shù)據(jù)輸入端輸入門控邏輯的使能信號，其使能端輸入源時鐘，其輸出端與所述與門的一輸入端相連接，該與門的另一輸入端與所述低通鎖存器的使能端相連接，輸入源時鐘，所述與門的輸出端即為時鐘輸出端；使源時鐘在關(guān)閉的時候處于低電平。
【文檔編號】H03K23/00GK103684423SQ201210362745
【公開日】2014年3月26日 申請日期:2012年9月25日 優(yōu)先權(quán)日:2012年9月25日
【發(fā)明者】王永流, 張伸 申請人:上海華虹集成電路有限責(zé)任公司