用于高密度集成電路設(shè)計的半導(dǎo)體器件及其制備方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明設(shè)及半導(dǎo)體器件技術(shù)領(lǐng)域，尤其設(shè)及一種用于高密度集成電路設(shè)計的半導(dǎo) 體器件及其制備方法。
【背景技術(shù)】
[0002] S維集成電路（3D-IC)被認(rèn)為是嵌入更高密度、更高性能電路的應(yīng)用中，非常有 前景的電路集成結(jié)構(gòu)。該種多層集成電路將具有SOI器件的所有優(yōu)勢，特別是隨著它的單 元面積減小，它的電路密度將提高，總互連長度也因為應(yīng)用縱向互連而被縮短，該將使得RC 延遲減小、功耗降低。實現(xiàn)3D-IC的方法就是像=明治結(jié)構(gòu)一樣將功能層堆疊，并在功能層 之間用絕緣層隔離。但是，該樣的方法為改進3D技術(shù)帶來了很多挑戰(zhàn)。首先，最主要的問 題是，如何在絕緣層上生產(chǎn)高質(zhì)量的單晶娃，W便得到第二層及次層。雖然國際上有報道過 激光重結(jié)晶（laser re-c;rystallization)、選擇性橫向過生長外延層（selective lateral overgrowth巧itaxy)等方法，但該些方法不僅復(fù)雜，還可能導(dǎo)致位錯缺陷。近年，有用 錯、鑲橫向誘導(dǎo)重結(jié)晶的方法，但它不僅受到晶粒限制，還引入金屬污染；另外，附著技術(shù) 〇3〇unding technology)可W為第二層級次活性層提供單晶娃，但是，附著條件化ounding conditions)和校準(zhǔn)要求（alignment requirements)限制了該技術(shù)在3D-IC上的實際應(yīng) 用。其次，熱預(yù)算限制（thermal budget restrictions)是另一個重要挑戰(zhàn)。在底層器件 形成之后的高熱工藝步驟，將會對已形成的器件性能造成不良影響，最明顯的是溝道變短、 甚至穿通。該些都嚴(yán)重影響并限制著底層器件的尺寸，也導(dǎo)致底層器件和頂層器件的不對 稱。最后，即使有高質(zhì)量的娃層、優(yōu)良的熱工藝，器件的活性層制造也面臨著傳統(tǒng)平面設(shè)計 的尺寸限制。

【發(fā)明內(nèi)容】

[0003] 本發(fā)明所要解決的技術(shù)問題是，提供一種用于高密度集成電路設(shè)計的半導(dǎo)體器件 及其制備方法，W解決現(xiàn)有3D集成電路中晶體管性能低的缺陷。本發(fā)明是該樣實現(xiàn)的：
[0004] 一種用于高密度集成電路設(shè)計的半導(dǎo)體器件，在第一方向上包括襯底層、在所述 襯底層上形成的第一絕緣層W及在所述第一絕緣層上形成的多層罐結(jié)構(gòu)；所述多層罐結(jié)構(gòu) 包括至少兩個半導(dǎo)體層，各半導(dǎo)體層之間通過第二絕緣層隔離；
[0005] 各半導(dǎo)體層包括源區(qū)、漏區(qū)W及連接所述源區(qū)與漏區(qū)的溝道區(qū)；
[0006] 各半導(dǎo)體層的源區(qū)、漏區(qū)及溝道區(qū)的位置分別在第一方向上對應(yīng)；
[0007] 所述多層罐結(jié)構(gòu)的與所述溝道區(qū)對應(yīng)的表面形成有柵電介質(zhì)層；
[000引所述柵電介質(zhì)層的表面形成有柵極層。
[0009] 進一步地，當(dāng)所述半導(dǎo)體器件采用硬掩膜刻蝕方法制備時，所述多層罐結(jié)構(gòu)頂面 的柵電介質(zhì)層為所述多層罐結(jié)構(gòu)頂面的殘余掩膜；當(dāng)所述半導(dǎo)體器件采用非硬掩膜刻蝕 方法制備時，所述多層罐結(jié)構(gòu)頂面的柵電介質(zhì)層由該多層罐結(jié)構(gòu)側(cè)面的柵電介質(zhì)層延伸而 成。
[0010] 進一步地，所述第二絕緣層為埋氧層。
[0011] 進一步地，所述半導(dǎo)體層為娃、錯或儀娃材料；所述柵極層采用n+滲雜或P+滲雜 的多晶娃。
[0012] 一種用于高密度集成電路設(shè)計的半導(dǎo)體器件的制備方法，包括如下步驟：
[0013] 制備多層結(jié)構(gòu)；所述多層結(jié)構(gòu)在第一方向上包括襯底層、在所述襯底層上形成的 第一絕緣層、在所述第一絕緣層上形成的多層半導(dǎo)體結(jié)構(gòu)；所述多層半導(dǎo)體結(jié)構(gòu)包括至少 兩個半導(dǎo)體層；各半導(dǎo)體層之間通過第二絕緣層隔離；
[0014] 對所述多層半導(dǎo)體結(jié)構(gòu)進行掩膜及刻蝕，使其形成至少一個多層罐結(jié)構(gòu)；所述多 層罐結(jié)構(gòu)的各半導(dǎo)體層包括源區(qū)、漏區(qū)W及連接所述源區(qū)與漏區(qū)的溝道區(qū)；各半導(dǎo)體層的 源區(qū)、漏區(qū)及溝道區(qū)的位置分別在第一方向上對應(yīng)；
[0015] 在所述多層罐結(jié)構(gòu)的與所述溝道區(qū)對應(yīng)的表面形成柵電介質(zhì)層；
[0016] 在所述柵電介質(zhì)層的表面形成柵極層。
[0017] 進一步地，當(dāng)所述半導(dǎo)體器件采用硬掩膜刻蝕方法制備時，所述多層罐結(jié)構(gòu)頂面 的柵電介質(zhì)層為所述多層罐結(jié)構(gòu)頂面的殘余掩膜；當(dāng)所述半導(dǎo)體器件采用非硬掩膜刻蝕 方法制備時，所述多層罐結(jié)構(gòu)頂面的柵電介質(zhì)層由該多層罐結(jié)構(gòu)側(cè)面的柵電介質(zhì)層延伸而 成。
[0018] 進一步地，所述第二絕緣層為埋氧層。
[0019] 進一步地，所述半導(dǎo)體層采用娃、錯或儀娃材料；所述柵極層采用n+滲雜或P+滲 雜的多晶娃。
[0020] 進一步地，所述多層罐結(jié)構(gòu)側(cè)面的柵電介質(zhì)層由各半導(dǎo)體層的側(cè)面氧化形成。
[0021] 進一步地，所述柵極層為在第一絕緣層上通過化學(xué)汽相淀積方式形成的多晶娃淀 積。
[0022] 與現(xiàn)有技術(shù)相比，本發(fā)明制備的半導(dǎo)體器件吸收了罐式場效應(yīng)晶體管的所有優(yōu) 點，具有良好的短溝道效應(yīng)，同時，其具有3D結(jié)構(gòu)，且具有與傳統(tǒng)的平面場效應(yīng)晶體管類似 的版圖和構(gòu)造，易于與傳統(tǒng)的平面場效應(yīng)晶體管制造工藝集成，可用于實現(xiàn)高度集成和緊 湊的3D電路，為高性能、等比例縮小能力強的3D集成電路提供了基石，解決了現(xiàn)存3D集成 電路中多晶娃、重結(jié)晶娃的晶體管性能低的缺陷。
【附圖說明】
[0023] 圖1 ;制備本發(fā)明半導(dǎo)體器件所需的多層結(jié)構(gòu)的剖面示意圖；
[0024] 圖2 ;帶有掩膜的多層結(jié)構(gòu)的剖面示意圖；
[0025] 圖3a ;未形成柵極層時的半導(dǎo)體器件的俯視示意圖；
[0026] 圖3b ;未形成柵極層時的半導(dǎo)體器件的剖面示意圖；
[0027] 圖4 ;形成柵極層后的半導(dǎo)體器件的剖面示意圖；
[002引圖5 ;形成柵極層后的半導(dǎo)體器件的俯視示意圖；
[0029] 圖6 ;本發(fā)明半導(dǎo)體器件的源、漏區(qū)雜質(zhì)注入示意圖；
[0030] 圖7 ;帶有柵極層的一個多層罐結(jié)構(gòu)的立體結(jié)構(gòu)示意圖。
【具體實施方式】
[0031] 為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，W下結(jié)合附圖及實施例，對 本發(fā)明進行進一步詳細說明。
[0032] 圖3a為未形成柵極層510時的半導(dǎo)體器件的俯視示意圖，圖3b為圖3a中沿A-A' 線的剖面示意圖。結(jié)合圖3b所示，本發(fā)明用于高密度集成電路設(shè)計的半導(dǎo)體器件在第一方 向上包括襯底層110、在襯底層110上的第一絕緣層120 W及在第一絕緣層120上的多層 罐結(jié)構(gòu)。如圖3a及圖7所示，該多層罐結(jié)構(gòu)包括至少兩個半導(dǎo)體層130,各半導(dǎo)體層130 之間通過第二絕緣層140隔離，各半導(dǎo)體層130包括源區(qū)320、漏區(qū)330 W及連接源區(qū)320 與漏區(qū)330的溝道區(qū)310。由圖7可看出，各半導(dǎo)體層130的源區(qū)320、漏區(qū)330及溝道區(qū) 310的位置分別在第一方向上對應(yīng)。圖4所示為形成柵極層510后的半導(dǎo)體器件的剖面示 意圖，其剖面同樣沿A-A'線。結(jié)合圖4及圖7所示，該多層罐結(jié)構(gòu)的與溝道區(qū)310對應(yīng)的 表面（包括兩側(cè)面及頂面）還形成有柵電介質(zhì)層410,柵電介質(zhì)層410的表面形成有柵極層 510。
[0033] 襯底層110可采用單晶娃或多晶娃材料。
[0034]第一絕緣層120可采用娃氧化材料或其他電介質(zhì)材料，其厚度在1000A到3000A 之間。
[0035] 半導(dǎo)體層130可采用娃材料，如單晶娃或多晶娃材料，也可采用其他半導(dǎo)體材料， 如錯或儀娃、錯娃等復(fù)合半導(dǎo)體材料，半導(dǎo)體層130的厚度在3001到^001之間。
[0036] 第二絕緣層140可采用娃氧化材料，如通過雙氧注入的方式在襯底層110中形成 的埋氧層，也可采用其他電介質(zhì)材料。第二絕緣層140的厚度在200A到1000A之間。
[0037] 多層罐結(jié)構(gòu)的與溝道區(qū)310對應(yīng)的表面包括該多層罐結(jié)構(gòu)的側(cè)面和頂面。如果采 用硬掩膜210刻蝕方法制備該半導(dǎo)體器件，則該多層罐結(jié)構(gòu)頂面的柵電介質(zhì)層410可由該 多層罐結(jié)構(gòu)頂面的殘余掩膜210形成（如圖4所示），如果采用非硬掩膜210刻蝕方法制 備該半導(dǎo)體器件，則該多層罐結(jié)構(gòu)頂面的柵電介質(zhì)層410可由該多層罐結(jié)構(gòu)側(cè)面的柵電介 質(zhì)層410延伸而成。該多層罐結(jié)構(gòu)側(cè)面的柵電介質(zhì)層410可由半導(dǎo)體層130的側(cè)面氧化形 成。不管采用什么掩膜210方式，該多層罐結(jié)構(gòu)的表面（包括頂面和側(cè)面）的柵電介質(zhì)層 410都可直接采用娃氧化物、給氧化物、侶氧化物、給侶氧化物、搞氧化物、搞娃氧化物、粗氧 化物、態(tài)氧化物、氮娃化物、領(lǐng)氧化物、領(lǐng)錯氧化物、領(lǐng)粗氧化物等材料形成，多層罐結(jié)構(gòu)側(cè) 面的柵電介質(zhì)層410的厚度在10A到100A之間，多層罐結(jié)構(gòu)頂面的柵電介質(zhì)層410的厚度 大于其側(cè)面的柵電介質(zhì)層410的厚度。
[003引柵極層510可采用錯、錯娃化合物、鑲、鋼、鶴、銅及其他金屬等，也可采用采用n+滲雜或P+滲雜的多晶娃，其厚度在3 0 OA至|] 5 0 0 OA之間。
[0039] 該半導(dǎo)體器件的制備方法如下：
[0040] 步驟1、制備多層結(jié)構(gòu)。如圖1所示，該多層結(jié)構(gòu)在第一方向上包括襯底層110、在 襯底層110上形成的第一絕緣層120、在第一絕緣層120上形成的多層半導(dǎo)體結(jié)構(gòu)。該多 層半導(dǎo)體結(jié)構(gòu)包括至少兩個半導(dǎo)體層130 ;各半導(dǎo)體層130之間通過第二絕緣層140隔離。 圖1示出的是一個包含兩層半導(dǎo)體層130的多層結(jié)構(gòu)，根