半導(dǎo)體裝置的制造方法以及半導(dǎo)體集成電路晶片的制作方法
【專利說(shuō)明】半導(dǎo)體裝置的制造方法以及半導(dǎo)體集成電路晶片
[0001]關(guān)聯(lián)申請(qǐng)
[0002]本申請(qǐng)享受以美國(guó)臨時(shí)專利申請(qǐng)61/950576號(hào)(申請(qǐng)日:2014年3月10日)以及美國(guó)專利申請(qǐng)14/317648號(hào)(申請(qǐng)日:2014年6月27日)為基礎(chǔ)申請(qǐng)的優(yōu)先權(quán)。本申請(qǐng)通過(guò)參照該基礎(chǔ)申請(qǐng)而包含基礎(chǔ)申請(qǐng)的全部的內(nèi)容。
技術(shù)領(lǐng)域
[0003]本實(shí)施方式，一般涉及半導(dǎo)體裝置的制造方法以及半導(dǎo)體集成電路晶片。
【背景技術(shù)】
[0004]以往，具有將形成有集成電路的多個(gè)半導(dǎo)體芯片層疊，通過(guò)TSV(Through SiliconVia，硅通孔)將各半導(dǎo)體芯片互相電連接，從而縮小半導(dǎo)體裝置的專有面積的技術(shù)。在半導(dǎo)體芯片的制造中，多個(gè)芯片區(qū)域經(jīng)由切割線被形成于半導(dǎo)體晶片。并且，半導(dǎo)體晶片在檢查電特性后，通過(guò)沿著切割線切斷，被單片化為各半導(dǎo)體芯片。對(duì)于半導(dǎo)體晶片，為了提高成品率，確?？偭?gross) (I個(gè)晶片的芯片獲得數(shù))是重要的，另一方面，確保檢查用區(qū)域也是重要的。
[0005]另外，在半導(dǎo)體芯片的制造所使用的光刻法中，希望不會(huì)產(chǎn)生切割線處的斷裂及對(duì)半導(dǎo)體芯片的特性的影響地實(shí)現(xiàn)迅速的曝光位置的對(duì)位。

【發(fā)明內(nèi)容】

[0006]實(shí)施方式能夠以短時(shí)間容易地檢測(cè)標(biāo)記開(kāi)口部，使曝光時(shí)間的操作性提高。
[0007]另外，實(shí)施方式能夠確保不使總量減少，并且能夠從背面進(jìn)行集成電路的電氣特性以及TSV的電氣特性的評(píng)價(jià)。
[0008]實(shí)施方式提供一種半導(dǎo)體裝置的制造方法，其特征在于，在多個(gè)芯片區(qū)域形成將半導(dǎo)體基板在厚度方向上貫通并到達(dá)集成電路的貫通孔，該多個(gè)芯片區(qū)域在上述半導(dǎo)體基板的一面?zhèn)刃纬捎猩鲜黾呻娐?，在切割線形成第I標(biāo)記開(kāi)口部、和將上述半導(dǎo)體基板在厚度方向上貫通并配置于上述第I標(biāo)記開(kāi)口部的周邊區(qū)域的第2標(biāo)記開(kāi)口部，該切割線在上述半導(dǎo)體基板中將上述芯片區(qū)域劃分，基于上述第2標(biāo)記開(kāi)口部的位置，檢測(cè)上述第I標(biāo)記開(kāi)口部，基于上述第I標(biāo)記開(kāi)口部的位置，進(jìn)行曝光位置的對(duì)位并進(jìn)行光刻法，從而在上述半導(dǎo)體基板的背面形成抗蝕劑圖案，該抗蝕劑圖案具有在上述半導(dǎo)體基板的背面使包含上述貫通孔在內(nèi)的區(qū)域露出的第I開(kāi)口部，在上述貫通孔埋入導(dǎo)電性材料，以及去除上述抗蝕劑圖案。
[0009]另外，實(shí)施方式提供一種半導(dǎo)體集成電路晶片，其特征在于，具備:多個(gè)芯片區(qū)域，在半導(dǎo)體基板的一面?zhèn)仍O(shè)置有集成電路；切割線，在上述半導(dǎo)體基板中將上述多個(gè)芯片區(qū)域劃分；TEG，設(shè)置于上述半導(dǎo)體基板的一面?zhèn)鹊纳鲜銮懈罹€；以及第I貫通電極，在上述切割線中在上述半導(dǎo)體基板的背面?zhèn)嚷冻?，并且從上述半?dǎo)體基板的背面?zhèn)葘⑸鲜霭雽?dǎo)體基板在厚度方向上貫通而與上述TEG連接。
[0010]根據(jù)實(shí)施方式，能夠以短時(shí)間容易地檢測(cè)標(biāo)記開(kāi)口部，能夠提高曝光時(shí)間的操作性。另外，根據(jù)實(shí)施方式，能夠確保不使總量減少，并且從背面進(jìn)行集成電路的電氣特性以及TSV的電氣特性的評(píng)價(jià)。
【附圖說(shuō)明】
[0011]圖1是從背面?zhèn)扔^察實(shí)施方式涉及的半導(dǎo)體晶片的俯視圖。
[0012]圖2A?圖2D是對(duì)實(shí)施方式涉及的半導(dǎo)體晶片的構(gòu)造進(jìn)行表示的圖。
[0013]圖3A?圖3C是對(duì)實(shí)施方式涉及的半導(dǎo)體晶片的制造工序進(jìn)行表不的圖。
[0014]圖4A?圖4C是對(duì)實(shí)施方式涉及的半導(dǎo)體晶片的制造工序進(jìn)行表不的圖。
[0015]圖5A?圖5C是對(duì)實(shí)施方式涉及的半導(dǎo)體晶片的制造工序進(jìn)行表不的圖。
[0016]圖6A?圖6C是對(duì)實(shí)施方式涉及的半導(dǎo)體晶片的制造工序進(jìn)行表不的圖。
[0017]圖7A?圖7C是對(duì)實(shí)施方式涉及的半導(dǎo)體晶片的制造工序進(jìn)行表不的圖。
[0018]圖8A以及圖SB是對(duì)實(shí)施方式涉及的切割線的第2標(biāo)記開(kāi)口部的形成例進(jìn)行表示的圖。
[0019]圖9是實(shí)施方式涉及的半導(dǎo)體晶片的芯片區(qū)域的主要部分剖視圖。
[0020]圖1OA以及圖1OB是對(duì)芯片區(qū)域的設(shè)備層的形成方法進(jìn)行說(shuō)明的主要部分剖視圖。
[0021]圖11是對(duì)實(shí)施方式涉及的電氣特性測(cè)試的方法進(jìn)行說(shuō)明的模式圖。
【具體實(shí)施方式】
[0022]根據(jù)本實(shí)施方式，提供一種半導(dǎo)體裝置的制造方法，其特征在于，在多個(gè)芯片區(qū)域形成將半導(dǎo)體基板在厚度方向上貫通并到達(dá)集成電路的貫通孔，該多個(gè)芯片區(qū)域在上述半導(dǎo)體基板的一面?zhèn)刃纬捎猩鲜黾呻娐?，在切割線形成第I標(biāo)記開(kāi)口部、和將上述半導(dǎo)體基板在厚度方向上貫通并配置于上述第I標(biāo)記開(kāi)口部的周邊區(qū)域的第2標(biāo)記開(kāi)口部，該切割線在上述半導(dǎo)體基板中將上述芯片區(qū)域劃分。接著，基于上述第2標(biāo)記開(kāi)口部的位置，檢測(cè)上述第I標(biāo)記開(kāi)口部，基于上述第I標(biāo)記開(kāi)口部的位置，進(jìn)行曝光位置的對(duì)位并進(jìn)行光刻法，從而在上述半導(dǎo)體基板的背面形成抗蝕劑圖案，該抗蝕劑圖案具有在上述半導(dǎo)體基板的背面使包含上述貫通孔在內(nèi)的區(qū)域露出的第I開(kāi)口部。并且，在上述貫通孔埋入導(dǎo)電性材料，以及去除上述抗蝕劑圖案。
[0023]下面，參照附圖，詳細(xì)地說(shuō)明實(shí)施方式涉及的半導(dǎo)體裝置的制造方法以及半導(dǎo)體集成電路晶片。另外，不通過(guò)該實(shí)施方式限定本發(fā)明。另外，在以下所示的附圖中，為了容易理解，具有各部件的比例尺與實(shí)際不同的情況。在各附圖間也同樣。另外，即使是俯視圖，也有為了容易觀察附圖而具有附加影線的情況。
[0024]圖1是從背面?zhèn)扔^察實(shí)施方式涉及的半導(dǎo)體集成電路晶片I的俯視圖。在半導(dǎo)體集成電路晶片I中，多個(gè)芯片區(qū)域2通過(guò)切割線3劃分而形成為矩陣狀。半導(dǎo)體集成電路晶片I沿著切割線3被切斷，從而多個(gè)芯片區(qū)域2被單片化而成為半導(dǎo)體芯片(半導(dǎo)體裝置)。
[0025]圖2A?圖2D是對(duì)實(shí)施方式涉及的半導(dǎo)體集成電路晶片I的構(gòu)造進(jìn)行表示的圖。圖2A是將半導(dǎo)體集成電路晶片I的背面放大后的主要部分放大圖。圖2B是半導(dǎo)體集成電路晶片I的芯片區(qū)域2的主要部分剖視圖，是圖2A的A — A剖視圖。圖2C是半導(dǎo)體集成電路晶片I的切割線3的主要部分剖視圖，是圖2A的B — B剖視圖。圖2D是將切割線3的剖面放大后的主要部分放大圖。在此，在圖2B?圖2D中，表示使半導(dǎo)體集成電路晶片I的表面向下的狀態(tài)。在下面，所謂半導(dǎo)體集成電路晶片I或者半導(dǎo)體基板11的表面，意味著設(shè)置有后述的電路層12的面。另外，所謂半導(dǎo)體集成電路晶片I或者半導(dǎo)體基板11的背面，意味著與半導(dǎo)體集成電路晶片I或者半導(dǎo)體基板11的表面相反一側(cè)的面。
[0026]在半導(dǎo)體集成電路晶片I中，在半導(dǎo)體基板11的一方的面(表面)設(shè)置有電路層12，該電路層12形成有包含上部電極焊盤、電路元件在內(nèi)的集成電路。電路層12也可以根據(jù)需要而斷續(xù)地設(shè)置。
[0027]在半導(dǎo)體集成電路晶片I的背面的芯片區(qū)域2，設(shè)置有通孔21，該通孔21具有從半導(dǎo)體集成電路晶片I的背面突出并露出的凸塊部分21a。通孔21設(shè)置成在厚度方向上貫通半導(dǎo)體基板11。通孔21是在對(duì)將芯片區(qū)域2單片化后的半導(dǎo)體芯片進(jìn)行多級(jí)層疊的情況下、將下級(jí)的半導(dǎo)體芯片所具備的集成電路與上級(jí)的半導(dǎo)體芯片所具備的集成電路電連接的貫通電極(TSV: Through Silicon Via)。通孔21例如由鎳形成。另外，凸塊部分例如可以將銅與焊料層疊。
[0028]將切割線3的電路層12設(shè)為測(cè)試用電路層，該測(cè)試用電路層形成有作為TEG (TestElement Group，測(cè)試單元組)的測(cè)試用電路元件13。在TEG(測(cè)試用電路元件13)設(shè)置有多個(gè)獨(dú)立的電路圖案，該電路圖案用于間接地檢查在芯片區(qū)域2設(shè)置的集成電路的電氣特性、在芯片區(qū)域形成的TSV(通孔21)的電氣特性、半導(dǎo)體集成電路晶片I被多級(jí)層疊而成的雛菊鏈(daisy chain)連接的電氣特性等的電氣特性。
[0029]在半導(dǎo)體集成電路晶片I的背面的切割線3設(shè)置有開(kāi)口部31和測(cè)試用通孔32，該測(cè)試用通孔32具有從半導(dǎo)體集成電路晶片I的背面突出并露出的凸塊部分32a。開(kāi)口部31如后所述，在半導(dǎo)體集成電路晶片I的制造中作為對(duì)準(zhǔn)標(biāo)記使用。
[0030]如圖2C以及圖2D所示，測(cè)試用通孔32是在厚度方向貫通半導(dǎo)體基板11并與測(cè)試用電路元件13連接的貫通電極(TSV)。測(cè)試用通孔32用于由測(cè)試用電路元件13進(jìn)行的上述電氣特性的檢查。另外，測(cè)試用通孔32也用于在將半導(dǎo)體集成電路晶片I多級(jí)層疊而構(gòu)成雛菊鏈連接時(shí)，將下級(jí)的半導(dǎo)體集成電路晶片I所具備的測(cè)試用電路元件13與上級(jí)的半導(dǎo)體集成電路晶片I所具備的測(cè)試用電路元件13電連接。測(cè)試用通孔32例如