技術(shù)領(lǐng)域

本發(fā)明的實施例總體上涉及集成電路(IC)，并且更具體而言涉及FinFET的阱雜質(zhì)摻雜。

背景技術(shù)：

單片IC一般包括若干晶體管，例如制造于平面襯底(例如硅晶片)之上的金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)。片上系統(tǒng)(SoC)架構(gòu)在模擬和數(shù)字電路兩者中都使用了晶體管。高速模擬和數(shù)字電路的單片集成可能存在問題，其部分原因在于數(shù)字開關(guān)可能引發(fā)襯底噪聲，所述噪聲可能限制模擬電路的精確度和線性度。因此，較高的襯底隔離度對于SoC性能的提高是有利的。

圖1A示出了可以用于測量第一端口(端口1)與第二端口(端口2)之間的襯底隔離度的單片器件結(jié)構(gòu)101的布置。一般地，將信號S₁施加到端口1，并在端口2測量對應(yīng)的噪聲信號S₂的強度，其中，隔離度被定義為兩個信號強度的比率(S₂/S₁)?？梢蕴峁┲T如保護環(huán)110的保護環(huán)結(jié)構(gòu)以及諸如深阱120的阱隔離結(jié)構(gòu)來提高襯底隔離度。如圖所示，保護環(huán)110形成了P/N/P雜質(zhì)類型區(qū)，從而確保了反向二極管包圍任何噪聲敏感電路(例如，模擬電路中的一個或多個晶體管)。這種保護環(huán)結(jié)構(gòu)可以使隔離度提高20dB或更多?？梢岳檬纠陨钰?20進一步提高襯底隔離度，所述示例性深阱包括設(shè)置在保護環(huán)110內(nèi)的p阱下方的n型區(qū)(例如，可以在其中設(shè)置n型晶體管)。如三阱工藝中經(jīng)常出現(xiàn)的，可以使保護環(huán)110和深阱120的n型區(qū)連續(xù)，以進一步提高端口1與端口2之間的襯底隔離度。相對于單獨使用保護環(huán)結(jié)構(gòu)的情況，這種深阱隔離可以使隔離度提高35dB或更多。

深阱結(jié)構(gòu)通常是通過離子注入來制造的，例如，對于n阱而言利用高能量磷注入。需要高能量來實現(xiàn)足夠的阱深度，該深度可以是在襯底的頂表面下方數(shù)百納米，尤其是如圖1B中所描繪的上層有源器件硅具有非平面(例如，finFET)架構(gòu)102的地方。然而，這種注入過程可能損壞上覆有源器件硅150，并且還與注入的物質(zhì)濃度分布相關(guān)聯(lián)，所述濃度分布可能對器件縮放造成限制。

因此，提供良好隔離度并且適于非平面器件架構(gòu)的器件結(jié)構(gòu)和阱摻雜技術(shù)將是有利的。

附圖說明

在附圖中通過示例的方式而非限制的方式對本文中所描述的材料進行例示說明。為了例示的簡單和清楚，附圖中所示的元件不一定按比例繪制。例如，為了清楚起見，一些元件的尺寸可能相對于其它元件被放大。此外，如果認為合適，在附圖中重復(fù)使用附圖標記以指示對應(yīng)或相似的元件。在附圖中：

圖1A是用于評估單片半導(dǎo)體器件的兩個區(qū)域之間的隔離度水平的常規(guī)結(jié)構(gòu)的截面圖；

圖1B是描繪用于在單片半導(dǎo)體器件的子鰭狀物區(qū)中形成隔離阱的常規(guī)注入技術(shù)的常規(guī)結(jié)構(gòu)的截面圖；

圖2A是根據(jù)實施例的具有finFET架構(gòu)的集成微電子器件的平面圖，所述finFET架構(gòu)具有用于隔離阱摻雜的固態(tài)擴散源；

圖2B是根據(jù)實施例的沿圖2A的集成微電子器件中所描繪的B-B'平面的截面圖；

圖2C是根據(jù)實施例的沿圖2A的集成微電子器件中所描繪的C-C'平面的截面圖；

圖2D是根據(jù)實施例的沿圖2A的集成微電子器件中所描繪的D-D'平面的截面圖；

圖3是根據(jù)實施例的例示形成具有finFET架構(gòu)的集成微電子器件的方法的流程圖，所述finFET架構(gòu)具有用于隔離阱摻雜的固態(tài)擴散源；

圖4是根據(jù)實施例的進一步例示形成具有finFET架構(gòu)的集成微電子器件的方法的流程圖，所述finFET架構(gòu)具有用于阱摻雜的多個固態(tài)擴散源；

圖5A、5B、5C、5D、5E、5F、5G、5H、5I和5J是根據(jù)實施例的按照圖4中所示的特定制造操作的演變的finFET的截面圖，執(zhí)行圖4中所示的特定制造操作以獲得圖2A中所示的架構(gòu)。

圖6示出了根據(jù)本發(fā)明的實施例的采用具有與finFET的子鰭狀物區(qū)的一部分相鄰的隔離雜質(zhì)源膜的單片IC的移動計算平臺和數(shù)據(jù)服務(wù)器機器；以及

圖7是根據(jù)本發(fā)明實施例的電子計算設(shè)備的功能方框圖。

具體實施方式

參考附圖對一個或多個實施例進行描述。盡管詳細描繪并討論了具體構(gòu)造和布置，但是應(yīng)當理解的是這僅是出于說明性的目的。相關(guān)領(lǐng)域的技術(shù)人員應(yīng)當認識到在不背離本說明書的精神和范圍的情況下其它構(gòu)造和布置也是可能的。對于相關(guān)領(lǐng)域技術(shù)人員而言顯而易見的是，本文中描述的技術(shù)和/或布置可以用于除本文中詳細描述的系統(tǒng)和應(yīng)用以外的多種其它系統(tǒng)和應(yīng)用中。

在以下具體實施方式中參考附圖，附圖形成了本說明書的一部分并且示出了示例性實施例。此外，要理解的是可以使用其它實施例，并且可以在不脫離所要求保護的主題的情況下做出結(jié)構(gòu)和/或邏輯變化。還應(yīng)當指出，例如，上、下、頂部、底部等方向和引用僅可以用于方便描述附圖中的特征而不是要限制所要求保護的主題的應(yīng)用。因此，不應(yīng)以限定的意義考慮以下具體實施方式，并且所要求保護的主題的范圍僅由所附權(quán)利要求及其等同物限定。

在以下描述中，闡述了很多細節(jié)，然而對于本領(lǐng)域技術(shù)人員而言顯而易見的是可以在沒有這些具體細節(jié)的情況下實踐本發(fā)明。在一些實例中，以方框圖的形式而非以細節(jié)的形式示出公知的方法和器件，以避免使本發(fā)明難以理解。在整個本說明書中對“實施例”或“一個實施例”的引用表示在本發(fā)明的至少一個實施例中包括結(jié)合所述實施例描述的特定特征、結(jié)構(gòu)、功能、或特性。因而，在整個本說明書中的各處出現(xiàn)的短語“在實施例中”或“在一個實施例中”不一定指的是本發(fā)明的相同實施例。此外，可以在一個或多個實施例中以任何適合的方式結(jié)合所述特定特征、結(jié)構(gòu)、功能、或特征。例如，只要是在與第一和第二實施例相關(guān)聯(lián)的特定特征、結(jié)構(gòu)、功能、或特點互不排斥的地方，就可以使這兩個實施例相結(jié)合。

如本發(fā)明的說明書和所附權(quán)利要求中所使用的，單數(shù)形式“一”和“所述”旨在同樣包括復(fù)數(shù)形式，除非上下文明確地另行指示。還應(yīng)當理解的是，本文中所使用的術(shù)語“和/或”指的是并且包含相關(guān)聯(lián)的列舉項中的一個或多個項的任何以及所有可能的組合。

在本文中，術(shù)語“耦合”和“連接”連同其派生詞可以用于描述部件之間的功能或結(jié)構(gòu)關(guān)系。應(yīng)當理解的是，這些術(shù)語并不是要作為彼此的同義詞。相反，在特定實施例中，“連接”可以用于指示兩個或更多元件彼此直接物理、光學(xué)或電接觸?！榜詈稀笨梢杂糜谥甘緝蓚€或更多元件彼此直接或間接(在它們之間具有其它中間元件)物理、光學(xué)或電接觸和/或兩個或更多元件彼此合作或相互作用(例如，如因果關(guān)系中的情況)。

本文中所使用的術(shù)語“在……之上”、“在……之下”、“在……之間”和“在……上”指的是一個部件或材料層相對于其它部件或?qū)拥南鄬ξ恢茫渲?，這種物理關(guān)系是值得注意的。例如，在材料層的背景下，設(shè)置在一層之上或之下的另一個層可以直接與所述層接觸或者可以具有一個或多個中間層。此外，設(shè)置在兩個層之間的一個層可以與所述的兩個層直接接觸或者可以具有一個或多個中間層。相比之下，在第二層“上”的第一層與所述第二層直接接觸。在部件組件的背景下可以做出類似的區(qū)分。

如在整個本說明書和權(quán)利要求中所使用的，通過術(shù)語“……中的至少一個”或者“……中的一個或多個”加入的項目的列表可以指所列出的術(shù)語的任何組合。例如，短語“A、B或C中的至少一個”可以表示A、B、C、A和B、A和C、B和C或者A、B、和C。

如將在下文中更詳細地描述的，沿非平面半導(dǎo)體鰭狀物結(jié)構(gòu)的一部分形成至少一個雜質(zhì)源膜。所述雜質(zhì)源膜可以用作至少一個類型的雜質(zhì)源，所述雜質(zhì)在從源膜擴散到半導(dǎo)體鰭狀物中之后變得具有電活性。在一個這種實施例中，雜質(zhì)源膜被設(shè)置為與設(shè)置在鰭狀物的有源區(qū)與襯底之間的子鰭狀物區(qū)的一部分的側(cè)壁表面相鄰，并且比有源區(qū)更接近襯底。在其它實施例中，雜質(zhì)源膜可以提供摻雜劑源，所述摻雜劑使所述子鰭狀物區(qū)相對于襯底的區(qū)域被互補摻雜，從而形成P/N結(jié)，所述P/N結(jié)是將有源鰭狀物區(qū)與襯底的區(qū)域電隔離的隔離結(jié)構(gòu)的至少一部分。

如還將在下文中更詳細地描述的，具有finFET架構(gòu)的集成微電子器件可以依賴于固態(tài)擴散源，其中，雜質(zhì)源膜形成為與接近襯底的子鰭狀物區(qū)的一部分的側(cè)壁相鄰。第二膜可以形成在與子鰭狀物的一部分的側(cè)壁相鄰的雜質(zhì)源膜之上，所述子鰭狀物區(qū)比襯底更接近有源區(qū)。第二膜可以是未摻雜的隔離電介質(zhì)或第二雜質(zhì)源膜。將摻雜劑從(多個)雜質(zhì)源膜驅(qū)入接近源膜的子鰭狀物區(qū)的部分中。隨后為鰭狀物的有源區(qū)形成柵極疊置體和源極/漏極。

在實施例中，集成微電子器件包括襯底和設(shè)置在襯底上的多個晶體管。至少一個晶體管包括從襯底延伸的非平面半導(dǎo)體鰭狀物(即finFET)。圖2A是根據(jù)實施例的集成微電子器件200的平面圖，集成微電子器件200具有帶有finFET架構(gòu)的晶體管，并且至少部分地依賴于用于隔離阱摻雜的固態(tài)擴散。微電子器件200設(shè)置在襯底205上，所述襯底可以是本領(lǐng)域中已知的適于形成IC的任何襯底，例如但不限于：半導(dǎo)體襯底、絕緣體上半導(dǎo)體(SOI)襯底、或絕緣體襯底(例如，藍寶石)等、和/或它們的組合。在一個示例性實施例中，襯底205包括大體上單晶的半導(dǎo)體，例如但不限于硅。盡管襯底205可以是n型或p型導(dǎo)電性，但是在示例性實施例中，襯底205具有p型導(dǎo)電性，并且可以包括設(shè)置在非故意摻雜的硅襯底上的電阻式p型硅外延層。非平面半導(dǎo)體體塊或“鰭狀物”201、202從第一襯底區(qū)211延伸，并且鰭狀物203和204從第二襯底區(qū)212延伸。有利地，鰭狀物201-204是大體上單晶的，并且具有與襯底205相同的晶體取向。然而，多晶鰭狀物實施例也是有可能的，因為本發(fā)明的實施例并不明顯受鰭狀物201-204的微結(jié)構(gòu)或成分的限制。鰭狀物201-204可以全部具有相同的半導(dǎo)體成分或者它們之間可以存在差異。此外，一個或多個鰭狀物可以包括外延分層結(jié)構(gòu)或者可以是同質(zhì)半導(dǎo)體。示例性半導(dǎo)體成分包括：諸如硅、鍺或它們的合金等IV族系統(tǒng)；或者諸如GaAs、InP、InGaAs等III-V族系統(tǒng)；或者諸如GaN等III-N族系統(tǒng)。在每個襯底區(qū)211、212內(nèi)，隔離電介質(zhì)208設(shè)置在鰭狀物201-204之間。隔離電介質(zhì)208可以具有任何常規(guī)的成分，例如但不限于二氧化硅、氮氧化硅、或氮化硅中的一種或多種成分的一個或多個層。

如圖2B和2C中所示，鰭狀物201和202是相同的同質(zhì)半導(dǎo)體。對于襯底205大體上為單晶硅的這種實施例，鰭狀物201-202大體上是與襯底205鄰接的單晶硅(即，沒有不同材料成分的中間層)。鰭狀物201-204可以采用各種各樣的結(jié)構(gòu)形式和尺寸。在示例性實施例中，鰭狀物201、202包括：與襯底表面的平面(例如，沿x-y平面)不平行的側(cè)壁表面(例如，沿圖2B中的y-z平面和圖2C中的x-z平面)；以及可以是圓形的或者可以大體上與襯底的頂表面成一平面的頂表面。在某些實施例中，鰭狀物201、202具有小于50nm、有利地小于30nm、并且更有利地小于20nm的橫向鰭狀物寬度(W_fin)。在某些這種實施例中，鰭狀物201、202還從襯底205延伸出小于200nm、有利地小于150nm、并且更有利地介于20nm與150nm之間的垂直高度(H_fin)。鰭狀物201、202的長度(圖2C中的L_fin)是任意的，其根據(jù)處理能力和參數(shù)要求等變化。鰭狀物203-204可以具有大體上與鰭狀物201、202相同的鰭狀物尺寸。

在實施例中，半導(dǎo)體鰭狀物包括存在晶體管溝道和源極/漏極半導(dǎo)體的有源區(qū)。如圖2B和2C中所示，沿鰭狀物的z高度將鰭狀物201、202劃分成若干部分，每一部分具有小于總鰭狀物高度H_fin的z高度。鰭狀物201、202的有源區(qū)與遞增的鰭狀物側(cè)壁高度H₃相關(guān)聯(lián)。柵極疊置體260電耦合到有源鰭狀物區(qū)，所述柵極疊置體包括例如：柵極電介質(zhì)(例如，二氧化硅、和/或氮化硅、和/或氮氧化硅、和/或如HfO₂的較高K材料等)；以及柵極電極，所述柵極電極可以是任何常規(guī)的材料，例如但不限于多晶硅和/或一種或多種金屬。耦合到鰭狀物201-204的源極/漏極半導(dǎo)體區(qū)的源極/漏極接觸部255位于柵極疊置體260的相對側(cè)上。

在實施例中，半導(dǎo)體鰭狀物還包括設(shè)置在鰭狀物的有源區(qū)與襯底之間的子鰭狀物區(qū)。在實施例中，用一種或多種電活性雜質(zhì)對子鰭狀物區(qū)的至少一部分進行摻雜。對于鰭狀物201，所述子鰭狀物區(qū)包括接近襯底205并且與遞增的鰭狀物側(cè)壁高度H₁相關(guān)聯(lián)的下層子鰭狀物區(qū)210A。鰭狀物202包括相似的下層子鰭狀物區(qū)210B。在示例性實施例中，用一種或多種電活性雜質(zhì)對下層子鰭狀物區(qū)210A、210B進行雜質(zhì)摻雜，所述電活性雜質(zhì)例如但不限于磷、砷(硅的n型摻雜劑)和硼(硅的p型摻雜劑)，盡管可以根據(jù)半導(dǎo)體材料系統(tǒng)選擇任何常規(guī)的摻雜劑物質(zhì)(例如，用于GaN系統(tǒng)的鋁等)。在其它實施例中，下層子鰭狀物區(qū)210A、210B具有大體上相同的雜質(zhì)和雜質(zhì)濃度。在示例性硅鰭狀物實施例中，下層子鰭狀物區(qū)210A、210B具有介于10¹⁷cm^-3與10¹⁹cm^-3之間的雜質(zhì)濃度。在一個這種實施例中，下層子鰭狀物區(qū)210A、210B具有與襯底205的導(dǎo)電類型相反的導(dǎo)電類型。例如，在襯底205為p型的情況下，下層子鰭狀物區(qū)210A、210B為n型(例如，具有介于10¹⁷cm^-3與10¹⁹cm^-3之間的磷雜質(zhì))。如此，下層子鰭狀物區(qū)210A、210B可以起深層反摻雜(deep counter-doped)的“阱”(例如，n阱)的作用，從而提供對鰭狀物201、202的上覆有源區(qū)的隔離。

在實施例中，襯底的處于兩個雜質(zhì)摻雜的下層子鰭狀物區(qū)之間的表面層也是雜質(zhì)摻雜的，該雜質(zhì)摻雜與襯底的設(shè)置在襯底表面層下方的表面下區(qū)域截然不同。參照圖2B，襯底表面層206具有與子區(qū)域210A、210B大體上相同的雜質(zhì)摻雜劑濃度(例如，10¹⁷cm^-3-10¹⁹cm^-3)。在其它實施例中，襯底表面層206的厚度(T_s)不大于半導(dǎo)體鰭狀物201、202的橫向?qū)挾?W_fin)，并且有利地介于W_fin的50％和100％之間。如圖2A和2D中進一步所示，襯底區(qū)212沒有表面層206，并且因此表面層206僅存在于鰭狀物201-204的子集之間。

在實施例中，集成微電子器件包括被設(shè)置為與下層子鰭狀物區(qū)的側(cè)壁表面相鄰的第一雜質(zhì)源膜。對于這種實施例，雜質(zhì)源膜可以用作通過固態(tài)擴散對下層子鰭狀物區(qū)進行摻雜的雜質(zhì)源。如圖2A所示，第一雜質(zhì)源膜215被設(shè)置為與鰭狀物201、202的相對側(cè)壁相鄰，并且更具體而言與鰭狀物半導(dǎo)體直接接觸。然而，在其它實施例中，可以在雜質(zhì)源膜與鰭狀物半導(dǎo)體之間設(shè)置中間材料層。雜質(zhì)源膜215從襯底205的頂表面延伸出大約H₁，所述H₁可以從僅雜質(zhì)源膜215的厚度(例如，1-5nm)一直到鰭狀物高度H_fin的任意高百分比變化。

如圖2B進一步所示，雜質(zhì)源膜215還設(shè)置在襯底表面層206之上(例如，與之直接接觸)。雜質(zhì)源膜215可以具有很寬范圍的厚度，但是在W_fin小于20nm的示例性實施例中，如正交于鰭狀物側(cè)壁所測量的(例如，圖2B中的T₁)，雜質(zhì)源膜215小于10nm、有利地小于7nm、并且更有利地介于1nm和5nm之間。在其它實施例中，設(shè)置在襯底表面層206之上的雜質(zhì)源膜215具有與沿著鰭狀物側(cè)壁大體上相同的厚度(即，雜質(zhì)源膜215具有大體上共形的厚度T1)。

用存在于下層子鰭狀物區(qū)內(nèi)的電雜質(zhì)對雜質(zhì)源膜215進行摻雜，所述電雜質(zhì)例如但不限于：磷、砷(硅的n型摻雜劑)和硼(硅的p型摻雜劑)。在其它實施例中，雜質(zhì)源膜215是絕緣電介質(zhì)薄膜，例如但不限于雜質(zhì)摻雜的玻璃。在某些這種實施例中，雜質(zhì)源膜215是硼摻雜的硅酸鹽玻璃(BSG)或者磷摻雜的硅酸鹽玻璃(PSG)。其它選擇包括摻雜的氮化物、摻雜的金屬膜、摻雜的半導(dǎo)體膜等。在襯底205大體上為p型硅的示例性實施例中，用諸如磷的雜質(zhì)對雜質(zhì)源膜215進行摻雜，所述雜質(zhì)使下層子鰭狀物區(qū)成為n型，其中，磷雜質(zhì)的濃度介于10¹⁷cm^-3和10¹⁹cm^-3之間。因此，雜質(zhì)源膜215具有足夠高的所沉積的雜質(zhì)濃度和膜厚度，以在下層子鰭狀物區(qū)內(nèi)提供所需的雜質(zhì)濃度。作為一個示例，雜質(zhì)源膜215是具有摻雜到10²⁰-10²¹cm^-3的磷的1-5nm厚的PSG膜，并且雜質(zhì)源膜215與鰭狀物201、202的側(cè)壁直接接觸。

在實施例中，子鰭狀物區(qū)還包括上層子鰭狀物區(qū)，上層子鰭狀物區(qū)接近有源區(qū)并且與遞增的鰭狀物側(cè)壁高度H₂相關(guān)聯(lián)。對于對應(yīng)于H₁+H₂的總子鰭狀物側(cè)壁高度，可以通過對雜質(zhì)源膜(例如，215)的處理來改變子鰭狀物進入上層區(qū)和下層區(qū)的比例，以在下層子鰭狀物區(qū)與有源區(qū)之間提供所需的垂直間隔。H₁和H₂可以在兩者均非零的限定之內(nèi)存在很寬的變化范圍。在圖2D中在采用鰭狀物203的finFET中表示H₁＝0的極限，并且在圖2D中在采用鰭狀物204的finFET中表示H₂＝0的極限，將在本文中的別處對此進行進一步描述。

如圖2B中所示，上層子鰭狀物區(qū)230A、230B的側(cè)壁表面沒有雜質(zhì)源膜215，其中，隔離電介質(zhì)208或第二雜質(zhì)源膜235中的至少一個設(shè)置在雜質(zhì)源膜215之上和/或與鰭狀物201、202的上層子鰭狀物區(qū)的側(cè)壁表面相鄰(在圖2A中隔離電介質(zhì)208被描繪為透明的，以充分顯露雜質(zhì)源膜215、235)。在第二雜質(zhì)源膜與側(cè)壁表面相鄰的情況下，對于上層子鰭狀物區(qū)230A，用存在于第二雜質(zhì)源膜中的雜質(zhì)對上層子鰭狀物區(qū)進行雜質(zhì)摻雜。如果隔離電介質(zhì)與側(cè)壁表面相鄰，那么對于上層子鰭狀物區(qū)230B，上層子鰭狀物區(qū)可以是大體上未摻雜的，其中，隔離電介質(zhì)有利地大體上沒有存在于第一雜質(zhì)源膜215中的雜質(zhì)(并且大體上沒有存在于第二雜質(zhì)源膜235中的雜質(zhì))。盡管未描繪，但是大體上未摻雜的帽蓋電介質(zhì)層(例如，氮化硅等)可以設(shè)置在雜質(zhì)源膜215與雜質(zhì)源膜235之間，并且可以用于在雜質(zhì)源膜235與雜質(zhì)源膜215接觸的區(qū)域中限制雜質(zhì)源膜215與235之間的摻雜劑的混合。

雜質(zhì)源膜235可以用作雜質(zhì)的固態(tài)擴散摻雜劑源，所述雜質(zhì)例如但不限于磷、砷或硼。在實施例中，上層子鰭狀物區(qū)230A以及與上層子鰭狀物區(qū)230A的側(cè)壁表面相鄰的第二雜質(zhì)源膜235被摻雜有第二雜質(zhì)，所述第二雜質(zhì)給予上層子鰭狀物區(qū)230A的導(dǎo)電類型與下層子鰭狀物區(qū)210A的導(dǎo)電類型互補。上層子鰭狀物摻雜還可以使上層子鰭狀物區(qū)230A的摻雜與上覆有源鰭狀物區(qū)的摻雜截然不同。作為一個示例，在下層子鰭狀物區(qū)210A為n型時上層子鰭狀物區(qū)230A為p型?？梢砸越橛?0¹⁷cm^-3和10¹⁹cm^-3之間的雜質(zhì)濃度對上層子鰭狀物區(qū)230A進行摻雜。上層子鰭狀物摻雜可以為一種或多種電功能服務(wù)，所述電功能包括：特定MOS結(jié)構(gòu)所需的隨襯底205的導(dǎo)電類型而變化的阱摻雜；用于閾值電壓調(diào)諧；或者促進隔離結(jié)構(gòu)(例如，確保反向二極管存在于鰭狀物有源區(qū)與襯底之間)。在圖2A和2B所描繪的示例性實施例中，具有相關(guān)聯(lián)的摻雜的子鰭狀物區(qū)210A和230A的鰭狀物201形成了襯底隔離的NMOS晶體管的部分。具有相關(guān)聯(lián)的摻雜的子鰭狀物區(qū)210B和230B的鰭狀物202形成了襯底隔離的PMOS晶體管的部分。因此，圖2A和2B示出了存在于單片CMOS電路中的finFET結(jié)構(gòu)，所述單片CMOS電路可以被實施成各種各樣的集成微電子器件。

在其它實施例中，雜質(zhì)源膜235包括先前被描述為雜質(zhì)源膜215的選項的材料中的任何材料。在某些這種實施例中，雜質(zhì)源膜235是與雜質(zhì)源膜215的材料相同的材料，但是被互補摻雜。例如，雜質(zhì)源膜235可以是摻雜的絕緣電介質(zhì)薄膜，例如但不限于雜質(zhì)摻雜的玻璃。在某些這種實施例中，雜質(zhì)源膜235是硼摻雜的硅酸鹽玻璃(BSG)或者磷摻雜的硅酸鹽玻璃(PSG)。其它選項包括摻雜的氮化物、摻雜的金屬膜、摻雜的半導(dǎo)體膜等。在襯底205大體上為p型硅并且雜質(zhì)源膜215為PSG的示例性實施例中，雜質(zhì)源膜235為用諸如硼的雜質(zhì)摻雜的硅酸鹽玻璃，所述雜質(zhì)使上層子鰭狀物區(qū)230A為p型，其中，硼雜質(zhì)濃度介于10¹⁷cm^-3和10¹⁹cm^-3之間。因此，雜質(zhì)源膜235具有足夠高的所沉積的雜質(zhì)濃度和膜厚度，以在上層子鰭狀物區(qū)230A內(nèi)提供所需雜質(zhì)濃度。雜質(zhì)源膜235可以具有在先前針對雜質(zhì)源膜215所描述的范圍內(nèi)的任何厚度。在實施例中，例如，雜質(zhì)源膜235是具有被摻雜到10²⁰-10²¹cm^-3的硼的1-5nm厚的BSG膜，并且在高度H2之上與鰭狀物201、202的側(cè)壁直接接觸。在圖2B中所示的示例性實施例中，在第二雜質(zhì)源膜235設(shè)置在雜質(zhì)源膜215之上的區(qū)域中，雜質(zhì)源膜215具有第一側(cè)壁厚度T₁，T₁大于在隔離電介質(zhì)208設(shè)置在雜質(zhì)源膜215之上(即其中不存在雜質(zhì)源膜235)的區(qū)域中的第二側(cè)壁厚度T₂。

在具有第二雜質(zhì)源膜的實施例中，隔離電介質(zhì)設(shè)置在第一和第二雜質(zhì)源兩者之上，并且隔離電介質(zhì)還可以回填相鄰半導(dǎo)體鰭狀物的子鰭狀物區(qū)之間的任何空間。例如，如圖2B中所示，隔離電介質(zhì)208設(shè)置在雜質(zhì)膜215和235之上，其中，隔離電介質(zhì)208的頂表面與雜質(zhì)膜235成一平面，以將鰭狀物201、202的有源區(qū)限定為大體上彼此相等(例如，具有高度H₃)。盡管并未描繪，但在某些實施例中，隔離電介質(zhì)208可以包括多個層(例如，氮化硅襯墊等)，所述多個層被設(shè)置為與雜質(zhì)源膜215和235中的一個或多個接觸，這可以用于限制摻雜劑從雜質(zhì)源膜向外擴散。

在實施例中，設(shè)置在襯底上的附加的晶體管類似地包括具有上和下子鰭狀物區(qū)的半導(dǎo)體鰭狀物，然而，上和下子鰭狀物區(qū)不是互補摻雜的，其可以是均勻摻雜的，或者上子鰭狀物區(qū)和下子鰭狀物區(qū)都不具有顯著偏離襯底的雜質(zhì)摻雜的雜質(zhì)摻雜。在上子鰭狀物區(qū)與下子鰭狀物區(qū)之間缺乏任何摻雜區(qū)別的這種晶體管可能缺乏任何襯底隔離結(jié)，但是這種晶體管在例如對襯底耦合的噪聲源不敏感的數(shù)字電路中仍然是有用的?？梢栽谀承㏒oC實施方式中發(fā)現(xiàn)具有帶有襯底隔離的一些晶體管和不帶有襯底隔離的其它晶體管的實施例。例如，如圖2A和2D所示，在半導(dǎo)體鰭狀物203的側(cè)壁表面沒有雜質(zhì)源膜215和235兩者的情況下，下子鰭狀物區(qū)210C和上子鰭狀物區(qū)230C兩者具有大體上與襯底205相同的半導(dǎo)體。類似地，襯底表面層210D具有襯底205的導(dǎo)電性(例如，p型)。借助于這些結(jié)構(gòu)特征，鰭狀物203可以形成例如非襯底隔離的PMOS晶體管的一部分。然而，雜質(zhì)源膜235設(shè)置為與鰭狀物204相鄰并且因此上子鰭狀物區(qū)230D可以具有大體上與上子鰭狀物區(qū)230A相同的阱類型摻雜(例如，p型)。因此，鰭狀物204可以形成例如非襯底隔離的NMOS晶體管的一部分。因此，圖2A和2B示出了存在于單片CMOS電路中的finFET結(jié)構(gòu)，所述單片CMOS電路可以被實施成各種各樣的混合信號(模擬和數(shù)字電路)集成微電子器件，例如SoC。在圖2D所描繪的實施例中，下子鰭狀物區(qū)210D被摻雜為大體上與上子鰭狀物區(qū)230D相同(例如，均為p型)，因為雜質(zhì)源215在整個子鰭狀物側(cè)壁高度H₁+H₂之上延伸。

在現(xiàn)在對與通過固態(tài)擴散源進行的示例性finFET阱摻雜相關(guān)聯(lián)的若干結(jié)構(gòu)元件進行了詳細描述的情況下，將參考圖3中的流程圖對制造這種結(jié)構(gòu)的方法進行進一步描述。在所示的實施方式中，過程301可以包括一個或多個操作、功能、或動作，如操作310、320、330、340、和/或350中的一個或多個所示。然而，本文中的實施例可以包括任何數(shù)量的操作，以使得可以跳過一些操作。此外，各種實施例可以包括為了清晰起見而未示出的附加操作。

示例性方法301起始于操作310，在該操作中接收具有設(shè)置于其上的半導(dǎo)體鰭狀物的襯底。例如，可以接收在圖2A中描繪的具有鰭狀物201-204中的每個鰭狀物的襯底作為輸入起始材料都。由于這種鰭狀物結(jié)構(gòu)可以是通過任何常規(guī)方式形成的，因而本文中不提供制造該鰭狀物結(jié)構(gòu)的進一步描述。

方法301進行至操作320，其中，形成與半導(dǎo)體鰭狀物中的至少一個的子鰭狀物區(qū)的僅下層部分的側(cè)壁相鄰的雜質(zhì)源膜。隨后，在操作330，形成與鰭狀物中的至少一個的子鰭狀物區(qū)的上層部分的側(cè)壁相鄰的膜。該第二膜可以是第二雜質(zhì)源膜，或者是隔離電介質(zhì)膜，所述隔離電介質(zhì)膜是大體上未摻雜的，或至少缺少用于相對于在操作310所接收的狀態(tài)而顯著改變子鰭狀物區(qū)的上層部分的摻雜的充足的電活性雜質(zhì)。

在操作340，將至少來自在操作320沉積的雜質(zhì)源膜的摻雜劑驅(qū)入子鰭狀物區(qū)的下層部分中，以例如形成襯底隔離結(jié)。可以執(zhí)行諸如爐驅(qū)入(furnace drive)或快速熱退火等任何熱過程以實現(xiàn)充分的固態(tài)擴散，從而使存在于雜質(zhì)源膜中的雜質(zhì)滲入下層子鰭狀物區(qū)內(nèi)的鰭狀物的整個橫向厚度，而不會向上遠遠地擴散到子鰭狀物區(qū)的上層部分中(例如，不超過橫向鰭狀物厚度，該厚度可以為20-30nm或更小)。隨后，方法301使用設(shè)置在子鰭狀物區(qū)之上的鰭狀物的有源區(qū)來完成器件的常規(guī)方面的形成。在示例性實施例中，形成柵極疊置體和源極/漏極以使用本領(lǐng)域中的任何常規(guī)技術(shù)來完成MOS晶體管結(jié)構(gòu)。

圖4是根據(jù)實施例的進一步示出形成具有finFET架構(gòu)的集成微電子器件的方法的流程圖，所述finFET架構(gòu)具有用于阱摻雜的多個固態(tài)擴散源。本文中的實施例可以包括任何數(shù)量的操作以使得可以跳過一些操作。此外，各種實施例可以包括為了清晰起見而并未示出的附加操作。例如，這種方法可以用于形成圖5A、5B、5C、5D、5E、5F、5G、5H、5I和5J所描繪的結(jié)構(gòu)中的一個或多個結(jié)構(gòu)，這些圖是根據(jù)實施例的在執(zhí)行圖4中所示的特定制造操作以最終獲得圖2A-2D中所示的體系架構(gòu)時的演變的finFET的截面圖。

示例性方法401起始于操作410，在該操作接收具有多個半導(dǎo)體鰭狀物的襯底。在圖5A中示出了在操作410接收的示例性結(jié)構(gòu)?？梢栽诓僮?10接收在圖2A-2D的背景下在本文中別處所描述的襯底和鰭狀物結(jié)構(gòu)中的任何襯底和鰭狀物結(jié)構(gòu)作為輸入起始材料。在操作415，在鰭狀物的側(cè)壁之上沉積第一雜質(zhì)源膜。在圖5B中所描繪的示例性實施例中，將雜質(zhì)源膜215共形地沉積在鰭狀物側(cè)壁201A之上、鰭狀物頂表面201B之上、以及襯底205的中間表面之上。沉積技術(shù)可以取決于雜質(zhì)源膜215的成分，其中，示例性技術(shù)包括化學(xué)氣相沉積(CVD)、原子層沉積(ALD)和物理氣相沉積(PVD)。在操作415沉積的雜質(zhì)源膜還可以具有先前描述的成分和厚度中的任何成分和厚度，其中，具有10²⁰-10²¹cm^-3的磷摻雜的1-5nm的PSG是一個具體的示例性實施例。

回到圖4，方法401進行至操作420，其中，在第一雜質(zhì)源膜之上沉積蝕刻掩模并使其凹陷以保護僅與子鰭狀物區(qū)的下層部分相鄰的膜。圖5C示出了示例性蝕刻掩模522，可以施加示例性蝕刻掩模522以使其平坦化到鰭狀物201、202上方的水平。在一個有利的實施例中，蝕刻掩模522是通過常規(guī)技術(shù)施加的任何常規(guī)光致抗蝕劑。蝕刻掩模522可以是其它材料，或者包括一種或多種其它材料，例如但不限于無定形的或“類金鋼石”的碳硬掩模。在施加了蝕刻掩模之后，可以通過常規(guī)方法任選地將蝕刻掩模圖案化，從而在不需要和/或不期望鰭狀物的襯底隔離摻雜的襯底區(qū)域中去除蝕刻掩模的整個厚度。例如，可以將光致抗蝕劑蝕刻掩模光刻圖案化以從襯底的部分中選擇性地去除蝕刻掩模的區(qū)域。無論是任選地進行圖案化還是采用均厚形式，隨后都使蝕刻掩模相對于半導(dǎo)體鰭狀物或中間的蝕刻停止層選擇性地凹陷，隨后使得掩膜保護僅在與下層子鰭狀物區(qū)相鄰的區(qū)域中的下伏雜質(zhì)源膜，隨后通過雜質(zhì)源膜對下層子鰭狀物區(qū)進行摻雜。圖5D還描繪了示例性實施例，其中，通過干法或濕法化學(xué)工藝將掩模522深蝕刻(顯影)到對應(yīng)于鰭狀物側(cè)壁高度H₁的所需掩模厚度。

回到圖4，在操作425，相對于半導(dǎo)體鰭狀物和界面(蝕刻停止)層選擇性地去除雜質(zhì)源膜的不受蝕刻掩模保護的部分。在操作425，可以根據(jù)雜質(zhì)源膜成分采用任何常規(guī)的蝕刻。在雜質(zhì)源膜是PSG的示例性實施例中，具有對半導(dǎo)體的高度選擇性的任何常規(guī)的濕法或干法電介質(zhì)蝕刻可以用于獲得圖5D中所描繪的結(jié)構(gòu)。在從鰭狀物側(cè)壁完全去除蝕刻掩模522(例如，通過將蝕刻掩模圖案化，以不掩蔽與第二鰭狀物的第二子鰭狀物區(qū)的上層部分和下層部分相鄰的第一雜質(zhì)源膜)的任何區(qū)域中，將從整個子鰭狀物區(qū)中完全去除雜質(zhì)源膜215。盡管在示例性實施例中通過對雜質(zhì)源膜215的蝕刻而暴露鰭狀物201、202的半導(dǎo)體表面，但是相反，在雜質(zhì)源膜215未直接設(shè)置在鰭狀物201、202上的情況下，可以暴露中間的蝕刻停止層。

隨后，方法401可以進行至執(zhí)行任選的預(yù)驅(qū)入的操作430。如果執(zhí)行所述操作，那么將雜質(zhì)源膜中的雜質(zhì)驅(qū)入子鰭狀物區(qū)的下層部分中。可以基于各種因素來選擇溫度和時間參數(shù)，所述各種因素例如但不限于：鰭狀物寬度、所需鰭狀物摻雜劑濃度、以及雜質(zhì)源膜和/或半導(dǎo)體鰭狀物內(nèi)的雜質(zhì)遷移率。對于小于30nm的示例性鰭狀物寬度，示例性溫度范圍為700-1100℃，并且示例性時間范圍為幾秒到幾分鐘。圖5E中示出了這種預(yù)驅(qū)入的效果，其中，摻雜劑520被示出為進入子鰭狀物區(qū)的最接近雜質(zhì)源膜215的下層部分并且進入襯底205的最接近區(qū)域。

在預(yù)驅(qū)入之后，或者在不執(zhí)行預(yù)驅(qū)入操作的情況下，方法401進行至操作435，其中，在鰭狀物的側(cè)壁之上沉積第二雜質(zhì)源膜。在圖5F中所描繪的示例性實施例中，雜質(zhì)源膜235共形沉積在鰭狀物201、202之上以及雜質(zhì)源膜215(如果存在的話)之上。對于先前已經(jīng)完全去除了雜質(zhì)源膜215的鰭狀物，雜質(zhì)源膜235可以與鰭狀物的整個側(cè)壁高度(例如，H_fin)接觸。在操作435所采用的沉積技術(shù)可以再次取決于雜質(zhì)源膜235的成分，其中，示例性技術(shù)包括CVD、ALD和PVD。在操作435沉積的雜質(zhì)源膜235還可以具有先前所描述的成分和厚度中的任何成分和厚度，其中，具有10²⁰-10²¹cm^-3的硼摻雜的1-5nm的BSG是一個具體的示例性實施例。

方法401繼續(xù)進行，其在操作440掩蔽至少一個鰭狀物并且去除第二雜質(zhì)源膜的暴露部分。對于任何常規(guī)的光致抗蝕劑蝕刻掩模，可以在操作440執(zhí)行對蝕刻掩模的光刻圖案化，并且隨后執(zhí)行對下伏雜質(zhì)膜的蝕刻。如圖5G中進一步所描繪的，可以在具有厚度T₁的雜質(zhì)源膜215之上設(shè)置保留的雜質(zhì)源膜235的一部分，而去除其它區(qū)域中的雜質(zhì)源膜235將雜質(zhì)源膜215的厚度減小到第二厚度T₂，厚度T₂隨兩個雜質(zhì)源膜235、215之間的蝕刻選擇性而變化。對于雜質(zhì)源膜235為BSG并且雜質(zhì)源膜215為PSG的示例性實施例，可以利用對蝕刻劑化學(xué)性質(zhì)的適當選擇來使得蝕刻選擇性非常高，從而使得T1與T2之間的差只有幾nm，或可能甚至覺察不到。對于其它材料系統(tǒng)和/或去除工藝，T1與T2之間的較大區(qū)別可能是可見的。對于先前已經(jīng)完全去除了雜質(zhì)源膜215的鰭狀物，還可以將雜質(zhì)源膜235從鰭狀物半導(dǎo)體中完全去除。

回到圖4，在操作450，在存在的任何雜質(zhì)源膜之上形成隔離電介質(zhì)(例如，在操作415和435形成的第一和第二雜質(zhì)源膜)。可以通過任何常規(guī)的技術(shù)(例如，利用帶隙填充電介質(zhì)沉積工藝和平面化拋光等)形成隔離電介質(zhì)。隨后在操作455，隔離電介質(zhì)選擇性地向半導(dǎo)體鰭狀物和/或中間的停止層凹陷，以限定鰭狀物的有源區(qū)。任何常規(guī)的隔離凹陷工藝可以用于獲得圖5H中所示的中間結(jié)構(gòu)，其中，鰭狀物201、202具有從隔離電介質(zhì)208的頂表面延伸出側(cè)壁高度H₃的有源區(qū)。結(jié)合由在操作420執(zhí)行的蝕刻掩模凹陷所限定的側(cè)壁高度H₁，隔離電介質(zhì)208的暴露表面進一步限定了側(cè)壁高度H₂，雜質(zhì)源膜235(如果存在的話)在側(cè)壁高度H₂內(nèi)與子鰭狀物區(qū)的上層部分相鄰。在先前已經(jīng)完全去除了雜質(zhì)源膜215、235兩者的情況下，隔離電介質(zhì)208的凹陷從子鰭狀物區(qū)限定了具有與襯底大體上相同的雜質(zhì)摻雜的有源區(qū)。在保留雜質(zhì)源膜235但去除雜質(zhì)源膜215的情況下，隔離電介質(zhì)208的凹陷從子鰭狀物區(qū)限定了具有雜質(zhì)源膜235中的雜質(zhì)的同質(zhì)摻雜的有源區(qū)。

在現(xiàn)在限定了子鰭狀物和有源區(qū)的情況下繼續(xù)操作460(圖4)，將來自雜質(zhì)源膜的雜質(zhì)驅(qū)入最接近雜質(zhì)源膜的鰭狀物的分立部分中。操作460可能需要本領(lǐng)域已知的任何升溫過程，所述過程適于增強摻雜劑從(多個)源膜向相鄰半導(dǎo)體中擴散?？梢曰诟鞣N因素來選擇溫度和時間參數(shù)，所述各種因素例如但不限于：鰭狀物寬度、所需鰭狀物摻雜劑濃度、先前是否已經(jīng)執(zhí)行了預(yù)驅(qū)入操作、以及(多個)雜質(zhì)源膜和/或半導(dǎo)體鰭狀物內(nèi)的雜質(zhì)遷移率。對于小于30nm的示例性鰭狀物寬度，示例性溫度范圍為700-1100℃，并且示例性時間范圍為幾秒到幾分鐘。如圖5I所示，驅(qū)入操作460用第二雜質(zhì)對上層子鰭狀物區(qū)230A進行摻雜。在多個雜質(zhì)源膜與子鰭狀物區(qū)的分立部分相鄰的情況下，所述驅(qū)入操作460用來自各種局部雜質(zhì)源膜的雜質(zhì)對子鰭狀物區(qū)的分立部分進行摻雜。例如，在雜質(zhì)源膜215是PSG并且雜質(zhì)源膜235是BSG的情況下，將上層子鰭狀物區(qū)摻雜為與下層子鰭狀物區(qū)210A的導(dǎo)電類型互補的導(dǎo)電類型。

隨后，方法401完成了常規(guī)的晶體管制造操作，例如但不限于為鰭狀物的每個有源區(qū)形成柵極疊置體和源極/漏極，以及對柵極疊置體和源極/漏極進行互連，以例如使用襯底隔離或非襯底隔離的鰭狀物結(jié)構(gòu)中的一個或多個結(jié)構(gòu)來形成CMOS電路。在圖5J中所繪制的示例性實施例中，柵極疊置體260和源極/漏極的形成獲得了結(jié)構(gòu)200，從而擁有在圖2A-2D的背景下本文中先前在別處描述的特征中的一個或多個特征。

圖6示出了根據(jù)本發(fā)明的實施例的系統(tǒng)1000，其中，移動計算平臺1005和/或數(shù)據(jù)服務(wù)器機器1006采用單片IC，所述單片IC具有與雜質(zhì)摻雜的子鰭狀物區(qū)相鄰的雜質(zhì)源膜。服務(wù)器機器1006可以是商業(yè)服務(wù)器，例如，包括設(shè)置在支架內(nèi)并且連網(wǎng)到一起以用于電子數(shù)據(jù)處理的任何數(shù)量的高性能計算平臺，在示例性實施例中，所述服務(wù)器機器包括封裝的單片IC 1050。移動計算平臺1005可以是被配置為用于電子數(shù)據(jù)顯示、電子數(shù)據(jù)處理、和無線電子數(shù)據(jù)傳輸?shù)戎械拿恳粋€的任何便攜式設(shè)備。例如，移動計算平臺1005可以是平板電腦、智能電話、膝上型計算機等中的任何設(shè)備，并且可以包括顯示屏(例如，電容式顯示屏、電感式顯示屏、電阻式顯示屏、觸摸屏)、芯片級或封裝級集成系統(tǒng)1010、以及電池1015。

無論是設(shè)置在放大圖1020中所示的集成系統(tǒng)1010內(nèi)，還是被設(shè)置為服務(wù)器機器1006內(nèi)的獨立封裝的芯片，封裝的單片IC 1050包括采用具有至少一個finFET的單片架構(gòu)的存儲器芯片(例如，RAM)或處理器芯片(例如，微處理器、多核微處理器、圖形處理器等)，所述finFET具有與雜質(zhì)源膜相鄰的雜質(zhì)摻雜的子鰭狀物區(qū)，并且封裝的單片IC 1050有利地包括SoC架構(gòu)，所述SoC架構(gòu)具有：至少一個finFET，所述至少一個finFET具有襯底隔離摻雜的下層子鰭狀物區(qū)；以及至少一個其它finFET，所述至少一個其它finFET具有不存在這種隔離摻雜的下層子鰭狀物區(qū)。單片IC 1050還可以連同功率管理集成電路(PMIC)1030、包括寬帶RF(無線)發(fā)射器和/或接收器(TX/RX)(例如，包括數(shù)字基帶和模擬前端模塊，模擬前端模塊還包括處于發(fā)射路徑上的功率放大器和處于接收路徑上的低噪聲放大器)的RF(無線)集成電路(RFIC)1025、以及它們的控制器1035中的一個或多個一起耦合到板、襯底或內(nèi)插器1060。

從功能上來講，PMIC 1030可以執(zhí)行電池功率調(diào)節(jié)、DC到DC轉(zhuǎn)換等，并且因而具有耦合到電池1015的輸入和向其它功能模塊提供電流源的輸出。如進一步所示的，在示例性實施例中，RFIC 1025具有耦合到天線(未示出)的輸出，以實施若干無線標準或協(xié)議中的任何標準或協(xié)議，這些標準或協(xié)議包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、它們的衍生物以及被命名為3G、4G、5G及更高代的任何其它無線協(xié)議。在替代的實施方式中，這些板級模塊中的每一個都可以集成到耦合至單片IC 1050的封裝襯底的單獨的IC上或者集成在耦合至單片IC 1050的封裝襯底的單個IC內(nèi)。

圖7是根據(jù)本公開內(nèi)容的至少一些實施方式而布置的計算設(shè)備1100的功能方框圖。例如，可以在平臺1005或服務(wù)器機器1006內(nèi)發(fā)現(xiàn)計算設(shè)備1100，并且計算設(shè)備1100還包括容納很多部件的母板1102，所述部件例如但不限于可以包含本文中所討論的局部級間互連的處理器1104(例如，應(yīng)用處理器)、以及至少一個通信芯片1106。在實施例中，處理器1104、一個或多個通信芯片1106等中的至少一種。處理器1104可以物理和/或電耦合到母板1102。在一些示例中，處理器1104包括封裝在處理器1104內(nèi)的集成電路管芯。一般而言，術(shù)語“處理器”或“微處理器”可以指的是對來自寄存器和/或存儲器的電子數(shù)據(jù)進行處理從而將該電子數(shù)據(jù)變換為可以存儲在寄存器和/或存儲器中的其它電子數(shù)據(jù)的任何設(shè)備或設(shè)備的部分。

在各種示例中，一個或多個通信芯片1106也可以物理和/或電耦合到母板1102。在其它實施方式中，通信芯片1106可以是處理器1104的部分。根據(jù)其應(yīng)用，計算設(shè)備1100可以包括可以或可以不物理和電耦合到主板1102的其它部件。這些其它部件包括但不限于：易失性存儲器(例如，DRAM)、非易失性存儲器(例如，ROM)、閃速存儲器、圖形處理器、數(shù)字信號處理器、密碼處理器、芯片組、天線、觸摸屏顯示器、觸摸屏控制器、電池、音頻編譯碼器、視頻編譯碼器、功率放大器、全球定位系統(tǒng)(GPS)設(shè)備、羅盤、加速度計、陀螺儀、揚聲器、照相機和大容量存儲設(shè)備(例如，硬盤驅(qū)動器、固態(tài)驅(qū)動器(SSD)、光盤(CD)、數(shù)字多功能盤(DVD)等)等等。

通信芯片1106可以實現(xiàn)用于往返于計算設(shè)備1100的數(shù)據(jù)傳輸?shù)臒o線通信。術(shù)語“無線”及其派生詞可以用于描述：可以通過對經(jīng)調(diào)制的電磁輻射的使用來經(jīng)由非固體介質(zhì)傳送數(shù)據(jù)的電路、設(shè)備、系統(tǒng)、方法、技術(shù)、通信信道等。盡管在一些實施例中相關(guān)聯(lián)的設(shè)備可以不包含任何導(dǎo)線，但是該術(shù)語并非要暗示相關(guān)聯(lián)的設(shè)備不包含任何導(dǎo)線。通信芯片1106可以實施若干無線標準或協(xié)議中的任何無線標準或協(xié)議，所述無線標準或協(xié)議包括但不限于本文中別處所描述的那些標準或協(xié)議。如所討論的，計算設(shè)備1100可以包括多個通信芯片706。例如，第一通信芯片可以專用于諸如Wi-Fi和藍牙等較短范圍的無線通信，并且第二通信芯片可以專用于諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它的較長范圍的無線通信。

盡管已經(jīng)參考各種實施方式對本文中所闡述的某些特征進行描述，但是該描述并不是要被解釋為限制性的意義。因而，對于本公開內(nèi)容所屬的領(lǐng)域的技術(shù)人員而言顯而易見的是，本文中所描述的實施方式的各種修改以及其它實施方式應(yīng)當被認為是處于本公開內(nèi)容的精神和范圍內(nèi)。

應(yīng)當認識到，本發(fā)明不限于如此描述的實施例，但在不背離所附權(quán)利要求的范圍的情況下，可以利用修改和變化來實踐本發(fā)明。例如，上述實施例可以包括特征的特定組合。

在一個示例性實施例中，集成微電子器件包括襯底。第一晶體管包括從襯底延伸出來的非平面半導(dǎo)體鰭狀物。鰭狀物具有設(shè)置在鰭狀物的有源區(qū)與襯底之間的子鰭狀物區(qū)，其中，子鰭狀物區(qū)還包括接近襯底的下層子鰭狀物區(qū)和接近有源區(qū)的上層子鰭狀物區(qū)。第一雜質(zhì)源膜被設(shè)置為與下層子鰭狀物區(qū)的側(cè)壁表面相鄰，而上層子鰭狀物區(qū)不存在第一雜質(zhì)源膜。用存在于層下子鰭狀物區(qū)中的雜質(zhì)對第一雜質(zhì)源膜進行摻雜。柵極疊置體被設(shè)置為與有源區(qū)的側(cè)壁表面相鄰。

在其它實施例中，所述器件還包括設(shè)置在第一雜質(zhì)源膜之上并且與上層子鰭狀物區(qū)的側(cè)壁表面相鄰的電介質(zhì)。隔離電介質(zhì)大體上沒有存在于第一雜質(zhì)源膜中的雜質(zhì)。

在其它實施例中，所述器件還包括第二雜質(zhì)源膜，所述第二雜質(zhì)源膜包括第二雜質(zhì)并且設(shè)置在第一雜質(zhì)源膜之上并且與上層子鰭狀物區(qū)的側(cè)壁表面相鄰。用第二雜質(zhì)對上層子鰭狀物區(qū)進行摻雜以使其具有與下層子鰭狀物區(qū)的導(dǎo)電類型互補的導(dǎo)電類型。

在其它實施例中，所述器件還包括第二雜質(zhì)源膜，所述第二雜質(zhì)源膜包括第二雜質(zhì)并且設(shè)置在第一雜質(zhì)源膜之上并且與上層子鰭狀物區(qū)的側(cè)壁表面相鄰。用第二雜質(zhì)對上層子鰭狀物區(qū)進行摻雜以使其具有與下層子鰭狀物區(qū)的導(dǎo)電類型互補的導(dǎo)電類型。第二晶體管包括從襯底延伸出來的第二非平面半導(dǎo)體鰭狀物，第二鰭狀物具有設(shè)置在第二鰭狀物的第二有源區(qū)與襯底之間的第二子鰭狀物區(qū)。第二子鰭狀物區(qū)還包括接近襯底的第二下層子鰭狀物區(qū)和接近第二有源區(qū)的第二上層子鰭狀物區(qū)。第一雜質(zhì)源膜還被設(shè)置為與第二下層子鰭狀物區(qū)的側(cè)壁表面相鄰，而第二上層子鰭狀物區(qū)不存在第一雜質(zhì)源膜。隔離電介質(zhì)設(shè)置在第一雜質(zhì)源膜之上并且與第二上層子鰭狀物區(qū)的側(cè)壁表面相鄰。隔離電介質(zhì)大體上沒有存在于第一或第二雜質(zhì)源膜中的雜質(zhì)。

在其它實施例中，對于上文描述的器件實施例中的任何器件實施例，下層子鰭狀物區(qū)具有與上層子鰭狀物區(qū)的雜質(zhì)摻雜不同的雜質(zhì)摻雜，并且第一雜質(zhì)源膜包括下層子鰭狀物區(qū)的雜質(zhì)。

在其它實施例中，對于上文描述的器件實施例中的任何器件實施例，用雜質(zhì)對下層子鰭狀物區(qū)進行摻雜以使其具有與襯底的導(dǎo)電類型互補的導(dǎo)電類型。

在其它實施例中，對于上文描述的器件實施例中的任何器件實施例，上層子鰭狀物區(qū)具有與下層子鰭狀物區(qū)和有源鰭狀物區(qū)兩者都不同的雜質(zhì)摻雜。

在其它實施例中，對于上文描述的器件實施例中的任何器件實施例，上層子鰭狀物區(qū)具有與下層子鰭狀物區(qū)互補的雜質(zhì)摻雜。

在其它實施例中，對于上文描述的器件實施例中的任何器件實施例，第一鰭狀物具有小于20nm的橫向?qū)挾?，第一鰭狀物從襯底向上延伸20-150nm。第一雜質(zhì)源膜包括具有介于1nm和7nm之間的厚度的硅酸鹽玻璃膜。下層子鰭狀物區(qū)具有介于10¹⁷cm^-3和10¹⁹cm^-3之間的摻雜劑濃度。

在其它實施例中，對于上文描述的器件實施例中的任何器件實施例，第三晶體管包括從襯底延伸出來的第三非平面半導(dǎo)體鰭狀物。第三鰭狀物具有設(shè)置在第三鰭狀物的第三有源區(qū)與襯底之間的第三子鰭狀物區(qū)。第三子鰭狀物區(qū)還包括接近襯底的第三下層子鰭狀物區(qū)和接近第三有源區(qū)的第三上層子鰭狀物區(qū)。第三下層子鰭狀物區(qū)和第三上層子鰭狀物區(qū)的側(cè)壁表面不存在第一雜質(zhì)源膜。第二雜質(zhì)源膜還被設(shè)置為與上層子鰭狀物區(qū)的側(cè)壁表面相鄰。

在其它實施例中，一種器件包括第二雜質(zhì)源膜，第二雜質(zhì)源膜包括設(shè)置在第一雜質(zhì)源膜之上并且與上層子鰭狀物區(qū)的側(cè)壁表面相鄰的第二雜質(zhì)源膜。用硼對上層子鰭狀物區(qū)進行摻雜。第二晶體管包括從襯底延伸出來的第二非平面半導(dǎo)體鰭狀物，第二鰭狀物具有設(shè)置在第二鰭狀物的第二有源區(qū)與襯底之間的第二子鰭狀物區(qū)。第二子鰭狀物區(qū)還包括接近襯底的第二下層子鰭狀物區(qū)和接近第二有源區(qū)的第二上層子鰭狀物區(qū)。第一雜質(zhì)源膜還被設(shè)置為與第二下層子鰭狀物區(qū)的側(cè)壁表面相鄰，并且第二上層子鰭狀物區(qū)不存在第一雜質(zhì)源膜。隔離電介質(zhì)設(shè)置在第一雜質(zhì)源膜之上并且與第二上層子鰭狀物區(qū)的側(cè)壁表面相鄰。隔離電介質(zhì)大體上沒有存在于第一或第二雜質(zhì)源膜中的雜質(zhì)。第二柵極疊置體被設(shè)置為在隔離電介質(zhì)之上與第二有源區(qū)的側(cè)壁表面相鄰。第三晶體管包括從襯底延伸出來的第三非平面半導(dǎo)體鰭狀物。第三鰭狀物具有設(shè)置在第三鰭狀物的第三有源區(qū)與襯底之間的第三子鰭狀物區(qū)。第三子鰭狀物區(qū)的側(cè)壁表面不存在第一雜質(zhì)源膜。第二雜質(zhì)源膜還被設(shè)置為與第三子鰭狀物區(qū)的側(cè)壁表面相鄰。第三柵極疊置體被設(shè)置為與第三有源區(qū)的側(cè)壁表面相鄰。第一和第三晶體管為NMOS晶體管，并且第二晶體管為PMOS晶體管。第一和第二雜質(zhì)源膜均包括摻雜的硅酸鹽玻璃。第一和第二下層子鰭狀物區(qū)被n型摻雜。襯底的將第一下層子鰭狀物區(qū)與第二下層子鰭狀物區(qū)分開的第一區(qū)域中的表面層被n型摻雜。設(shè)置在襯底的第一區(qū)域中的表面層下方的表面下區(qū)域、以及襯底的將第三子鰭狀物區(qū)與第一和第二下層子鰭狀物區(qū)分開的第二區(qū)域中的表面層被p型摻雜。

在實施例中，一種移動計算平臺包括：根據(jù)以上示例性實施例中的任何實施例的器件；通信耦合到所述器件的顯示屏；以及通信耦合到所述器件的無線收發(fā)器。

在實施例中，一種制造集成微電子器件的方法包括：接收非平面半導(dǎo)體鰭狀物；形成雜質(zhì)源膜；在雜質(zhì)源膜之上形成第二膜；驅(qū)入來自雜質(zhì)源膜的摻雜劑；以及形成柵極疊置體和源極/漏極。非平面半導(dǎo)體鰭狀物形成為從襯底延伸，具有設(shè)置在鰭狀物的有源區(qū)與襯底之間的子鰭狀物區(qū)。雜質(zhì)源膜形成為與子鰭狀物區(qū)的接近襯底的下層部分的側(cè)壁相鄰。第二膜形成在雜質(zhì)源膜之上并且與子鰭狀物區(qū)的接近有源區(qū)的上層部分的側(cè)壁相鄰。將摻雜劑從雜質(zhì)源膜驅(qū)入子鰭狀物區(qū)的下層部分中。在有源區(qū)之上形成柵極疊置體和源極/漏極。

在其它實施例中，形成雜質(zhì)源膜還包括：在鰭狀物的側(cè)壁之上沉積雜質(zhì)源膜；在雜質(zhì)源膜之上形成蝕刻掩模并使其凹陷以保護與子鰭狀物區(qū)的下層部分相鄰的雜質(zhì)源膜；以及在驅(qū)入之前去除第一雜質(zhì)源膜的未掩蔽的部分。

在其它實施例中，在雜質(zhì)源膜之上形成第二膜還包括：形成位于第一雜質(zhì)源膜之上并且與上層子鰭狀物區(qū)的側(cè)壁表面相鄰的包括第二雜質(zhì)的第二雜質(zhì)源膜。驅(qū)入用第二雜質(zhì)對上層子鰭狀物區(qū)進行摻雜以使其具有與下層子鰭狀物區(qū)的導(dǎo)電類型互補的導(dǎo)電類型。

在其它實施例中，接收從襯底延伸出來的非平面半導(dǎo)體鰭狀物還包括接收多個非平面半導(dǎo)體鰭狀物，鰭狀物均具有設(shè)置在鰭狀物的有源區(qū)與襯底之間的子鰭狀物區(qū)。在這些實施例中，形成第二雜質(zhì)源膜還包括在多個鰭狀物的側(cè)壁之上沉積第二雜質(zhì)源膜。隨后掩蔽鰭狀物中的至少一個。去除第二雜質(zhì)源膜的未掩蔽的部分。在第一和第二雜質(zhì)源膜之上形成隔離電介質(zhì)。使隔離電介質(zhì)和第二雜質(zhì)源膜凹陷以暴露有源鰭狀物區(qū)。驅(qū)入用來自第一和第二雜質(zhì)源膜的雜質(zhì)對子鰭狀物區(qū)的部分進行摻雜。

在其它實施例中，雜質(zhì)源膜對下層子鰭狀物區(qū)進行摻雜以使其具有與襯底的導(dǎo)電類型互補的導(dǎo)電類型。

在上述示例性實施例中的任何實施例中，接收從襯底延伸出來的非平面半導(dǎo)體鰭狀物還包括接收多個非平面半導(dǎo)體鰭狀物，鰭狀物均具有設(shè)置在鰭狀物的有源區(qū)與襯底之間的子鰭狀物區(qū)。在雜質(zhì)源膜之上形成蝕刻掩模并使其凹陷還包括：將蝕刻掩模圖案化，從而不掩蔽與第二鰭狀物的第二子鰭狀物區(qū)的上層部分和下層部分相鄰的第一雜質(zhì)源膜，并且在驅(qū)入之前去除第一雜質(zhì)源膜的未掩蔽的部分。

示例性實施例還包括一種形成片上系統(tǒng)(SoC)的方法。接收從襯底延伸出來的多個非平面半導(dǎo)體鰭狀物，每個鰭狀物具有設(shè)置在鰭狀物的有源區(qū)與襯底之間的子鰭狀物區(qū)。通過在鰭狀物的側(cè)壁之上沉積第一雜質(zhì)源膜而使襯底的第一區(qū)域中的鰭狀物與襯底的第二區(qū)域中的鰭狀物電隔離。在第一雜質(zhì)源膜之上沉積第一蝕刻掩模。將第一蝕刻掩模圖案化以保護與第一和第二鰭狀物相鄰的第一雜質(zhì)源膜并且暴露與第三鰭狀物相鄰的第一雜質(zhì)源膜。使經(jīng)圖案化的第一蝕刻掩模凹陷以僅保護與子鰭狀物區(qū)的下層部分相鄰的雜質(zhì)源膜。去除第一雜質(zhì)源膜的未掩蔽的部分。將雜質(zhì)從第一雜質(zhì)源膜驅(qū)入子鰭狀物區(qū)的下層部分中。通過在多個鰭狀物的側(cè)壁之上沉積第二雜質(zhì)源膜而在第一襯底區(qū)域的一部分中形成互補阱。將第二蝕刻掩模圖案化以保護與第一鰭狀物相鄰的第二雜質(zhì)源膜并且暴露與第二鰭狀物相鄰的第二雜質(zhì)源膜。去除第二雜質(zhì)源膜的未掩蔽的部分。在第一和第二雜質(zhì)源膜之上形成隔離電介質(zhì)。使隔離電介質(zhì)和第二雜質(zhì)源膜凹陷以暴露鰭狀物的有源區(qū)。將雜質(zhì)從第二雜質(zhì)源膜驅(qū)入子鰭狀物區(qū)的上層部分中。通過為鰭狀物的每個有源區(qū)形成柵極疊置體和源極/漏極并將柵極疊置體與源極/漏極互連而在第一和第二襯底區(qū)內(nèi)制造CMOS電路。

在其它實施例中，通過將第二蝕刻掩模圖案化以保護與第三鰭狀物相鄰的第二雜質(zhì)源膜來在第二襯底區(qū)的部分中形成互補阱。

然而，上述實施例在這方面不受限制，并且在各個實施方式中，上述實施例可以包括：僅采取這些特征的子集；采取這些特征的不同順序；采取這些特征的不同的組合；和/或采取除明確列出的那些特征以外的附加特征。因此，應(yīng)當參考所附權(quán)利要求以及為這種權(quán)利要求賦予權(quán)利的等同物的全部范圍來確定本發(fā)明的范圍。