本發(fā)明涉及一種半導體技術(shù)，特別適用于薄膜晶體管(tft)陣列基板。

背景技術(shù)：

平面顯示裝置具有機身薄、省電、無輻射等眾多優(yōu)點，得到了廣泛的應用?，F(xiàn)有的平面顯示裝置主要包括液晶顯示器(liquidcrystaldisplay，lcd)及有機電致發(fā)光器件(organicelectroluminescencedevice，oeld)，也稱為有機發(fā)光二極管(organiclightemittingdiode，oled)。平板顯示裝置中，薄膜晶體管(tft)常用作像素電極的開關元件。一般而言，tft的源極與漏極通過蝕刻形成，蝕刻過程中，容易形成一些不良的結(jié)構(gòu)，影響裝置性能。

技術(shù)實現(xiàn)要素：

鑒于此，本發(fā)明提供一種可以改善性能的薄膜晶體管陣列基板。

一種薄膜晶體管陣列基板的制造方法，其包括：

提供一基底；

在所述基底上形成通道層；

在通道層上形成第一子層，所述第一子層包含銦和鋅的金屬氧化物材料，所述第一子層中的銦原子個數(shù)占銦鋅原子個數(shù)總量的比重與鋅原子個數(shù)占銦鋅原子個數(shù)總量的比重之比定義為第一銦鋅比；

形成第二子層覆蓋于所述第一子層上，所述第二子層包含金屬材料；

形成第三子層覆蓋于所述第二子層上，所述第三子層包含含有銦和鋅的金屬氧化物材料，所述第三子層中的銦原子個數(shù)占銦鋅原子個數(shù)總量的比重與鋅原子個數(shù)占銦鋅原子個數(shù)總量的比重之比定義為第二銦鋅比，；

對所述第一子層、第二子層和第三子層進行蝕刻形成一凹槽貫穿所述第一子層、第二子層和第三子層，以形成通過凹槽得以間隔的源極與漏極；

其中所述第二銦鋅比小于所述第一銦鋅比，沿第三子層指向第一子層的方向，該凹槽的尺寸逐漸變小。

本發(fā)明的陣列基板通過在第二導電層上形成多層子層，第一子層與第二子層具有不同的銦鋅原子比，通過對多層結(jié)構(gòu)的第二傳導層進行蝕刻，使第二導電層形成通過凹槽得以間隔的源極與漏極，所述具有多層結(jié)構(gòu)的第二導電層的陣列基板具有良好的電性效果。

附圖說明

圖1為本發(fā)明較佳實施例薄膜晶體管陣列基板的局部平面示意圖。

圖2為本發(fā)明較佳實施例薄膜晶體管陣列基板的tft元件的剖面結(jié)構(gòu)示意圖。

圖3a～3d為圖2中ⅲ處經(jīng)圖案化處理后的多層導電層的不同輪廓的放大圖。

圖4為本發(fā)明另一較佳實施例薄膜晶體管陣列基板的tft元件的剖面結(jié)構(gòu)示意圖。

圖5a～5g為制造本發(fā)明一實施例薄膜晶體管陣列基板的tft元件的各步驟的示意圖。

主要元件符號說明

下具體實施方式將結(jié)合上述附圖進一步說明本發(fā)明。

具體實施方式

圖1是本發(fā)明較佳實施例的薄膜晶體管陣列基板的布局示意圖。圖1揭示一種tft陣列基板，其包括多個像素單元10，所述多個像素單元10排布形成一個多行多列的矩陣。每個像素單元10包括至少一個tft元件100和至少一個像素電極120。tft元件100是一種低場效應的晶體管，由半導體薄膜、導電薄膜和介電層構(gòu)成，所述不同材質(zhì)的薄膜通常設置在支撐結(jié)構(gòu)(比如絕緣基底101)上。每個tft元件100包括一個柵極102以及一對可相互切換功能的源極1051和漏極1052。像素電極120在顯示器中用于驅(qū)動液晶(圖未示)。像素電極120與tft元件100的源極1051或者漏極1052連接。tft元件100作為開關，選擇性地控制像素電極120的開與關，由此控制進入像素電極區(qū)域的電荷載體的流量(比如電子)。

像素單元10矩陣通過網(wǎng)狀的信號傳導線相互連接，所述信號傳導線包括與tft元件100的柵極102連接的多條柵極線111(在圖中橫向延伸)和將tft元件100的源極1051或者漏極1052之一連接的多條數(shù)據(jù)線112(在圖中縱向延伸)。結(jié)構(gòu)上，柵極線111和數(shù)據(jù)線112可由一個或者多個設置在支撐結(jié)構(gòu)上的圖案化的導電層形成。為了節(jié)省基底101上有限的平面區(qū)域，柵極線111和數(shù)據(jù)線112可以設置在基底101上的不同層級。柵極線111用于電性連接所述tft元件100與位于基底101上的柵極驅(qū)動芯片(圖未示)。另一方面，數(shù)據(jù)線112可將所述tft元件100與位于基底101上的源極驅(qū)動芯片(圖未示)進行電性連接。在當前的平面直角顯示器，tft陣列基板可以形成很多像素單元10，以提高分辨率。

由信號傳導線構(gòu)成的網(wǎng)絡承擔著像素單元和驅(qū)動芯片之間的電性連接，信號傳導線的電性傳導功能極大地影響平面顯示器的性能，尤其是在大面積和/或高清晰度顯示設備的應用。可將導線在基底101上有限的平面區(qū)域進行合理配置以利于提高顯示器性能。另外，為了滿足高解析度的要求，則需要最小化導線的寬度同時減少其電阻/阻抗。

圖2為一tft元件100的剖面示意圖。tft元件100設在起支撐作用的基底101的一主要表面上?；?01通常為絕緣材料制成。適合做基底101的材料通常包括具有足夠透光度的玻璃、石英和塑料(比如應用于可見光譜中電磁輻射的視覺顯示)。在一些實施例中，基底101可包含陶瓷和硅材料。在其他的實施例中，基底101會采用柔性基底材料。柔性基底材料可選自以下列舉的一種或者幾種的組合：聚醚砜(pes)、酸乙二酯(pen)、聚乙烯(pe)、聚酰亞胺(pi)、聚氯乙烯(pvc)、聚對苯二甲酸乙二醇酯(pet)和不銹鋼。

tft元件100包括柵極102，設在柵極102上的柵極絕緣層103，設在柵極絕緣層103上且與柵極102絕緣的通道層104，以及形成為源極1051和漏極1052的第二導電層105，該第二導電層105設在通道層104上且與通道層104電連接。在基底101主要表面上設置第一導電層，所述第一導電層的一部分可圖案化形成tft元件100的柵極102，一部分可蝕刻形成柵極線111，柵極線111用于柵極102與設置在基底101上的柵極驅(qū)動芯片之間進行電傳導。優(yōu)選地，柵極線111和tft元件100的柵極102同時沉積可以簡化tft裝置的加工制造。第一導電層的材料可以選自鋁(al)、銀(ag)、金(au)、鈷(co)、鉻(cr)、銅(cu)、銦(in)、錳(mn)、鉬(mo)、鎳(ni)、釹(nd)、(pd)鈀、鉑(pt)、鈦(ti)、鎢(w)、鋅(鋅)、及其他合適的導電材料中的至少一種。為了實現(xiàn)更高的光效率，在一些實施例中，第一導電層可以為透明傳導材料，例如氧化銦錫(ito)、銦氧化鋅(izo)、摻鋁氧化鋅(azo)、或上述物質(zhì)的組合。

柵極絕緣層103可以在第一導電層的特定區(qū)域提供保護，在結(jié)構(gòu)上保護柵極102(和/或第一級信號傳導線)避免柵極102與設備的其他部分電連接造成短路。柵極絕緣層103可以選自氧化硅(siox),氮化硅(sinx)、氧氮化硅(sioxny)、氧化鋁(alox)、氧化釔(y2o3)、氧化鉿(hfox)、氧化鋯(zrox)、氮化鋁(aln)、鋁氮氧化物(aino)、氧化鈦(tiox)、鈦酸鋇(batio3)、和鈦酸鉛(pbtio3)等介電材料中的至少一種。在一些具體實施例中，高介電材料可以用作tft元件100的絕緣層，高介電材料可包括：li、be、mg、ca、sr、sc、y、zr、hf、al、la、ce、pr、nd、sm、eu、gd、tb、dy、ho、er、tm、yb、lu等上述物質(zhì)的氧化物及這些氧化物的混合物。一個柵極絕緣層103包含介電材料，用于與柵極連接，該柵極絕緣層103相比傳統(tǒng)的多晶硅材料通?？梢蕴岣唠娦阅?。

在一些具體實施例中，柵極絕緣層103可包含多層結(jié)構(gòu)，根據(jù)實際應用和操作的需求，多層柵極絕緣層103可以包含具有不同介電材料和不同厚度的子層。柵極絕緣層103中的介電子層可以調(diào)整結(jié)構(gòu)中界面的性能，例如減少不同材料層之間的界面損傷或者提供其他結(jié)構(gòu)上的保護。在一些實施例中，柵極絕緣層103包含位于柵極102上的第一介電子層，其主要成分為氮化硅(sinx)。柵極絕緣層103還包含位于柵極上的第二介電子層，其主要成分為氧化硅(siox)。柵極介電層覆蓋在通道層104上，可有效避免tft元件100的柵極102和源極1051、漏極1052形成短路。

所述通道層104形成載流子可從其中穿過的tft元件100的半導體/活性區(qū)。柵極102形成在通道層104下方，這種結(jié)構(gòu)可被稱為“底柵型”tft。通道層104由合適的半導體材料構(gòu)成，包括氧化物半導體、單質(zhì)半導體、化合物半導體、和合金半導體材料中的至少一種；所述氧化物半導體、單質(zhì)半導體、化合物半導體、和合金半導體材料可為非晶狀、晶體狀、或多晶狀。在一些實施例中，通道層104包括銦-鎵-鋅氧化物、銦-鋅-錫氧化物、銦-鎵-錫氧化物、和銦-鋁-鋅氧化物材料中的至少一種。在另一些實施例中，通道層104主要包括氫化非晶硅(a-si:h)。非晶硅材質(zhì)的通道材料提供了很好的電子遷移率(比如約為0.1～1cm²v^-1s^-1)且薄膜均勻度高，因此具有經(jīng)濟價值，可大規(guī)模生產(chǎn)。在其他的一些實施例中，通道層104包含低溫加工的多晶硅材料(比如低溫多晶硅，ltps)。ltps通道有很高的電子遷移率(比如大概100～200cm²v^-1s^-1)，但是需要很高的制造成本，特別是大尺寸顯示設備的應用中。

在一些實施例中，通道層104可由鋅(zn)氧化物、銦(in)氧化物、錫(sn)氧化物、鎵(ga)氧化物、和鉿(hf)氧化物中的至少一種半導體氧化物材料構(gòu)成。在本實施例中，通道層104由銦-鎵-鋅氧化物(igzo)組成。對半導體氧化物的組分沒有特定的比例限定，并可添加其他成分。igzo通道層薄膜具有高均勻性和高電子遷移率，適用于大面積的應用(混合物成分的含量比例可以調(diào)節(jié)，以實現(xiàn)電子遷移率優(yōu)于10cm²v^-1s^-1且具有低漏電流)。igzo材料的高電子遷移率和低漏電流可以在陣列基板顯示器中最小化設備且提高顯示分辨率。

第二導電層105設置在通道層104上，其圖案化可形成tft元件100的源極1051和漏極1052。例如第二導電層105的特定部分可設在通道層104上與通道層104電連接。第二導電層105可以與像素單元相互連接。例如，第二導電層105圖案化還可以形成數(shù)據(jù)線112，數(shù)據(jù)線112橫向連接分布在基底101上的源/漏極和數(shù)據(jù)線驅(qū)動芯片。數(shù)據(jù)線112和源極1051、漏極1052同時沉積可以降低裝置的復雜性(從而降低制造復雜性和成本)。

如圖2所示，第二導電層105經(jīng)圖案化形成位于tft元件100的柵極102上且間隔的源極1051和漏極1052。第二導電層105的圖案化可以由合適的蝕刻工序(比如濕法蝕刻)所實現(xiàn)，使第二導電層105中形成一凹槽106以將第二導電層105分成兩間隔的部分，這兩部分形成為tft元件100的源極1051和漏極1052(源極和漏極可互換)。圖2表示一種在源極1051和漏極1052之間凹槽，該凹槽側(cè)壁與通道層呈一定角度。下面將會進一步討論tft元件100凹槽側(cè)壁的平整度和側(cè)壁與通道層的傾斜角度以實現(xiàn)tft100更好的結(jié)構(gòu)和更好的電性能。

至少部分第二導電層105包含多層結(jié)構(gòu)，如三層結(jié)構(gòu)。例如，在tft元件100的源極1051或漏極1052，多層結(jié)構(gòu)的第二導電層105可以包含與通道層104電連接的第一子層105-1，設在第一子層上的第二子層105-2，設在第二子層上的第三子層105-3。在一些實施例中，多層結(jié)構(gòu)并不會被應用在整個第二導電層105中。例如，第二導電層105的特定區(qū)域可以根據(jù)設備需求和/或設計構(gòu)想的需要，由雙層或者單層子層所構(gòu)成。

第一子層105-1和第三子層105-3主要由含有一種以上的化學元素以特定原子含量比例組合的導電化合物構(gòu)成。在一些實施例中，第一子層105-1(可被稱為底隔離層，即bottombarrierlayer，簡稱為bbl)主要包含透明氧化物(tco)導電材料。例如透明氧化物導電材料可以包括銦錫氧化物(ito)、銦鋅氧化物(izo)、鎵鋅氧化物(gzo)、鋁鋅氧化物(azo)和其它合適的氧化物。第二子層105-2(可被稱為中間導電層，即middleconductivelayer，簡稱為mcl)主要由有效地導電材料構(gòu)成。例如，第二子層105-2可由金屬和金屬合金材料中至少一種構(gòu)成。在一些實施例中，第二子層105-2可包含鋁、銅、錳、鉬、和鉬鎢材料中的至少一種。第三子層105-3(可被稱為頂蓋層，即topcappinglayer，簡稱為tcl)可由與第一子層105-1相似的材料但原子含量比例不同的一種材料構(gòu)成，例如透明氧化物導電材料可以包括銦錫氧化物(ito)、銦鋅氧化物(izo)、鎵鋅氧化物(gzo)、鋁鋅氧化物(azo)和其它合適的氧化物。

在一些實施例中，上述多層導電結(jié)構(gòu)可以被應用于形成柵極線111和/或柵極102。然而，柵極線111和/或柵極102材料的選擇和成分比例不需要與數(shù)據(jù)線112和s/d電極相同，可以根據(jù)具體地設計需求或者其他實際因素決定。此外，本發(fā)明所揭示的多層導電結(jié)構(gòu)不僅可以在“底柵型”(如圖2所示)所采用，亦可以在“頂柵型”所應用。

第一子層105-1和第三子層105-3可以增加第二子層105-2和其他元件之間的粘合強度，由此增強tft元件100的結(jié)構(gòu)完整性。此外，第一子層105-1和第三子層105-3可以由具有擴散阻擋作用的材料構(gòu)成，實現(xiàn)材料的高導電性。例如銅(cu)(或它的合金)具有低電阻/電抗，其出眾的電性能適用于高效導電的應用。同時，在加工過程中，銅是一種在裝置結(jié)構(gòu)中容易自身擴散/遷移的活性的材料。銅原子擴散到設備中部分的位置上(比如通道區(qū))會降低設備性能(也就是銅污染)。第一子層105-1和第三子層105-3可以作為擴散阻擋層將銅原子限制在電子設備的合適區(qū)域，以此增強信號傳導的質(zhì)量以提高設備的可靠性。此外，第一子層105-1提供一歐姆接觸緩沖界面位于第二子層105-2(比如本案中主要包含銅材料)和通道層104(比如本案中主要包含igzo材料)之間。第二導電層105的第一子層105-1和第三子層105-3的材料可以根據(jù)蝕刻性能(比如蝕刻速率)進行選擇。例如，通過導電氧化材料與第二子層105-2的蝕刻速率的差異以確定第一子層105-1和第三子層105-3的材料。例如，當?shù)诙訉?05-2主要由銅構(gòu)成時，第一子層105-1和第三子層105-3主要包括ito或者izo。對第二導電層105的材料的正確選擇對減少制造成本有重要意義。例如，容易進行濕法蝕刻材料(比如izo)可以減少對昂貴的制造設備(比如干法蝕刻設備)的依賴和/或工藝處理時間。

在一些具體實施例中，通道層104的平均厚度范圍大概在200～350埃。在一些具體實施例中，第一子層105-1的平均厚度在200～300埃。在一些實施例中，第二子層105-2的平均厚度在2000～3500埃。在一些實施例中，第三子層(tcl105-3)的平均厚度在200～350埃。實際的層厚度可根據(jù)應用需求和/或?qū)嶋H需要決定。

圖3a～3d展示了在多層結(jié)構(gòu)的第二導電層105經(jīng)圖案化得到不同的蝕刻凹槽的輪廓(比如圖2中圓圈部分的放大圖)。圖3a～3d具體說明了不同的材料成分配比在第二導電層105的第三子層105-3和第一子層105-1對蝕刻側(cè)面輪廓的不同影響。第二導電層105的第三子層105-3組成成分元素的不同含量比例可以影響其蝕刻凹槽的輪廓(凹槽側(cè)壁)的形成。綜上，第一子層105-1和第三子層105-3的成分含量比例的調(diào)整(例如含量比例的差異)對tft元件100形成合適的凹槽側(cè)壁有重要作用。

圖3a表示第二導電層105的第一種凹槽的側(cè)壁(在第一子層105-1一定的含量比例下)。圖3a中所示的凹槽側(cè)壁呈一定的角度均勻傾斜，在許多應用中能對tft元件100的結(jié)構(gòu)和電方面產(chǎn)生有利的影響。圖3a所示的實施例中，第三子層和第一子層均包含含有銦(in)和鋅(zn)的金屬氧化物，在某些情況下，在用蝕刻劑進行圖案化過程中，第二導電層105中銦(in)組分的蝕刻速率明顯比鋅(zn)組分的慢。同時，銦(in)一般具有更優(yōu)良的導電性，銦(in)和鋅(zn)以一定比例組成可以使子層的導熱性和加工能力達到微妙的平衡。

在一些實施例中，第一子層105-1的銦原子個數(shù)占銦鋅原子個數(shù)總量的比重與鋅原子個數(shù)占銦鋅原子個數(shù)總量的比重之比(或者其他合適測量手段的銦鋅含量比)大于第三子層105-3的銦原子個數(shù)占銦鋅原子個數(shù)總量的比重與鋅原子個數(shù)占銦鋅原子個數(shù)總量的比重之比。第一子層105-1和第三子層105-3中銦鋅比的不同有利于在源極1051和漏極1052之間形成合適的凹槽的側(cè)壁輪廓，該凹槽在第三子層105-3的寬度比凹槽在第一子層105-1的寬度要大。

圖3b表示第二導電層105的第二種凹槽的側(cè)壁(在不同的子層成分比例方案下)。圖3b中所示的凹槽側(cè)壁相當于第三子層105-3蝕刻不足的情況，使第二導電層105具有一部分突出結(jié)構(gòu)。在本實施例中，這種突出的特征主要出現(xiàn)在第三子層105-3。是由于第三子層105-3銦原子個數(shù)占銦鋅原子個數(shù)總量的比重過多導致的蝕刻速度過慢。這種突出結(jié)構(gòu)是不理想的，這種突出的幾何構(gòu)造會降低整個半導體裝置(tft元件100)的結(jié)構(gòu)完整性。例如，第二導電層105的第三子層105-3的突出結(jié)構(gòu)必然使下面的子層形成一定的陰影區(qū)域，將可能阻礙后續(xù)元件的沉積/形成。例如，這種突出結(jié)構(gòu)將使tft元件100的第三子層105-3和第二子層105-2/第一子層105-1之間的子層交界區(qū)產(chǎn)生空隙。這種空隙不利于tft元件100的結(jié)構(gòu)完整性。比如，第三子層105-3(以及隨后在其上形成的其他元件)可能在物理上從底層(特別是在柔軟性平板裝置的應用中)隔離(比如剝離)。同時，第二導電層105中的空隙也會改變裝置的電性能(如電容特性)。

圖3c表示第二導電層105的第三種凹槽的側(cè)壁(在不同的子層成分比例方案下)。圖中所示的凹槽側(cè)壁相當于第一子層105-1蝕刻不足的情況，即在第二導電層105底部殘留尾部。是由于第一子層105-1銦原子個數(shù)占銦鋅原子個數(shù)總量的比重過多導致的，使其在第一子層105-1中的蝕刻速率過慢。在tft元件100中，過長的剩余尾部在第二導電層105靠近通道層104上的區(qū)域會影響到通道層104的有效長度。例如，在第一子層105-1中的剩余尾部會減少通道層104的有效長度，因此影響tft元件100的電性能。同時，剩余尾部會導致通道區(qū)域(如源極1051和漏極1052之間的區(qū)域)的蝕刻過淺，導致更高的寄生電容。

圖3d表示第二導電層105的第四種凹槽的側(cè)壁(在不同的子層成分比例方案下)。圖中所示的凹槽側(cè)壁相當于在第三子層105-3層底部蝕刻過度的情況，導致在第二導電層105的蝕刻部分生成咬邊結(jié)構(gòu)。在一些實施例中，咬邊結(jié)構(gòu)首先出現(xiàn)在底部子層區(qū)域，這可能是鋅在第一子層105-1中含量過多且在第三子層105-3和第一子層105-1中銦鋅比中差異不足導致的。如上所述，咬邊結(jié)構(gòu)在結(jié)構(gòu)完整性中是不利的，會降低整個半導體裝置(如tft元件100)的結(jié)構(gòu)完整性。例如，tft元件100中靠近(或在下面)的位置會產(chǎn)生咬邊結(jié)構(gòu)，對tft元件100的結(jié)構(gòu)和電性能產(chǎn)生不利影響。結(jié)果使第一子層105-1上面的子層(如第二子層105-2，第三子層105-3和其它后續(xù)形成在上面的元件)更容易形成物理性的傷害(例如底層的斷裂)，特別是在柔性面板裝置的應用中。

請再次參考圖3a，在制造半導體裝置中生成圖中所示的剖面結(jié)構(gòu)需要一種特定的工藝條件。綜上，保持合適的銦原子個數(shù)占銦鋅原子個數(shù)總量的比重與鋅原子個數(shù)占銦鋅原子個數(shù)總量的比重之比差異足夠大可保證具有一定傾斜角度的凹槽側(cè)壁的形成(如圖3a所示)。再次參閱圖2，第二導電層105中形成的兩個相對的側(cè)面(凹槽106形成在該兩個側(cè)面之間)在源極1051和漏極1052之間配合形成一個尺寸逐漸變小的凹槽，該凹槽在所述第三子層105-3的寬度大于該凹槽在所述第一子層105-1的寬度。

如前述，銦鋅比在第一子層105-1大于第三子層105-3。再如，第一子層105-1中的銦原子個數(shù)占銦鋅原子個數(shù)總量的比重與鋅原子個數(shù)占銦鋅原子個數(shù)總量的比重之比可定義為第一銦鋅比(也就是說in(bbl):zn(bbl)＝r1,以％表現(xiàn))。同樣的，在第三子層105-3中銦原子個數(shù)占銦鋅原子個數(shù)總量的比重與鋅原子個數(shù)占銦鋅原子個數(shù)總量的比重之比可以定義為第二銦鋅比(也就是說in(tcl):zn(tcl)＝r2,以％表現(xiàn))。在本實施例中，為了實現(xiàn)圖2和圖3a所示的蝕刻側(cè)壁，應使多層結(jié)構(gòu)的第二導電層105的第一銦鋅比r1大于第二銦鋅比r2(即r1>r2)。

例如，在一實施例中，銦原子個數(shù)在第三子層105-3的銦鋅原子個數(shù)總量中占0.15，鋅原子個數(shù)在第三子層105-3的銦鋅原子個數(shù)總量中占0.85，因此，第三子層105-3的第二銦鋅比大概為17.6％(即r2＝in(tcl):zn(tcl)＝0.15/0.85)。另一方面，銦原子個數(shù)和鋅原子個數(shù)在第一子層105-1的銦鋅原子個數(shù)總量中分別占為0.35和0.65。因此，第一子層105-1的第一銦鋅比大概為53.8％(即r1＝in(bbl):zn(bbl)＝0.35/0.65)。在子層的不同比例下(r1>r2)可產(chǎn)生圖2所示的向下尺寸逐漸變小的凹槽。

第三子層105-3與第一子層105-1的銦鋅含量比例的差異可能大于臨界值以維持在蝕刻時的最佳工藝條件。據(jù)發(fā)現(xiàn)第三子層105-3的第二銦鋅比與第一子層105-1第一銦鋅比之差在大于或等于20％的可使得在第二導電層105得到最佳性能。例如前面的實施例中，第一子層105-1的第一銦鋅比與第三子層105-3的第二銦鋅比的差大概為36％(即r1–r2＝53.8％-17.6％)，滿足上述條件。一個滿足臨界值的合適的配比可以防止出現(xiàn)圖3d中所述的不良的咬切結(jié)構(gòu)。

再如，在一些實施例中，第一子層105-1中的第一銦鋅比范圍大致為25％～80％。在其他一些實施例中，第一子層105-1中的第一銦鋅比范圍大致為45％～70％。另一方面，在一些實施例中，第三子層105-3中的第二銦鋅比范圍大致為5％～40％。在其他一些實施例中，第三子層105-3中的第二銦鋅比范圍大致為10％～35％。在本案公開的實施例中，通過對第一子層105-1和第三子層105-3之間的銦鋅比之差的調(diào)整，影響源極1051和漏極1052之間的凹槽106的側(cè)壁的平整度的和側(cè)壁與通道層的角度。此外，在一些實施例中，凹槽的側(cè)壁與所述通道層表面形成呈40度～80度的夾角。第二導電層105的凹槽側(cè)壁與通道層104的鈍角會加重突出或者咬切特征，如前所述從而影響后續(xù)元件的整合。另一方面，在蝕刻導電層的過程中過度的蝕刻可能使側(cè)壁與通道層104的角度在高密度的設備中浪費額外的平面空間且對設備通道層的長度有不利的影響。除此之外，過淺的側(cè)壁與通道層104的角度會在相應的區(qū)域內(nèi)引起更高的寄生電容。在一些實施例中，第二導電層105的錐形夾角在60和70度之間,在適當?shù)墓に嚄l件中可實現(xiàn)以確保設備可靠性。

圖4揭示的是一實施例的一種陣列基板的tft元件100的剖面示意圖，該tft元件100包括源極1051和漏極1052。如圖4所示，在一些實施例中，第二導電層105可以包括一個或者多個子層。例如，在實施例中，第二導電層105在第一子層105-1和第二子層105-2之間進一步包含一個附加子層105-4。附加子層105-4可由包含銦和鋅的金屬氧化物組成。附加子層105-4的銦鋅比大于第三子層105-3的第二銦鋅比且小于第一子層105-1的第一銦鋅比。附加子層105-4的銦鋅比的定義與第一銦鋅比類似，是指附加子層105-4中的銦原子個數(shù)占銦鋅原子個數(shù)總量的比重與鋅原子個數(shù)占銦鋅原子個數(shù)總量的比重之比。為了更進一步提高第二導電層105和通道層104接觸界面的電性能(比如減少歐姆接觸)，至少一個附加子層105-4可插入在第一子層105-1與通道層104，最低的子層需要更高的銦原子個數(shù)占銦鋅原子個數(shù)總量的比重以使第二導電層105的可蝕刻形成合適的凹槽。此外，在一些實施例中，第一子層105-1的銦原子個數(shù)占銦鋅原子個數(shù)總量的比重與附加子層105-4的銦原子個數(shù)占銦鋅原子個數(shù)總量的比重的比值大于1小于或等于1.5。在更進一步的實施例中，可有多個附加子層105-4，如前所述的原因，靠近所述第一子層105-1的附加子層105-4的銦原子個數(shù)占銦鋅原子個數(shù)總量的比重大于遠離所述第一子層105-1的附加子層105-4的銦原子個數(shù)占銦鋅原子個數(shù)總量的比重。

圖5a～5g為制造tft元件的各步驟的示意圖。

圖5a表示在基底101的主表面沉積第一導電層的剖面示意圖?；?01為絕緣材料構(gòu)成。在一些應用中，基底101合適的材料可包括具有足夠透光度的玻璃、石英和塑料(比如應用于可見光譜中電磁輻射的視覺顯示)。在一些應用中，基底101可包括陶瓷和/或硅材料。在一些應用中，可采用柔軟性基底材料。柔軟性基底材料可選自：聚醚砜(pes)、聚萘二甲酸乙二醇酯(pen)、聚乙烯(pe)、聚酰亞胺(pi)、聚氯乙烯(pvc)和聚對苯二甲酸乙二醇酯(pet)中的至少一種。

第一導電層可運用合適的沉積技術(shù)形成在基底101上，包括物理性薄膜沉積法，比如物理氣相沉積法(如pvd、pepvd)以設在基底101上。接著第一導電層可以通過合適的蝕刻技術(shù)圖案化，形成柵極線111和/或柵極102。集成信號傳導線(比如柵極線111)和tft元件100的電極(比如柵極102)可以降低裝置結(jié)構(gòu)的復雜性并以此減少制造的復雜性。

第一導電層的材料可選自鋁(al)、銀(ag)、金(au)、鈷(co)、鉻(cr)、銅(cu)、銦(in)、錳(mn)、鉬(mo)、鎳(鎳)、釹(nd)、(pd)鈀、鉑(pt)、鈦(ti)、鎢(w)、和鋅(zn)中的至少一種。為了達到更好的光學效率，在一些實施例中第一導電層可選擇透明導電材料，如氧化銦錫(ito)、氧化銦鋅(izo)、摻鋁氧化鋅(azo)、或其他的化合物。

圖5b為在柵極102上沉積的柵極絕緣層103的剖面示意圖。絕緣層103可通過運用適當?shù)谋∧こ练e技術(shù)(包括物理和/或化學薄膜沉積法)沉積以形成保護層防止柵極102與后續(xù)元件點連接而造成短路。絕緣層可由合適的介電材料如氧化硅(siox)、氮化硅(sinx)、氧氮化硅(sioxny)、氧化鋁(alox)、氧化釔(y2o3)、氧化鉿(hfox)、氧化鋯(zrox)、氮化鋁(aln)、鋁氮氧化物(aino)、氧化鈦(tiox)、鈦酸鋇(batio3)、鈦酸鉛(pbtio3)中的一種或者多種構(gòu)成。在一些實施例中，一種或者多種高介電材料用作tft元件(如tft元件100)的柵極絕緣體。高介電材料可包括：li、be、mg、ca、sr、sc、y、zr、hf、al、la、ce、pr、nd、sm、eu、gd、tb、dy、ho、er、tm、yb、lu等上述物質(zhì)的氧化物及這些氧化物的混合物。柵極絕緣層包含的高介電材料，可以用于與金屬的柵極材料連接，其電性能比傳統(tǒng)多晶硅材料更好。

圖5c表示沉積通道層104的剖面示意圖。通道層104可以通過合適的沉積技術(shù)包括物理性薄膜沉積法(比如物理氣相法如pvd、pepvd)在柵極絕緣層上沉積。通道層104可包含合適的半導體材料，如氧化物、單質(zhì)半導體、化合物半導體、和合金半導體材料中的至少一種，所述氧化物半導體、單質(zhì)半導體、化合物半導體、和合金半導體材料呈非晶狀、晶體狀、或多晶狀。在一些實施例中，通道層可包含銦-鎵-鋅氧化物(igzo)、銦-鋅-錫氧化物(izto)、銦-鎵-錫氧化物(igto)、銦-鋁-鋅氧化物(iazo)中的至少一種。

通道層104可以圖案化形成tft元件(如tft元件100)的半導體/活性區(qū)提供電子遷移的通道。根據(jù)通道材料的選擇，通道層可通過單獨的蝕刻工藝(相當于第一蝕刻掩膜，如本圖所示)圖案化。在此例中，后續(xù)的第二導電層105(如圖5f中)可以單獨通過第二蝕刻工藝(相當于第二蝕刻掩膜)圖案化。然而，在一些實施例中，通道層104和第二導電層105的材料兼容性可以通過一種蝕刻掩膜一同蝕刻形成通道層104和第二導電層105。對蝕刻掩膜需求的減少可很大程度上降低工藝復雜性和制造成本。再如，半導體材料igzo和透明材料izo可以分別用作通道層104的材料和第二導電層105材料，以利于利用他們類似的蝕刻特性。

圖5d是多層結(jié)構(gòu)的第二導電層105(如第二導電層105第一子層105-1的沉積)初始沉積的橫剖面。在該特定工藝中，第一子層105-1通過沉積法如物理氣相法(如pvd，pepvd)沉積在通道層104之上。在一些實施例中，第一子層105-1主要包含一種以上透明氧化物導電(tco)材料，比如銦錫氧化物(ito)、銦鋅氧化物(izo)、鎵鋅氧化物(gzo)、鋁鋅氧化物(azo)和其它合適的組合中的至少一種構(gòu)成。第一子層105-1可以提供為通道層(如材質(zhì)為igzo)和后續(xù)設在第一子層105-1上面的導電材料(如材質(zhì)為cu)之間的歐姆接觸緩沖面，以此提高子層界面的電性能(如減少界面的電阻)。

圖5d表示是第一子層105-1的一種選擇性的處理方法。如前述，第二導電層105可包含多層部分，第二子層105-2(mcl)(圖5e中)形成在第一子層105-1(bbl)之上。第二子層105-2和第一子層105-1均主要由導電材料構(gòu)成，但二者的電性能可能有所不同。例如，在該例中，第一子層105-1主要包含tco，第二子層105-2主要含金屬材料(如cu)。為了進一步提高第一子層105-1與第二子層105-2之間的電性能，一種選擇性的處理方法為在沉積第二子層105-2(mcl)之前在第一子層中添加額外的氫(h)。額外的氫可通過氨氣等離子處理、氫氣退火工藝和/或其他合適的方法添加于第一子層中。

經(jīng)測量(比如采用四探針電阻率測量法)，對比一個沒有經(jīng)過氫化處理的子層(其氫含量大約為10²¹cm^-3)，處理后的第一子層105-1的氫含量應增加20％或以上。第一子層105-1氫含量的增加使薄膜結(jié)構(gòu)的電荷密度增加，以此提高不同材料的子層界面之間的電性能(比如減少電阻)。在一些實施例中，氫化處理過的第一子層105-1可以使導電率增加10％或以上)。

如前述，第二導電層105使用合適的材料可以減少制造成本。例如，使用易于濕法蝕刻的材料(如izo/cu/izo)可降低對昂貴制造設備需求(如干法蝕刻設備)和/或節(jié)約制造時間。

圖5e是第二導電層105的其余子層(如第二子層105-2，第三子層105-3)的剖面示意圖。該圖表示第二、第三子層的第二種可選處理方法。在所示工藝中，第二子層105-3與第三子層105-3分別依次設置在第一子層105-1上。每個第二子層105-2(mcl)和第三子層105-3(tcl)可由合適的沉積技術(shù)形成，比如物理氣相沉積法(如pvd，pepvd)。第二子層主要由導電性好的材料構(gòu)成，比如金屬或金屬合金。在一些實施例中，第二子層包含鋁、銅、錳、鉬、和鉬鎢材料中的至少一種。另一方面，在一些實施例中，第三子層包含透明導電氧化物材料，如銦錫氧化物(ito)、銦鋅氧化物(izo)、鎵鋅氧化物(gzo)、鋁鋅氧化物(azo)和其它合適的氧化物中的至少一種。第三子層與第一子層的材料相同但組分配比不同的材料構(gòu)成。

更多的導電元件(如傳導線/通道)可以設在半導體裝置(tft元件100)中的第三子層105-3上建立通訊連接路徑并連接第三子層105-3。因此，為了進一步提高第三子層105-3材料和后續(xù)導電元件表面的電性能，第二種選擇性的處理方法可以以相似的手段，即在第三子層105-3(tcl)以引入額外的氫(h)。如上所述，相比沒有任何處理第三子層105-3，經(jīng)氫化處理的第三子層105-3氫含量可增加20％以上的的氫含量。第三子層105-3氫含量的增加使薄膜結(jié)構(gòu)的電子集中量增加，以此提高不同材料的子層界面之間的電性能(比如減少電阻)。在一些實施例中，氫化處理過的第三子層105-3可以使導電率增加10％或以上。

圖5f為第二導電層105圖案化形成源極1051和漏極1052的剖面示意圖。在本實施例工序中，第二導電層105層通過圖案化形成在裝置柵極區(qū)(柵極102)上電分離的源極1051和漏極1052。第二導電層105的圖案化可以由合適的蝕刻工藝實現(xiàn)(比如濕法蝕刻)，以在第二導電層105上形成凹槽106，以將第二導電層105上的電分離成兩部分，即裝置的源極1051和漏極1052。如前所述，第二導電層105中不同元素含量的比例會影響其凹槽106側(cè)壁的蝕刻。比如，對第一子層105-1和第三子層105-3成分比例的改變(比如它們之間不同的比例的成分比例)是tft元件100形成理想凹槽106側(cè)壁的重要因素。

在本實施例工序中，每個第一子層105-1和第三子層105-3可由含銦(in)和鋅(zn)的氧化物組成。此外，第一子層105-1的銦原子個數(shù)占銦鋅原子個數(shù)總量的比重與鋅原子個數(shù)占銦鋅原子個數(shù)總量的比重之比大于第三子層105-3的銦原子個數(shù)占銦鋅原子個數(shù)總量的比重與鋅原子個數(shù)占銦鋅原子個數(shù)總量的比重之比。如前述，第三子層105-3與第一子層105-1不同的銦鋅比有利于在蝕刻第二導電層105上的凹槽106時得到合適的凹槽輪廓。此外，銦鋅比的差異大于臨界值可以確保合適的蝕刻剖面的形成。如該例中，第一子層105-1和第三子層105-3之間大于或等于20％的銦鋅比利于在第二導電層105形成合適的蝕刻凹槽。在一些實施例中，第二導電層105中凹槽側(cè)壁應當形成與通道層104表面呈40度～85度的夾角。

圖5f所示，表示了一個形成于源極1051和漏極1052之間的凹槽106，凹槽106在第三子層105-3的寬度大于該凹槽106在第一子層105-1的寬度，凹槽側(cè)壁平整且傾斜。需要指出的是，由于不同焦距的放大，很難確定精確的線性蝕刻面(如直線側(cè)面剖面固定不變的斜率)。然而，如前述，在第二導電層105中對于材料成分的適當改變能夠在第二導電層105的表面形成大致一致的斜率(如保持一個沒有突出和/或者咬邊這些中斷的大致連續(xù)傾斜的側(cè)面)。

同樣的，現(xiàn)實情況中，一個固定的側(cè)壁與通道層104的夾角不容易精確形成。然而，現(xiàn)實情況中側(cè)壁與通道層104的夾角大致上有規(guī)律且不斷開(如沒有突起和/或咬邊的形成)，側(cè)壁與通道層104的夾角會取一個平均值，如基底101和線性的凹槽側(cè)壁形成了第二子層105-2的凹槽側(cè)壁的上角和下角(如相當于第二子層105-2的低點和高點)。此外，在一些情況中，可采用其他決定側(cè)壁與通道層104的夾角的方法。

如前述，在一些實施例中，第二導電層105可包含一個或者多個附加子層105-4。例如，一個附加子層105-4(圖未示)可以設在第一子層(bbl)105-1和第二子層(mcl)105-2之間。附加子層105-4可以包括含銦和鋅的金屬氧化物，其銦鋅比大于第三子層105-3(tcl)的銦鋅比(小于第一子層105-1的銦鋅比)。附加子層105-4以更高的銦原子個數(shù)占銦鋅原子個數(shù)總量的比重插入在第一子層105-1下面可保持第二導電層105的蝕刻特性，因此，可進一步提高第二導電層105和通道層104接觸面的電性能。在一些實施例中，可能有多于一個的附加子層105-4在第一子層105-1上，靠近第一子層105-1的附加子層的銦原子個數(shù)占銦鋅原子個數(shù)總量的比重會比遠離第一子層105-1的附加子層105-4的的銦鋅含量要高。

圖5g是沉積在半導體裝置(tft元件100)的第二導電層105的源極105-a/漏極105-b上的鈍化層的剖面示意圖。比如，一層或者多層鈍化層107可設在第二導電層105層、凹槽側(cè)壁以及通道層的上表面上，鈍化層107可以保護tft元件100面受后續(xù)制造工序的傷害。此外，特定的通道材料(如igzo)對周圍的條件很敏感(如氧氣、水分)。絕緣的且足夠厚的鈍化層設在tft元件100上以保護脆弱的裝置結(jié)構(gòu)免受潛在的環(huán)境傷害。在一些實施例中，鈍化層107可以運用一種或者多種沉積手段(比如化學沉積手段如cvd/pecvd/mocvd)共形地設在tft元件100的表面上。由于鈍化層107形成后，該半導體裝置(tft元件100)還可進行退火工序以對通道層進行激活。

以上實施方式僅用以說明本發(fā)明的技術(shù)方案而非限制，盡管參照較佳實施方式對本發(fā)明進行了詳細說明，本領域的普通技術(shù)人員應當理解，可以對本發(fā)明的技術(shù)方案進行修改或等同替換，而不脫離本發(fā)明技術(shù)方案的精神和范圍。