本公開涉及一種半導體器件，更具體地，涉及包括三維布置的存儲單元的三維(3d)半導體存儲器件。

背景技術(shù)：

半導體器件的更高的集成度正被實現(xiàn)以滿足消費者對于優(yōu)異的性能和低廉的價格的需求。在半導體器件的情形下，由于它們的集成度是決定產(chǎn)品價格的重要因素，所以期望提高的集成度。在通常的二維或平面半導體存儲器件的情形下，由于它們的集成度主要由單位存儲單元占據(jù)的面積決定，所以集成度極大地受精細圖案形成技術(shù)的水平影響。然而，提高圖案精細度所需的昂貴工藝設(shè)備對提高二維或平面半導體器件的集成度設(shè)置了實際限制。

為了克服這樣的限制，已經(jīng)提出包括三維布置的存儲單元的三維半導體器件。

技術(shù)實現(xiàn)要素：

本發(fā)明構(gòu)思的示范性實施方式提供具有改善的電特性的三維半導體器件。

本發(fā)明構(gòu)思的示范性實施方式提供高度可靠的三維半導體器件。

根據(jù)本發(fā)明構(gòu)思的示范性實施方式，一種三維半導體器件包括：多個柵電極，在垂直于基板的頂表面的方向上層疊在基板上；溝道結(jié)構(gòu)，穿過該多個柵電極并連接到基板；以及孔隙(void)，設(shè)置在基板中并位于溝道結(jié)構(gòu)下面。

根據(jù)本發(fā)明構(gòu)思的示范性實施方式，一種三維半導體器件包括：多個柵電極，在垂直于基板的頂表面的第一方向上層疊在基板上；溝道結(jié)構(gòu)，設(shè)置在通孔中，其中該通孔穿過該多個柵電極以及基板的至少一部分，并且溝道結(jié)構(gòu)在第一方向上延伸；以及孔隙，設(shè)置在通孔中并位于溝道結(jié)構(gòu)下面。溝道結(jié)構(gòu)包括與基板接觸的下半導體圖案，并且下半導體圖案包括形成孔隙的內(nèi)表面的一部分的底表面。

根據(jù)本發(fā)明構(gòu)思示范性實施方式，一種三維(3d)半導體器件包括：設(shè)置在基板上的下部柵電極；設(shè)置在基板上的多個上部柵電極，其中下部柵電極和該多個上部柵電極在垂直于基板的頂表面的方向上順序地層疊在基板上；通孔，穿透下部柵電極、該多個上部柵電極以及基板的一部分；下半導體圖案，設(shè)置在通孔的下部區(qū)域中并部分地設(shè)置在基板內(nèi)；殘余物層(residuelayer)，包括碳和氧中的至少一種，設(shè)置在通孔的下部區(qū)域中且在下半導體圖案下面；以及孔隙，設(shè)置在通孔的下部區(qū)域中且在殘余物層和下半導體圖案之間，其中孔隙的上邊界由下半導體圖案的底表面限定，孔隙的下邊界由殘余物層的上表面限定。

附圖說明

通過參照附圖詳細描述本發(fā)明構(gòu)思的示范性實施方式，本發(fā)明構(gòu)思的以上和其它的特征將變得更加明顯，在附圖中：

圖1是示意性地示出根據(jù)本發(fā)明構(gòu)思的示范性實施方式的三維半導體存儲器件的單元陣列的電路圖。

圖2是示出根據(jù)本發(fā)明構(gòu)思的示范性實施方式的三維半導體存儲器件的透視圖。

圖3是根據(jù)本發(fā)明構(gòu)思的示范性實施方式的沿圖2的線i-i'截取的截面圖。

圖4是示意性地示出根據(jù)本發(fā)明構(gòu)思的示范性實施方式的下半導體圖案和設(shè)置在下半導體圖案下面的孔隙的圖。

圖5a和圖5b是根據(jù)本發(fā)明構(gòu)思的示范性實施方式的分別沿圖4的線a-a'和b-b'截取的截面圖。

圖6是根據(jù)本發(fā)明構(gòu)思的示范性實施方式的圖3的部分“q”的放大圖。

圖7至圖15是沿圖2的線i-i'截取的截面圖，用于示出根據(jù)本發(fā)明構(gòu)思的示范性實施方式的制造三維存儲器件的方法。

具體實施方式

以下將參照附圖更全面地描述本發(fā)明構(gòu)思的示范性實施方式。圖1是示意性地示出根據(jù)本發(fā)明構(gòu)思的示范性實施方式的三維(3d)半導體存儲器件的單元陣列的電路圖。

參照圖1，示范性實施方式中的三維半導體存儲器件的單元陣列包括公共源極線csl、多條位線bl、以及設(shè)置在公共源極線csl與位線bl之間的多個單元串cstr。

公共源極線csl可以是設(shè)置在基板上的導電圖案或形成在基板中的雜質(zhì)區(qū)。位線bl可以是與基板垂直間隔開的導電圖案(例如金屬線)。位線bl可以被二維地布置，多個單元串cstr可以并聯(lián)連接到每條位線bl。單元串cstr可以共同連接到公共源極線csl。例如，多個單元串cstr可以設(shè)置在位線bl和公共源極線csl之間。在示范性實施方式中，多條公共源極線csl可以被提供且二維地布置在基板上，如圖1所示。在示范性實施方式中，公共源極線csl可以被施加有相同的電壓。在示范性實施方式中，公共源極線csl可以彼此分離從而可以被獨立地控制。

每個單元串cstr可以包括聯(lián)接到公共源極線csl的接地選擇晶體管gst、聯(lián)接到相應的位線bl的串選擇晶體管sst、以及設(shè)置在接地選擇晶體管gst和串選擇晶體管sst之間的多個存儲單元晶體管mct。接地選擇晶體管gst、串選擇晶體管sst和存儲單元晶體管mct可以串聯(lián)連接。

公共源極線csl可以公共地連接到接地選擇晶體管gst的源極區(qū)。至少一條接地選擇線gsl、多條字線wl0-wl3以及多條串選擇線ssl可以設(shè)置在公共源極線csl和位線bl之間，并可以分別用作接地選擇晶體管gst、存儲單元晶體管mct和串選擇晶體管sst的柵電極。此外，每個存儲單元晶體管mct可以包括數(shù)據(jù)存儲元件。

圖2是示出根據(jù)本發(fā)明構(gòu)思的示范性實施方式的三維半導體存儲器件的透視圖。圖3是根據(jù)本發(fā)明構(gòu)思的示范性實施方式的沿圖2的線i-i'截取的截面圖。圖4是示意性地示出根據(jù)本發(fā)明構(gòu)思的示范性實施方式的下半導體圖案和設(shè)置在下半導體圖案下面的孔隙的圖。圖5a和圖5b是根據(jù)本發(fā)明構(gòu)思的示范性實施方式的分別沿圖4的線a-a'和b-b'截取的截面圖。圖6是根據(jù)本發(fā)明構(gòu)思的示范性實施方式的圖3的部分“q”的放大圖。

參照圖2和圖3，在示范性實施方式中，三維半導體存儲器件包括疊層ss，該疊層ss包括交替且重復地層疊在基板100上的絕緣層110和柵電極?；?00可以是例如硅(si)晶片、鍺(ge)晶片或硅鍺(sige)晶片。柵電極可以包括在基板100上的下部柵電極150l和層疊在下部柵電極150l上的上部柵電極150u。

當在平面圖中觀看時，疊層ss可以是例如平行于第一方向d1延伸的線形結(jié)構(gòu)。下部柵電極150l和上部柵電極150u可以層疊在第三方向d3上，該第三方向d3垂直于第一方向d1和交叉第一方向d1的第二方向d2兩者。第一方向d1和第二方向d2可以基本上平行于基板100的頂表面，第三方向d3可以基本上垂直于基板100的頂表面。下部柵電極150l和上部柵電極150u可以通過提供在下部柵電極150l和上部柵電極150u之間的絕緣層110而在第三方向d3上彼此間隔開。絕緣層110可以由例如硅層、硅氧化物層、硅碳化物層、硅氮氧化物層和硅氮化物層中的至少一種形成，或包括例如硅層、硅氧化物層、硅碳化物層、硅氮氧化物層和硅氮化物層中的至少一種。下部柵電極150l和上部柵電極150u可以由例如單晶硅、多晶硅、金屬和導電的金屬氮化物中的至少一種形成，或包括例如單晶硅、多晶硅、金屬和導電的金屬氮化物中的至少一種。

下絕緣層105可以提供在基板100和疊層ss之間。下絕緣層105可以由例如硅氧化物層、硅氮化物層和高k電介質(zhì)層(例如，鋁氧化物和鉿氧化物)中的至少一種形成，或者包括例如硅氧化物層、硅氮化物層和高k電介質(zhì)層(例如，鋁氧化物和鉿氧化物)中的至少一種。在示范性實施方式中，下絕緣層105比絕緣層110薄。

基板100可以包括用雜質(zhì)摻雜的公共源極區(qū)170。公共源極區(qū)170可以提供在基板100中且在疊層ss的兩側(cè)。當在平面圖中觀看時，公共源極區(qū)170可以是在第一方向d1上延伸的線形結(jié)構(gòu)，并可以在第二方向d2上彼此間隔開。

在示范性實施方式中，溝道結(jié)構(gòu)cs穿過疊層ss并電連接到基板100。在示范性實施方式中，當在平面圖中觀看時，多個溝道結(jié)構(gòu)cs提供在疊層ss中并布置在第一方向d1上。在示范性實施方式中，當在平面圖中觀看時，所述多個溝道結(jié)構(gòu)cs在第一方向d1上布置成z字形圖案(zigzagpattern)。

溝道結(jié)構(gòu)cs可以包括下半導體圖案lsp和上半導體圖案usp。在示范性實施方式中，下半導體圖案lsp穿過疊層ss的下部和基板100的一部分，并連接到基板100。在示范性實施方式中，上半導體圖案usp穿過疊層ss的上部并連接到下半導體圖案lsp。在示范性實施方式中，下半導體圖案lsp部分地設(shè)置在基板100內(nèi)，并且上半導體圖案usp與基板100間隔開。下半導體圖案lsp設(shè)置在上半導體圖案usp和基板100之間?？紫?18設(shè)置在下半導體圖案lsp和殘留物層115之間。根據(jù)示范性實施方式，孔隙118是不包括3d半導體存儲器件的制造期間使用的半導體材料的空的空間。

上半導體圖案usp可以像例如中空管一樣成形。上半導體圖案usp可以具有閉合的底部。上半導體圖案usp的內(nèi)部空間可以用絕緣間隙填充圖案130填充。上半導體圖案usp可以具有位于比下半導體圖案lsp的頂表面低的水平處的底表面。例如，上半導體圖案usp可以具有插入到下半導體圖案lsp中的底部。

上半導體圖案usp可以包括第一半導體圖案120和第二半導體圖案125。第一半導體圖案120可以覆蓋疊層ss的內(nèi)側(cè)表面。第一半導體圖案120可以是具有敞開的頂部和底部的管狀結(jié)構(gòu)。第一半導體圖案120可以與下半導體圖案lsp間隔開。也就是，第一半導體圖案120和下半導體圖案lsp彼此不接觸。第二半導體圖案125可以是具有閉合底部的管狀結(jié)構(gòu)。第二半導體圖案125的內(nèi)部空間可以用絕緣間隙填充圖案130填充。第二半導體圖案125可以與第一半導體圖案120的內(nèi)側(cè)表面和下半導體圖案lsp的上部接觸。第二半導體圖案125可以具有位于比下半導體圖案lsp的頂表面低的水平處的底表面。例如，第二半導體圖案125可以包括插入到下半導體圖案lsp中的部分。因此，第一半導體圖案120可以通過第二半導體圖案125電連接到下半導體圖案lsp。

第一半導體圖案120和第二半導體圖案125由半導體材料形成。例如，第一半導體圖案120和第二半導體圖案125可以是由例如硅(si)、鍺(ge)或其任何混合制成的摻雜或本征半導體層。第一半導體圖案120和第二半導體圖案125可以具有例如單晶、非晶或多晶的晶體結(jié)構(gòu)。

下半導體圖案lsp可以由具有與基板100相同的導電類型的半導體材料形成。在示范性實施方式中，下半導體圖案lsp可以是利用基板100作為籽晶層外延生長的半導體外延圖案。在這種情形下，下半導體圖案lsp的至少一部分可以具有單晶或多晶結(jié)構(gòu)。下半導體圖案lsp可以與基板100的內(nèi)表面接觸。下半導體圖案lsp可以是例如插入到基板100的頂部中的柱狀結(jié)構(gòu)。

殘留物層115可以提供在基板100中，并可以設(shè)置在溝道結(jié)構(gòu)cs下面。殘留物層115可以包含例如碳和氧中的至少一種。在示范性實施方式中，孔隙118形成在溝道結(jié)構(gòu)cs和殘留物層115之間。

在其中多個溝道結(jié)構(gòu)cs被提供在每個疊層ss中的示范性實施方式中，所述多個溝道結(jié)構(gòu)cs可以在基板100上水平地彼此間隔開。此外，多個殘留物層115可以提供在基板100中，并可以彼此水平地間隔開。每個殘留物層115可以局部地形成在溝道結(jié)構(gòu)cs中的相應一個下面。例如，殘留物層115可以分別局限在溝道結(jié)構(gòu)cs下面。類似地，多個孔隙118可以形成在基板100中，并可以彼此水平地間隔開。每個孔隙118可以插設(shè)在溝道結(jié)構(gòu)cs和殘留物層115的相應一對之間。例如，每個孔隙118可以插設(shè)在溝道結(jié)構(gòu)cs中的相應一個與殘留物層115中的相應一個之間。

如圖2和圖3所示，在示范性實施方式中，柵電極(例如下部柵電極150l和上部柵電極150u)在垂直于基板100的頂表面的方向上層疊在基板100上。溝道結(jié)構(gòu)cs穿過柵電極并連接(例如電連接)到基板100?？紫?18設(shè)置在基板100中并位于溝道結(jié)構(gòu)cs下面。此外，在示范性實施方式中，3d半導體器件包括多個溝道結(jié)構(gòu)cs和多個孔隙118。溝道結(jié)構(gòu)cs在基本上平行于基板100的頂表面的方向上彼此間隔開，孔隙118在基本上平行于基板100的頂表面的方向上彼此間隔開，并且每個孔隙118位于溝道結(jié)構(gòu)cs中的相應一個下面，如圖2和圖3所示。

如圖4、圖5a和圖5b所示，在示范性實施方式中，殘留物層115被局部地提供在基板100中且在下半導體圖案lsp下面。孔隙118形成在下半導體圖案lsp與殘留物層115之間。下半導體圖案lsp具有比基板100的頂表面低并構(gòu)成孔隙118的內(nèi)表面的一部分的底表面lsp_l。在示范性實施方式中，下半導體圖案lsp的底表面lsp_l具有彎曲的形狀。在示范性實施方式中，殘留物層115具有頂表面115_u，該頂表面115_u與下半導體圖案lsp的底表面lsp_l一起構(gòu)成/形成孔隙118的內(nèi)表面?？紫?18可以由下半導體圖案lsp的底表面lsp_l和殘留物層115的頂表面115_u限定。也就是，孔隙118可以是其邊界由下半導體圖案lsp和殘留物層115限定的空的空間。在示范性實施方式中，殘留物層115的頂表面115_u可以是基本上平坦的(例如，精確地平坦或在測量誤差內(nèi)幾乎精確地平坦)。

在示范性實施方式中，多個下半導體圖案lsp和多個殘留物層115提供在基板100中。所述多個下半導體圖案lsp彼此水平地間隔開，所述多個殘留物層115也彼此水平地間隔開。每個殘留物層115局部地形成在下半導體圖案lsp中的相應一個下面。例如，殘留物層115可以分別局部地形成在下半導體圖案lsp下面。多個孔隙118被提供在基板100中，并彼此水平地間隔開。每個孔隙118被插設(shè)在下半導體圖案lsp和殘留物層115的相應一對之間。例如，每個孔隙118可以插設(shè)在下半導體圖案lsp中的相應一個與殘留物層115中的相應一個之間。

返回參照圖2和圖3，在示范性實施方式中，疊層ss包括鄰近下半導體圖案lsp的下部柵電極150l以及鄰近上半導體圖案usp的上部柵電極150u。在示范性實施方式中，下部柵電極150l用作參照圖1描述的接地選擇晶體管gst的柵電極。例如，在3dnand快閃存儲器件中，下部柵電極150l可以用作用于控制公共源極區(qū)170和下半導體圖案lsp之間的電連接的接地選擇晶體管gst的柵電極。上部柵電極150u中的一些可以用作參照圖1描述的存儲單元晶體管mct的柵電極。位于疊層ss的最高水平處的上部柵電極150u可以用作參照圖1描述的串選擇晶體管sst的柵電極。例如，在3dnand快閃存儲器件中，該上部柵電極150u可以用作用于控制位線bl和溝道結(jié)構(gòu)cs之間的電連接的串選擇晶體管sst的柵電極。

鄰近下半導體圖案lsp的絕緣層110中的至少一個可以與下半導體圖案lsp的側(cè)表面接觸(例如直接接觸)。例如，下半導體圖案lsp可以以這樣的方式提供使得其頂表面的一部分位于比下部柵電極150l的頂表面高的水平。柵電介質(zhì)圖案162可以設(shè)置在下半導體圖案lsp和下部柵電極150l之間。柵電介質(zhì)圖案162可以包括例如硅氧化物層。在示范性實施方式中，柵電介質(zhì)圖案162通過氧化下半導體圖案lsp的一部分而形成。

在示范性實施方式中，垂直絕緣體140插設(shè)在疊層ss和上半導體圖案usp之間。垂直絕緣體140可以是例如具有敞開的頂部和底部的管狀結(jié)構(gòu)。垂直絕緣體140的底表面可以與下半導體圖案lsp的頂表面的至少一部分接觸(例如直接接觸)。

參照圖6，垂直絕緣體140可以包括存儲元件或數(shù)據(jù)存儲元件。例如，垂直絕緣體140可以包括快閃存儲器件的電荷存儲層cl。存儲在垂直絕緣體140中的數(shù)據(jù)可以利用例如福勒-諾得海姆(fowler-nordheim，fn)隧道效應改變，其中fn隧道效應可以由上半導體圖案usp和上部柵電極150u之間的電壓差引起?？蛇x地，垂直絕緣體140可以包括表現(xiàn)出例如相變或可變電阻性能的層，其配置為基于其它的物理效應在其中存儲數(shù)據(jù)。

在示范性實施方式中，垂直絕緣體140包括順序?qū)盈B的電荷存儲層cl和隧道絕緣層tl。隧道絕緣層tl與上半導體圖案usp接觸(例如直接接觸)，并且電荷存儲層cl插設(shè)在隧道絕緣層tl和上部柵電極150u之間。在示范性實施方式中，垂直絕緣體140還包括插設(shè)在電荷存儲層cl和上部柵電極150u之間的阻擋絕緣層bil。

電荷存儲層cl可以包括例如硅氮化物層、硅氮氧化物層、富硅的氮化物層、納米晶體硅層和層疊的俘獲層中的至少一個。隧道絕緣層tl可以包括例如具有比電荷存儲層cl的帶隙大的帶隙的材料。例如，隧道絕緣層tl可以是硅氧化物層。阻擋絕緣層bil可以包括例如具有比電荷存儲層cl的帶隙大的帶隙的材料。在示范性實施方式中，阻擋絕緣層bil可以是例如硅氧化物層、硅氮化物層和/或硅氮氧化物層。

在示范性實施方式中，垂直絕緣體140包括插設(shè)在上半導體圖案usp和絕緣層110之間的蓋層。蓋層可以與絕緣層110接觸(例如直接接觸)，并可以被上部柵電極150u垂直分成多段。在示范性實施方式中，蓋層垂直延伸以包括插置在上半導體圖案usp和上部柵電極150u之間的部分。蓋層可以包含例如具有相對于電荷存儲層cl的蝕刻選擇性的絕緣材料，并且是與絕緣層110不同類型的材料。例如，蓋層可以是硅層、硅氧化物層、多晶硅層、硅碳化物層和硅氮化物層中的至少一種，但是蓋層可以被選擇為包括與絕緣層110不同的材料。在示范性實施方式中，蓋層可以是例如高k電介質(zhì)層(例如，鉭氧化物(ta2o5)、鈦氧化物(tio2)、鉿氧化物(hfo2)和/或鋯氧化物(zro2))中的至少一種。

返回參照圖2和圖3，在示范性實施方式中，水平絕緣體160設(shè)置在下部柵電極150l和上部柵電極150u的每個的頂表面和底表面上。每個水平絕緣體160還可以包括插置在上部柵電極150u和垂直絕緣體140之間或在下部柵電極150l和柵電介質(zhì)圖案162之間的部分。每個水平絕緣體160可以包括單層或多個層。在示范性實施方式中，每個水平絕緣體160可以包括阻擋絕緣層，其可以被用作電荷捕獲型快閃存儲器件的存儲層的一部分。

在示范性實施方式中，導電墊165設(shè)置在上半導體圖案usp上。導電墊165的頂表面可以與疊層ss的頂表面基本上共平面(例如，精確地共平面或在測量誤差內(nèi)幾乎精確地共平面)，并且導電墊165的底表面可以與上半導體圖案usp接觸(例如直接接觸)。在示范性實施方式中，垂直絕緣體140設(shè)置在導電墊165和絕緣層110之間。導電墊165可以是例如摻雜區(qū)域，或可以包括導電材料。

電極分離圖案180可以提供在疊層ss的兩側(cè)。電極分離圖案180可以提供為分別覆蓋公共源極區(qū)170。

在示范性實施方式中，位線bl設(shè)置在疊層ss上并跨越疊層ss。位線bl通過接觸插塞plg聯(lián)接到導電墊165，并通過層間絕緣層190而與疊層ss垂直地間隔開。

圖7至圖15是沿圖2的線i-i'截取的截面圖，用于示出根據(jù)本發(fā)明構(gòu)思的示范性實施方式的制造三維存儲器件的方法。

參照圖7，在示范性實施方式中，下絕緣層105形成在基板100上?；?00可以是例如硅晶片、鍺晶片或硅鍺晶片。下絕緣層105可以是例如硅氧化物層。下絕緣層105可以通過例如熱氧化工藝或沉積工藝形成。

犧牲層106和絕緣層110交替地且重復地沉積在下絕緣層105上，從而形成分層結(jié)構(gòu)ts。

在一示范性實施方式中，犧牲層106形成為具有基本上相同的厚度。在一示范性實施方式中，犧牲層106中的最高層和最低層形成為比設(shè)置在其間的其它層厚。在一示范性實施方式中，絕緣層110形成為具有基本上相同的厚度。然而，在某些示范性實施方式中，絕緣層110中的至少一個可以具有不同于其它絕緣層110的厚度。在示范性實施方式中，下絕緣層105比犧牲層106和形成在其上的絕緣層110薄。

犧牲層106和絕緣層110可以通過例如熱化學氣相沉積(cvd)工藝、等離子體增強cvd工藝、物理cvd工藝或原子層沉積(ald)工藝形成。

在示范性實施方式中，犧牲層106和絕緣層110形成為具有相對于彼此的蝕刻選擇性。例如，犧牲層106可以是硅層、硅氧化物層、硅碳化物層、硅氮氧化物層和硅氮化物層中的至少一種。絕緣層110也可以是硅層、硅氧化物層、硅碳化物層、硅氮氧化物層和硅氮化物層中的至少一種，但是為不同于犧牲層106的材料。例如，在一示范性實施方式中，犧牲層106由硅氮化物層形成，并且絕緣層110由硅氧化物層形成。在一示范性實施方式中，犧牲層106由導電材料形成，并且絕緣層110由絕緣材料形成。

參照圖8，在示范性實施方式中，通孔h形成為穿過分層結(jié)構(gòu)ts并暴露基板100。多個通孔h可以形成在分層結(jié)構(gòu)ts中，并且當在平面圖中觀看時可以被二維地布置。在示范性實施方式中，通孔h布置在第一方向d1上。在一示范性實施方式中，通孔h在第一方向d1上布置成z字形圖案。返回參照圖2和圖3，在示范性實施方式中，通孔h穿過柵電極(例如下部柵電極150l和上部柵電極150u)以及基板100的一部分，并且溝道結(jié)構(gòu)cs設(shè)置在通孔h中。殘留物層115和孔隙118設(shè)置在通孔h的下部區(qū)域中?？紫?18的上邊界由下半導體圖案lsp的底表面限定，并且孔隙118的下邊界由殘留物層115的上表面限定。下半導體圖案lsp的底表面可以具有彎曲的形狀，并且殘留物層115的上表面可以具有基本上平的形狀(例如，如本領(lǐng)域普通技術(shù)人員將理解的，精確地平坦或在測量誤差內(nèi)幾乎精確地平坦)。

通孔h的形成可以包括在分層結(jié)構(gòu)ts上形成具有限定通孔h的位置的多個開口的第一掩模圖案、然后利用第一掩模圖案作為蝕刻掩模各向異性地蝕刻分層結(jié)構(gòu)ts。第一掩模圖案可以由相對于犧牲層106和絕緣層110具有蝕刻選擇性的材料形成。蝕刻工藝可以進行從而以過蝕刻的方式蝕刻基板100的頂表面，因此，基板100的頂表面可以部分地凹進。也就是，基板100的至少一部分可以通過通孔h凹進。在示范性實施方式中，如圖8所示，通孔h的位于基板100中的下部區(qū)域可以具有在朝向基板100的頂表面的方向上(例如，在第三方向d3上)增大的寬度。

在蝕刻工藝之后，蝕刻殘留物可以沉積在通孔h的側(cè)表面和底表面上以形成殘留物層115。殘留物層115還可以包括例如形成在通孔h的側(cè)表面和底表面上的自然氧化物層。殘留物層115可以包含例如碳和氧中的至少一種。

取決于各向異性蝕刻工藝的蝕刻特性，殘留物層115可以形成為在通孔h的底表面上比在通孔h的側(cè)表面上厚。例如，在示范性實施方式中，殘留物層115在通孔h的側(cè)表面上具有第一厚度t1并在通孔h的底表面上具有第二厚度t2。第二厚度t2大于第一厚度t1。

參照圖9，進行清潔工藝以從通孔h去除殘留物層115的至少一部分。清潔工藝可以利用例如其中使用nh3或cl2氣體的等離子體處理工藝、灰化工藝和/或剝離工藝進行。

清潔工藝可以被進行直到殘留物層115從通孔h的側(cè)表面去除。因此，在進行清潔工藝之后，基板100的內(nèi)側(cè)表面可以通過通孔h暴露。由于殘留物層115在通孔h的底表面上比在通孔h的側(cè)表面上厚，所以當清潔工藝結(jié)束時，殘留物層115的一部分可以保留在通孔h的底表面上。殘留物層115的剩余部分可以局部地存在于通孔h中。

參照圖10，下半導體圖案lsp形成為填充通孔h的下部區(qū)域。下半導體圖案lsp可以例如通過選擇性外延生長(seg)工藝形成，在該seg工藝中被通孔h暴露的基板100用作籽晶層。在此情形下，下半導體圖案lsp的外延生長可以在殘留物層115上被抑制。在生長下半導體圖案lsp的工藝中，僅基板100的被通孔h暴露的內(nèi)側(cè)表面可以用作籽晶層。因此，孔隙118可以形成在下半導體圖案lsp與殘留物層115之間?？紫?18可以局部地形成在通孔h中。

在示范性實施方式中，下半導體圖案lsp可以形成為具有插入到基板100的頂部中的柱狀結(jié)構(gòu)。孔隙118可以插置在下半導體圖案lsp的底表面lsp_l與通孔h的底表面之間。下半導體圖案lsp的底表面lsp_l可以低于基板100的頂表面，并可以構(gòu)成/形成孔隙118的內(nèi)表面的一部分。在示范性實施方式中，下半導體圖案lsp的底表面lsp_l可以具有彎曲的形狀。殘留物層115可以插置在孔隙118與通孔h的底表面之間。殘留物層115可以具有頂表面115_u，該頂表面115_u與下半導體圖案lsp的底表面lsp_l一起構(gòu)成/組成孔隙118的內(nèi)表面?？紫?18可以由下半導體圖案lsp的底表面lsp_l和殘留物層115的頂表面115_u限定。也就是，在示范性實施方式中，孔隙118是其邊界由下半導體圖案lsp和殘留物層115限定的空的空間。在示范性實施方式中，殘留物層115的頂表面115_u可以是基本上平坦的(例如，精確地平坦或在測量誤差內(nèi)幾乎精確地平坦)。

當在截面圖中觀看時，在示范性實施方式中，孔隙118具有比通孔h的底表面的第二直徑d2大大約50％的第一直徑d1。這里，第一直徑d1是孔隙118的內(nèi)側(cè)表面之間的最大距離，第二直徑d2是通孔h的底表面的最大直徑。第一直徑d1和第二直徑d2可以是在平行于基板100的頂表面的方向上測量的值。

在比較示例中，在其中形成多個通孔h的情形下，可以進行清潔工藝直到殘留物層115從每個通孔h的內(nèi)側(cè)表面和底表面去除。在此情形下，由于在每個通孔h中殘留物層115在通孔h的底表面上比在通孔h的內(nèi)側(cè)表面上厚，所以殘留物層115可能沒有從通孔h的所有底表面完全去除。也就是，在比較示例中，殘留物層115的一部分可能保留在至少一個通孔h的底表面上。下半導體圖案lsp的外延生長可以在殘留物層115上被抑制。也就是，下半導體圖案lsp的外延生長可以在至少一個通孔h的底表面上被抑制。在此情形下，通孔h中的下半導體圖案lsp可以形成為具有彼此不同的高度。也就是，在比較示例中，會存在下半導體圖案lsp的高度上的空間變化。這會導致三維半導體存儲器件的電故障(例如，下半導體圖案lsp和柵電極之間的泄漏電流)。

根據(jù)本發(fā)明構(gòu)思的示范性實施方式，進行清潔工藝直到殘留物層115從每個通孔h的內(nèi)側(cè)表面去除。也就是，殘留物層115的一部分可以保留在每個通孔h的底表面上。在此情形下，根據(jù)示范性實施方式，僅基板100的被每個通孔h暴露的內(nèi)側(cè)表面用作生長下半導體圖案lsp的籽晶層。結(jié)果，下半導體圖案lsp形成為具有彼此基本上相同的高度。因此，本發(fā)明構(gòu)思的示范性實施方式提高了下半導體圖案lsp的高度均勻性，導致三維存儲器件具有改善的電特性。

在示范性實施方式中，下半導體圖案lsp形成為覆蓋至少一個犧牲層106的側(cè)表面。例如，下半導體圖案lsp的頂表面可以位于垂直相鄰的犧牲層106之間。

下半導體圖案lsp可以包括具有單晶或多晶結(jié)構(gòu)的部分。下半導體圖案lsp可以包括例如硅層。然而，本發(fā)明構(gòu)思的示范性實施方式不限于此。例如，根據(jù)示范性實施方式，碳納米結(jié)構(gòu)、有機半導體材料和化合物半導體中的至少一個可以用作下半導體圖案lsp。

在示范性實施方式中，下半導體圖案lsp形成為具有與基板100相同的導電類型。在示范性實施方式中，下半導體圖案lsp在seg工藝期間被原位地摻雜?？蛇x地，雜質(zhì)可以在形成下半導體圖案lsp之后被注入到下半導體圖案lsp中。

參照圖11，垂直絕緣體140和第一半導體圖案120形成為覆蓋提供有下半導體圖案lsp的通孔h的內(nèi)側(cè)表面，并暴露下半導體圖案lsp。

例如，在示范性實施方式中，垂直絕緣層和第一半導體層順序地形成在提供有下半導體圖案lsp的通孔h中。垂直絕緣層和第一半導體層可以形成為部分地填充通孔h。例如，不是通孔h的整個區(qū)域可以用垂直絕緣層和第一半導體層填充。此外，垂直絕緣層可以形成為覆蓋由通孔h暴露的下半導體圖案lsp的頂表面。垂直絕緣層可以包括通過例如等離子體增強化學氣相沉積(pe-cvd)工藝、物理氣相沉積(pvd)工藝或原子層沉積(ald)工藝沉積的多個層。

垂直絕緣層可以包括例如用作快閃存儲器件的存儲元件的電荷存儲層。電荷存儲層可以是例如俘獲絕緣層或包括導電納米點的絕緣層。可選地，垂直絕緣層可以包括相變元件或可變電阻元件。

在示范性實施方式中，如圖6所示，垂直絕緣層可以包括順序?qū)盈B在通孔h的側(cè)表面上的阻擋絕緣層bil、電荷存儲層cl和隧道絕緣層tl。阻擋絕緣層bil可以覆蓋犧牲層106的側(cè)表面和絕緣層110的側(cè)表面以及被通孔h暴露的下半導體圖案lsp的頂表面。阻擋絕緣層bil可以由例如硅氧化物層、鉿氧化物層或鋁氧化物層形成。電荷存儲層cl可以包括例如俘獲絕緣層或具有導電納米點的絕緣層。在示范性實施方式中，電荷存儲層cl可以包括例如硅氮化物層、硅氮氧化物層、富硅的氮化物層、納米晶體硅層和層疊的俘獲層中的至少一個。隧道絕緣層tl可以是具有比電荷存儲層cl的帶隙大的帶隙的材料之一。例如，隧道絕緣層tl可以是硅氧化物層。

第一半導體層可以形成在垂直絕緣層上。在示范性實施方式中，第一半導體層可以例如是通過ald和cvd技術(shù)中的一種形成的半導體材料(例如，多晶硅層、單晶硅層或非晶硅層)。

第一半導體層和垂直絕緣層可以被各向異性地蝕刻以暴露下半導體圖案lsp的頂表面。因此，第一半導體圖案120和垂直絕緣體140可以形成在通孔h的側(cè)表面上。例如，在示范性實施方式中，垂直絕緣體140和第一半導體圖案120形成為具有帶有敞開的頂端和底端的圓柱形結(jié)構(gòu)。在示范性實施方式中，第一半導體層和垂直絕緣層的各向異性蝕刻可以以過蝕刻的方式進行。在此情形下，被第一半導體圖案120和垂直絕緣體140暴露的下半導體圖案lsp可以具有凹進的頂表面。

在各向異性蝕刻工藝期間，垂直絕緣層的位于第一半導體圖案120下面的部分可以不被蝕刻。在此情形下，垂直絕緣體140可以包括插置在第一半導體圖案120和下半導體圖案lsp之間的底部。因此，垂直絕緣體140的底表面可以與下半導體圖案lsp的頂表面的至少一部分接觸(例如直接接觸)。

分層結(jié)構(gòu)ts的頂表面可以在第一半導體層和垂直絕緣層的各向異性蝕刻工藝之后被暴露。因此，垂直絕緣體140和第一半導體圖案120可以局部地形成在每個通孔h中，通孔h二維地布置在基板100上。

參照圖12，第二半導體圖案125和絕緣間隙填充圖案130被提供在具有垂直絕緣體140和第一半導體圖案120的所得結(jié)構(gòu)上。

例如，在示范性實施方式中，第二半導體層和絕緣間隙填充層順序地形成在提供有垂直絕緣體140和第一半導體圖案120的通孔h中。第二半導體層可以共形地形成在通孔h中，并且第二半導體層可以形成為使得其具有一厚度，該厚度足夠薄使得第二半導體層不完全填充通孔h。第二半導體層將下半導體圖案lsp連接到第一半導體圖案120。第二半導體層可以是通過例如ald和cvd技術(shù)之一形成的半導體材料，諸如例如多晶硅層、單晶硅層或非晶硅層。絕緣間隙填充層可以形成為完全填充提供有第二半導體層的通孔h。絕緣間隙填充層可以是例如旋涂玻璃(sog)絕緣層和硅氧化物層中的一種。此后，第二半導體層和絕緣間隙填充層可以被平坦化以暴露分層結(jié)構(gòu)ts的頂表面。因此，第二半導體圖案125和絕緣間隙填充圖案130可以局部地形成在通孔h中。

在示范性實施方式中，第二半導體圖案125形成為具有管形或中空圓柱形結(jié)構(gòu)，其具有一個封閉端。例如，第二半導體圖案125可以像杯子一樣地成形。在一示范性實施方式中，第二半導體圖案125可以形成為填充通孔h。例如，第二半導體圖案125可以具有實心柱狀結(jié)構(gòu)。

絕緣間隙填充圖案130可以形成為填充提供有第二半導體圖案125的通孔h。

第一半導體圖案120和第二半導體圖案125一起形成上半導體圖案usp。上半導體圖案usp形成在下半導體圖案lsp上。上半導體圖案usp和下半導體圖案lsp一起形成溝道結(jié)構(gòu)cs。

參照圖13，在示范性實施方式中，分層結(jié)構(gòu)ts被圖案化以在彼此相鄰的溝道結(jié)構(gòu)cs之間形成溝槽t。在示范性實施方式中，溝槽t形成為暴露基板100。

溝槽t的形成可以包括例如在分層結(jié)構(gòu)ts上形成第二掩模圖案以限定溝槽t的位置、然后利用第二掩模圖案作為蝕刻掩模各向異性地蝕刻分層結(jié)構(gòu)ts。

在示范性實施方式中，溝槽t形成為與上半導體圖案usp和下半導體圖案lsp間隔開，并暴露犧牲層106的側(cè)表面和絕緣層110的側(cè)表面。當在平面圖中觀看時，每個溝槽t可以像線或矩形一樣地成形。當在截面圖中觀看時，溝槽t可以形成為暴露基板100的頂表面。在蝕刻工藝期間，基板100可以被過蝕刻以具有凹進的頂表面。溝槽t的寬度可以取決于從基板100起的距離而變化。例如，溝槽t的底部寬度可以小于其頂部寬度。

由于溝槽t的形成，分層結(jié)構(gòu)ts可以具有多個伸長的線形部分。多個溝道結(jié)構(gòu)cs可以提供得穿過分層結(jié)構(gòu)ts的每個線形部分。

參照圖14，通過溝槽t暴露的犧牲層106被去除以在絕緣層110之間形成下凹槽區(qū)域r_l和上凹槽區(qū)域r_u。

例如，下凹槽區(qū)域r_l和上凹槽區(qū)域r_u可以通過利用各向同性蝕刻工藝去除犧牲層106形成。在示范性實施方式中，各向同性蝕刻工藝可以利用相對于絕緣層110、垂直絕緣體140、下半導體圖案lsp、下絕緣層105和基板100具有足夠高的蝕刻選擇性的蝕刻配方進行。例如，在犧牲層106由硅氮化物層形成并且絕緣層110由硅氧化物層形成的情形下，蝕刻工藝可以利用包含磷酸的蝕刻溶液進行。

在示范性實施方式中，下凹槽區(qū)域r_l從溝槽t水平地延伸到絕緣層110和下絕緣層105之間的區(qū)域，并且下半導體圖案lsp的側(cè)壁被下凹槽區(qū)域r_l部分地暴露。上凹槽區(qū)域r_u從溝槽t水平地延伸到絕緣層110之間的區(qū)域，并且垂直絕緣體140的側(cè)壁被上凹槽區(qū)域r_u部分地暴露。例如，下凹槽區(qū)域r_l可以通過絕緣層110和下絕緣層105中的垂直相鄰的層以及下半導體圖案lsp的側(cè)表面劃界，并且上凹槽區(qū)域r_u可以通過絕緣層110中的垂直相鄰的層以及垂直絕緣體140的側(cè)表面劃界。

在示范性實施方式中，下凹槽區(qū)域r_l和上凹槽區(qū)域r_u的每個具有與犧牲層106中的對應一個的厚度基本上相同的垂直厚度。在示范性實施方式中，下凹槽區(qū)域r_l具有比上凹槽區(qū)域r_u的垂直厚度大的垂直厚度?？蛇x地，在一示范性實施方式中，下凹槽區(qū)域r_l和上凹槽區(qū)域r_u具有基本上彼此相同的垂直厚度。

在形成上凹槽區(qū)域r_u和下凹槽區(qū)域r_l之后，柵電介質(zhì)圖案162形成在下凹槽區(qū)域r_l中。柵電介質(zhì)圖案162可以例如通過熱氧化工藝形成。在此情形下，下半導體圖案lsp的被下凹槽區(qū)域r_l暴露的側(cè)表面可以被部分地氧化。柵電介質(zhì)圖案162可以包括例如硅氧化物層。

參照圖15，在示范性實施方式中，水平絕緣體160形成為覆蓋下凹槽區(qū)域r_l和上凹槽區(qū)域r_u的內(nèi)側(cè)表面，并且下部柵電極150l和上部柵電極150u形成為分別填充提供有水平絕緣體160的下凹槽區(qū)域r_l和上凹槽區(qū)域r_u的剩余區(qū)域。

水平絕緣體160以及下部柵電極150l和上部柵電極150u的形成可以包括：在下凹槽區(qū)域r_l和上凹槽區(qū)域r_u中順序地形成水平絕緣層和導電層；然后從溝槽t去除水平絕緣層和導電層以在下凹槽區(qū)域r_l和上凹槽區(qū)域r_u中局部地形成水平絕緣體160以及下部柵電極150l和上部柵電極150u。

類似于垂直絕緣層，水平絕緣層可以是單個層或可以包括多個層。在示范性實施方式中，水平絕緣層可以包括構(gòu)成電荷捕獲快閃存儲器件的存儲單元晶體管的阻擋絕緣層。如之前參照圖6描述的，阻擋絕緣層可以是具有比隧道絕緣層tl的帶隙小且比電荷存儲層cl的帶隙大的帶隙的材料之一。阻擋絕緣層可以是例如高k電介質(zhì)(例如鋁氧化物和鉿氧化物)。

導電層可以形成為填充提供有水平絕緣層的下凹槽區(qū)域r_l和上凹槽區(qū)域r_u并共形地覆蓋溝槽t的內(nèi)表面。在此情形下，下部柵電極150l和上部柵電極150u的形成可以包括利用各向同性蝕刻工藝從溝槽t去除導電層。在一示范性實施方式中，導電層可以形成為填充溝槽t。在此情形下，下部柵電極150l和上部柵電極150u可以通過進行各向異性蝕刻工藝以從溝槽t去除導電層而形成。在示范性實施方式中，上部柵電極150u可以分別形成在上凹槽區(qū)域r_u中，并且下部柵電極150l可以形成在下凹槽區(qū)域r_l中。導電層的形成可以包括順序地沉積阻擋金屬層和金屬層。阻擋金屬層可以包括金屬氮化物諸如例如tin、tan和wn中的至少一種或由其形成，金屬層可以包括金屬性材料諸如例如w、al、ti、ta、co和cu中的至少一種或由其形成。

在上凹槽區(qū)域r_u中，水平絕緣體160可以與垂直絕緣體140接觸(例如直接接觸)。在下凹槽區(qū)域r_l中，水平絕緣體160可以與覆蓋下半導體圖案lsp的柵電介質(zhì)圖案162接觸(例如直接接觸)。

下部柵電極150l和上部柵電極150u以及插置在其間的絕緣層110可以構(gòu)成疊層ss。

在形成下部柵電極150l和上部柵電極150u之后，公共源極區(qū)170可以形成在基板100中。公共源極區(qū)170可以通過對由溝槽t暴露的基板100進行離子注入工藝而形成。公共源極區(qū)170可以形成為具有與下半導體圖案lsp不同的導電類型?？蛇x地，基板100的與下半導體圖案lsp接觸的部分可以形成為具有與下半導體圖案lsp相同的導電類型。在根據(jù)本發(fā)明構(gòu)思的示范性實施方式的快閃存儲器件中，公共源極區(qū)170可以彼此連接以處于等電位狀態(tài)。在示范性實施方式中，公共源極區(qū)170可以彼此電分離以具有彼此不同的電勢。在示范性實施方式中，公共源極區(qū)170可以構(gòu)成彼此電分離以具有彼此不同的電勢的多個源極組，并且其每個包括多個公共源極區(qū)170。

返回參照圖3，在示范性實施方式中，電極分離圖案180形成在公共源極區(qū)170上以填充溝槽t。電極分離圖案180可以由例如硅氧化物層、硅氮化物層和硅氮氧化物層中的至少一種形成。

此外，在示范性實施方式中，導電墊165形成為連接到第一半導體圖案120和第二半導體圖案125。導電墊165可以通過使第一半導體圖案120和第二半導體圖案125的上部凹進、然后用導電材料填充凹進區(qū)域而形成。可選地，導電墊165可以通過用雜質(zhì)摻雜第一半導體圖案120和第二半導體圖案125而形成。在此情形下，導電墊165可以具有與第一半導體圖案120和第二半導體圖案125的導電類型不同的導電類型。

此后，在疊層ss上，接觸插塞plg可以形成為連接到導電墊165，并且位線bl可以形成為連接到接觸插塞plg。位線bl可以通過接觸插塞plg電連接到第一半導體圖案120和第二半導體圖案125。位線bl可以形成為交叉下部柵電極150l和上部柵電極150u或溝槽t。位線bl可以形成為通過層間絕緣層190而與疊層ss間隔開。

根據(jù)本發(fā)明構(gòu)思的示范性實施方式，通孔提供為穿過基板的一部分，并且下半導體圖案提供在通孔中。殘余物層局部地提供在通孔中且在下半導體圖案下面。由下半導體圖案和殘余物層劃界的孔隙提供在通孔中。

下半導體圖案可以是利用基板的被通孔暴露的部分作為籽晶層而生長的外延圖案。殘余物層的存在可以抑制下半導體圖案在通孔的底表面上生長，因此，僅基板的通過通孔暴露的內(nèi)側(cè)表面可以用作生長下半導體圖案的籽晶層。因此，下半導體圖案能夠形成為具有基本上相同的高度。因此，根據(jù)本發(fā)明構(gòu)思的示范性實施方式，可以提高下半導體圖案的高度均勻性，導致三維存儲器件具有改善的電特性和高可靠性。

雖然一些截面圖的相應平面圖和/或透視圖可能沒有示出，但是這里示出的器件結(jié)構(gòu)的截面圖為多個器件結(jié)構(gòu)提供支持，該多個器件結(jié)構(gòu)沿著如將在平面圖中示出的兩個不同的方向和/或在如將在透視圖中示出的三個不同的方向上延伸。所述兩個不同的方向可以彼此垂直或可以不彼此垂直。所述三個不同的方向可以包括可垂直于所述兩個不同的方向的第三方向。所述多個器件結(jié)構(gòu)可以被集成到同一電子器件中。例如，當在截面圖中示出器件結(jié)構(gòu)(例如存儲單元結(jié)構(gòu)或晶體管結(jié)構(gòu))時，電子器件可以包括多個器件結(jié)構(gòu)(例如存儲單元結(jié)構(gòu)或晶體管結(jié)構(gòu))，如將由該電子器件的平面圖示出的。所述多個器件結(jié)構(gòu)可以布置成陣列和/或二維圖案。

在本發(fā)明構(gòu)思的示范性實施方式中，提供三維的(3d)存儲陣列。3d存儲陣列整體地形成在存儲單元陣列的一個或更多物理層級中，該存儲單元陣列具有設(shè)置在硅基板上的有源區(qū)域以及與那些存儲單元的操作有關(guān)的電路，無論這樣的有關(guān)的電路是在這樣的基板上還是在這樣的基板內(nèi)。術(shù)語“整體地”指的是該陣列的每個水平的層被直接沉積在該陣列的每個下面的水平的層上。在本發(fā)明構(gòu)思的示范性實施方式中，3d存儲陣列包括垂直取向使得至少一個存儲單元位于另一存儲單元上的垂直nand串。該至少一個存儲單元可以包括電荷捕獲層。通過引用被結(jié)合于此的以下專利文件描述了用于三維存儲陣列的適合構(gòu)造，其中三維存儲陣列被配置成多個水平，字線和/或位線在各水平之間被共用：第7679133號美國專利；第8553466號美國專利；第8654587號美國專利；第8559235號美國專利；以及第2011/0233648號美國專利公開。

雖然已經(jīng)參照本發(fā)明構(gòu)思的示范性實施方式具體示出和描述了本發(fā)明構(gòu)思，但是本領(lǐng)域普通技術(shù)人員將理解，可以在其中進行形式和細節(jié)上的各種改變，而沒有脫離由權(quán)利要求所限定的本發(fā)明構(gòu)思的精神和范圍。

本申請要求享有2015年10月19日提交的第10-2015-0145647號韓國專利申請的優(yōu)先權(quán)，該韓國專利申請的公開內(nèi)容通過引用整體結(jié)合于此。