本發(fā)明涉及半導體技術領域，具體而言涉及一種半導體器件及其制作方法、電子裝置。

背景技術：

電可擦可編程只讀存儲器(eeprom，electricallyerasableprogrammableread-onlymemory)，是一種掉電后數(shù)據(jù)不丟失的存儲器件；其可以在電腦上或專用設備上擦除已有信息，重新編程。eeprom器件作為一種重要的存儲器件，其信息存儲是通過在控制柵極(controlgate)上施加電壓使得電子透過隧穿氧化層(tunnelox)進入到浮置柵極(floatinggate)，從而使信息得到保存。然而隨著電子技術和半導體技術的不斷發(fā)展和現(xiàn)實需求，eeprom器件的尺寸勢必將越來越小，eeprom器件的減小對器件制造工藝提出更高要求。這是因為不同于快閃(flash)存儲器件，eeprom的隧穿氧化層尺寸較小。比如，對于0.15um以下eeprom器件，其隧穿氧化層的寬度約為90nm。一般隧穿氧化層制造可以通過先進光刻機和蝕刻定義出小尺寸溝道，并用爐管工藝在溝道上生成。但是由于傳統(tǒng)光刻機的解析能力有限，經過曝光顯影工藝后，定義出的溝道尺寸較大，無法一次定義出滿足0.15um技術節(jié)點以下eeprom器件小尺寸溝道(90nm)要求。

目前解決這一問題的方法主要有開發(fā)先進光刻工藝以及配套設備，但這需要花費大量資金投入，并且先進光刻機的維護昂貴。因此，有必要提出一種新的制作方法，以解決上述問題。

技術實現(xiàn)要素：

在發(fā)明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發(fā)明的發(fā)明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不 意味著試圖確定所要求保護的技術方案的保護范圍。

針對現(xiàn)有技術的不足，本發(fā)明提出一種半導體器件的制造方法，可以形成小尺寸的隧穿氧化層，且無需使用更先進的光刻工藝以及設備。

為了克服目前存在的問題，本發(fā)明一方面提供一種半導體器件的制作方法，該方法包括：提供半導體襯底，在所述半導體襯底上形成有具有第一厚度的第一介電層，在所述第一介電層中形成有具有第一寬度的第一開口，所述第一開口露出所述半導體襯底；在所述第一開口的兩個側壁上形成間隙壁；步驟s3：在所述第一開口的中間區(qū)域在半導體襯底上形成具有第二厚度的第二介電層；步驟s4：去除所述第一開口側壁上的間隙壁，形成兩個具有第二寬度的第二開口，所述第二開口露出所述半導體襯底；步驟s5：在所述第二開口中的半導體襯底上形成具有第三厚度的第三介電層；其中，所述第一寬度大于所述第二寬度，所述第一厚度、第二厚度大于所述第三厚度。

進一步地，在所述第一介電層中形成有具有第一寬度的第一開口的步驟包括：在所述第一介電層上形成硬掩膜層和抗反射層；在所述硬掩膜層和抗反射層中形成具有第一寬度的第三開口；以所述硬掩膜層和抗反射層為掩膜蝕刻所述第一介電層，以在所述第一介電層中形成所述具有第一寬度的第一開口。

進一步地，以所述硬掩膜層和抗反射層為掩膜蝕刻所述第一介電層，以在所述第一介電層中形成所述具有第一寬度的第一開口的步驟包括：在所述第一開口所對應的第一介電層區(qū)域中通過干法刻蝕去除一部分厚度的第一介電層；用緩沖氧化物刻蝕液去除所述第一開口所對應的第一介電層區(qū)域中剩余的第一介電層，以在所述第一介電層中形成所述第一開口。

進一步地，在所述第一開口的兩個側壁上形成間隙壁的步驟包括：在所述第一開口的側壁和底部上形成間隙壁材料層；刻蝕所述間隙壁材料層以去除所述第一開口底部的間隙壁材料層，以在所述第一開口的側壁上形成間隙壁。

進一步地，刻蝕所述間隙壁材料層以去除所述第一開口底部的間隙壁材料層，以在所述第一開口的側壁上形成間隙壁的步驟包括：刻 蝕所述間隙壁材料層以去除一定厚度的間隙壁材料層；用緩沖氧化層刻蝕液去除所述第一開口底部剩余的間隙壁材料層，以在所述第一開口的側壁上形成間隙壁。

進一步地，還包括下述步驟：形成覆蓋所述第三介電層的柵極材料層。

進一步地，所述柵極材料層僅覆蓋其中一個所述第三介電層。

進一步地，所述第三介電層為隧穿介電層，所述柵極材料層為浮置柵極。

進一步地，所述第二厚度小于所述第一厚度。

進一步地，所述間隙壁相對所述第二介電層具有高蝕刻選擇比。

本發(fā)明的半導體器件的制造方法，通過在第一介電層中形成尺寸較大的第一開口，然后在該第一開口的側壁上形成間隙壁，并在第一開口的中間區(qū)域形成第二介電層，之后通過去除間隙壁便形成尺寸較小的第二開口，然后在開口中形成第三介電層，這樣使得所形成的第三介電層尺寸較小，并且在整個制造工藝中無需使用更先進光照工藝以及配套設備，只要現(xiàn)有設備即可完成，因而成本較低。

本發(fā)明另一方面提供一種半導體器件，該半導體器件包括：半導體襯底，所述半導體襯底上有形成具有第一厚度的第一介電層，在所述第一介電層中形成有具有第一寬度的第一開口，所述第一開口露出所述半導體襯底，所述第一開口中的中間區(qū)域在半導體襯底上形成有具有第二厚度的第二介電層，所述第一開口中還形成有兩個分別位于所述第二介電層兩側的具有第三厚度的第三介電層，其中，所述第一厚度、第二厚度大于所述第三厚度，所述第三介電層的寬度小于所述第一寬度。

進一步地，該半導體器件還包括：覆蓋所述第三介電層的柵極材料層。

進一步地，所述柵極材料層僅覆蓋其中一個所述第三介電層。

本發(fā)明提出的半導體器件具有符合要求的小尺寸介電層，并且制造成本較低。

本發(fā)明再一方面提供一種電子裝置，其包括一種半導體器件以及與所述半導體器件相連接的電子組件，所述半導體器件包括：半導體 襯底，所述半導體襯底上有形成具有第一厚度的第一介電層，所述第一介電層中形成有具有第一寬度的第一開口，所述第一開口露出所處半導體襯底，所述第一開口中的中間區(qū)域在半導體襯底上形成有具有第二厚度的第二介電層，所述第一開口中還形成有分別位于所述第二介電層兩側的具有第三厚度的第三介電層，其中，所述第一厚度、第二厚度大于所述第三厚度，所述第三介電層的寬度小于所述第一寬度。

進一步地，所述半導體器件還包括：覆蓋所述第三介電層的柵極材料層。

進一步地，所述柵極材料層僅覆蓋其中一個所述第三介電層。

本發(fā)明提出的電子裝置，由于具有上述半導體器件，因而具有類似的優(yōu)點。

附圖說明

本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。

附圖中：

圖1示出了根據(jù)本發(fā)明的半導體器件的制作方法的步驟流程圖；

圖2a～圖2l示出了根據(jù)本發(fā)明一實施方式的半導體器件的制作方法依次實施各步驟所獲得半導體器件的剖面示意圖；

圖3示出了根據(jù)本發(fā)明一實施方式的半導體器件的制作方法的步驟流程圖；

圖4示出了根據(jù)本發(fā)明一實施方式的半導體器件的結構示意圖。

具體實施方式

在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。

應當理解的是，本發(fā)明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領域技術人員。在附圖中， 為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大自始至終相同附圖標記表示相同的元件。

應當明白，當元件或層被稱為“在…上”、“與…相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在…上”、“與…直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，盡管可使用術語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或部分不應當被這些術語限制。這些術語僅僅用來區(qū)分一個元件、部件、區(qū)、層或部分與另一個元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導之下，下面討論的第一元件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。

空間關系術語例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征的關系。應當明白，除了圖中所示的取向以外，空間關系術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向為在其它元件或特征“上”。因此，示例性術語“在…下面”和“在…下”可包括上和下兩個取向。器件可以另外地取向(旋轉90度或其它取向)并且在此使用的空間描述語相應地被解釋。

在此使用的術語的目的僅在于描述具體實施例并且不作為本發(fā)明的限制。在此使用時，單數(shù)形式的“一”、“一個”和“所述/該”也意圖包括復數(shù)形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。

為了解決前述問題，即，在不使用新的光照工藝以及配套設備的前提下，形成小尺寸隧穿氧化層，比如小于0.15um的隧穿氧化層(例 如，90nm)，本發(fā)明提供一種半導體器件的制造方法，如圖1所示，該方法包括：步驟s1：提供半導體襯底，在所述半導體襯底上形成有具有第一厚度的第一介電層，在所述第一介電層中形成有具有第一寬度的第一開口，所述第一開口露出所述半導體襯底；步驟s2：在所述第一開口的兩個側壁上形成間隙壁；步驟s3：在所述第一開口中的半導體襯底上形成具有第二厚度的第二介電層；步驟s4：去除所述第一開口側壁上的間隙壁，形成兩個具有第二寬度的第二開口，所述第二開口露出所述半導體襯底；步驟s5：在所述第二開口中的半導體襯底上形成具有第三厚度的第三介電層；其中，所述第一寬度大于所述第二寬度，所述第一厚度、第二厚度大于所述第三厚度。

本發(fā)明的半導體器件的制造方法，通過在第一介電層中形成尺寸較大的第一開口，然后在該第一開口的側壁上形成間隙壁，并在第一開口的中間區(qū)域形成第二介電層，之后通過去除間隙壁便形成尺寸較小的第二開口，然后在開口中形成第三介電層，這樣使得所形成的第三介電層尺寸較小，并且在整個制造工藝中無需使用更先進光照工藝以及配套設備，只要現(xiàn)有設備即可完成，因而成本較低。

為了徹底理解本發(fā)明，將在下列的描述中提出詳細的結構及步驟，以便闡釋本發(fā)明提出的技術方案。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。

實施例一

下面將參照圖2a～圖2l以及圖3對本發(fā)明一實施方式的半導體器件的制作方法做詳細描述。

首先，執(zhí)行步驟101：提供半導體襯底200，在所述半導體襯底200上形成有具有第一厚度的第一介電層201，在所述第一介電層201上形成硬掩膜層202、抗反射層203和光刻膠層204，所形成的結構如圖2a所示。

其中，半導體襯底200可以是以下所提到的材料中的至少一種：si、ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物半導體，還包括這些半導體構成的多層結構等或者為絕緣體上硅(soi)、絕緣體上層疊硅(ssoi)、絕緣體上層疊鍺化硅(s-sigeoi)、 絕緣體上鍺化硅(sigeoi)以及絕緣體上鍺(geoi)等。半導體襯底上可以形成有器件，例如nmos和/或pmos等。同樣，半導體襯底中還可以形成有導電構件，導電構件可以是晶體管的柵極、源極或漏極，也可以是與晶體管電連接的金屬互連結構，等等。此外，在半導體襯底中還可以形成有隔離結構，所述隔離結構為淺溝槽隔離(sti)結構或者局部氧化硅(locos)隔離結構作為示例，在本實施例中，半導體襯底200的構成材料選用單晶，其厚度為1000～2000nm。

第一介電層201用作絕緣層，比如用作柵極氧化層，第一介電層201可以采用各種合適的材料。并且第一介電層201具有第一厚度，該第一厚度根據(jù)第一介電層201的功能以及器件的設計要求確定。示例性地，在本實施例中，第一介電層201用作柵極氧化層，其采用二氧化硅，厚度為45nm。第一介電層201可以通過本領域常用的pvd(物理氣相沉積)、cvd(化學氣相沉積)、ald(原子層沉積)以及熱成型工藝等工藝形成，示例性，在本實施例中，通過熱氧化法形成二氧化硅作為所述第一介電層201，或作為柵極氧化層。

硬掩膜層202和抗反射層203可以采用本領域常用的各種合適材料，示例性地，在本實施例中，硬掩膜層202采用氮化硅，其厚度為150nm；抗反射層203采用氮氧化硅，其厚度為15nm，其可以減少后續(xù)光刻中氮化硅層對光的反射，從而提高光刻精度。

光刻膠層204可以采用合適正性、負性光阻材料，其厚度根據(jù)需要確定，并入

接著，執(zhí)行步驟102，對所述光刻膠層204進行構圖，以定義出第一寬度的第一開口205。

示例性，如圖2b所示，在本實施例中，通過常規(guī)的光刻工藝比如曝光、顯影等操作對對所述光刻膠層204進行構圖，以定義出第一寬度的第一開口205，該第一開口的尺寸較大，因而使用現(xiàn)有光刻工藝及設備即可完成，無需使用更先進的光刻工藝以及設備，因而成本較低。示例性，在本實施例中的第一開口的寬度為450nm。

接著，執(zhí)行步驟103，以所述光刻膠層204為掩膜刻蝕所述抗反 射層203、硬掩膜層202和第一介電層201，以所述第一開口205圖案轉移在所述刻蝕所述抗反射層203、硬掩膜層202和第一介電層201，所形成的結構如圖2c所示。

在本實施例中，以所述光刻膠層204為掩膜刻蝕所述抗反射層203、硬掩膜層202和第一介電層201，以所述第一開口205圖案轉移在所述刻蝕所述抗反射層203、硬掩膜層202和第一介電層201。所述蝕刻工藝可以為干法蝕刻工藝，干法蝕刻工藝包括但不限于：反應離子蝕刻(rie)、離子束蝕刻、等離子體蝕刻或者激光切割。所述干法蝕刻的源氣體可以包括cf4、chf3或其他碳氟化合物氣體。

示例性，在本實施中，采用干法刻蝕工藝刻蝕所述抗反射層203、硬掩膜層202和第一介電層201，且作為示例，在本實施例中，所述蝕刻為干法蝕刻，所述干法蝕刻的工藝參數(shù)包括：蝕刻氣體包含cf4、chf3等氣體，其流量分別為50sccm～500sccm、10sccm～100sccm，壓力為2mtorr～50mtorr，其中，sccm代表立方厘米/分鐘，mtorr代表毫毫米汞柱。

可以理解的是，在本實施例中，抗反射層203、硬掩膜層202和第一介電層201的刻蝕，可以分為三個步驟完成，并且每個步驟根據(jù)各自所刻蝕的材料選擇合適的刻蝕氣體以及工藝參數(shù)。

進一步地，在本實施例中，為了避免干法刻蝕過程中對襯底造成損傷，在刻蝕第一介電層201時，僅在所述第一開口所對應的區(qū)域中，去除一部分厚度的第一介電層，而保留一份第一介電層，以保護襯底200。示例性地，在本實施例中，可在步驟103中，所述第一開口205中可以保留的第一介電層201，以避免襯底200在刻蝕中受到損傷。

接著，執(zhí)行步驟104，去除所述第一開口205中剩余的第一介電層201，所形成的結構如圖2d所示。

示例性，在本實施例中，使用緩沖氧化層刻蝕液(boe)去除第一開口205中剩余的第一介電層201，以在所述半導體襯底200上定義出具有第一寬度的溝道。其中，緩沖氧化層刻蝕液(boe)是氫氟酸(hf)與氟化銨(nh4f)依不同比例混合而成，hf為主要的蝕 刻液，nh4f則作為緩沖劑使用，具體比例根據(jù)需求確定。

此外，在執(zhí)行步驟104之后，還包括去除所述光刻膠層204的步驟，光刻膠層204的去除可以通過本領域常用的干法或濕法方法去除，比如灰化法去除，或使用對應的光刻膠溶劑去除，在此不再贅述。

接著，執(zhí)行步驟105，在所述第一開口205的底部和側壁上形成預定厚度的間隙壁材料層206，所形成的結構如圖2e所示。

示例性地，所述間隙壁層206為氧化物，且為了形成階梯覆蓋和填充能力好的間隙壁材料層，在本實施例中采用pecvdteos工藝來在所述第一開口205的底部和側壁上形成預定厚度pecvdteos間隙壁材料層206。該間隙壁材料層206的厚度與后續(xù)所形成的隧穿氧化層的尺寸相關，這將在后續(xù)進一步說明。示例性，在本實施例中，間隙壁材料層206的厚度約為

可以理解的是，在本步驟中，預定厚度的間隙壁材料層206指的是第一開口205中間部分以及抗反射層203表面上的間隙壁材料層的厚度，而在第一開口205的側壁上的間隙壁材料層的厚度，或者，在第一開口205兩側的間隙壁處材料層206的厚度要大于預定厚度，比如在本實施例中為而在抗反射層203表面以及第一開口205中間部分的間隙處材料層為在第一開口205兩側的間隙壁處材料層206的厚度要大于

接著，執(zhí)行步驟106，通過刻蝕去除一定厚度的所述間隙壁材料層206，所形成的結構如圖2f所示。

如圖2f所示，通過刻蝕去除一定厚度的所述間隙壁材料層206。示例性，在本實施例中通過干法刻蝕去除一定厚度的所述間隙壁材料層206，比如去除約的所述間隙壁材料層206。

可以理解的是，由于在第一開口205兩側的間隙壁處材料層206的厚度要大于預定厚度，因而在第一開口205底部的間隙壁材料層被去除過程中，在第一開口205側壁上或第一開口兩側處的間隙壁材料層被仍然會有剩余的間隙壁材料層。

此外，與前類似，為了避免在刻蝕過程損傷襯底200，在本步驟并為完全去除開口205底部的間隙壁材料層，而是保留了一部分，比如厚度的間隙壁材料層。即經過步驟106，在第一開口205中間區(qū)域剩余約厚度的間隙壁材料層，而在第一開口205兩側剩余的間隙壁材料層的厚度要遠大于

接著，執(zhí)行步驟107，去除開口205底部的剩余間隙壁材料層206，所形成的結構如圖2g所示。

示例性地，在本實施例中，通過緩沖氧化層刻蝕溶液(boe)去除開口205底部的剩余間隙壁材料層206，同時去除一定厚度的側壁上的間隙壁材料層，比如最后得到具有第二寬度的間隙壁207。示例性地，第二寬度為90nm。

可以理解的是，間隙壁207的寬度與間隙壁材料層206的厚度相關，或者說第一開口205形成預定厚度的間隙壁材料層的中間區(qū)域的寬度與間隙壁材料層206的厚度相關，本領域技術人員可以根據(jù)所需要的間隙壁207的寬度以及第一開口的尺寸來確定間隙壁材料層206的厚度，以及步驟106和107中的通過刻蝕去除的間隙壁材料層的量。

接著，執(zhí)行步驟108，在所述開口205中形成具有第二厚度的第二介電層208，所形成的結構如圖2h所示。

示例性，在本實施例中，具有第二厚度的第二介電層208為氧化物，其通過使用爐管工藝在開口205中的半導體襯底200上生長形成，示例性，其厚度為約可以理解的是，第二介電層208的厚度同樣根據(jù)需要確定，在本實施例中，第二介電層208的厚度(即，第二厚度)小于第一介電層201的厚度(即，第一厚度)，但是在其他實施例中，第二厚度也可大于或等于第一厚度。

接著，執(zhí)行步驟109，去除所述開口205側壁上的間隙壁207，以在所述第一介電層201中形成具有第二寬度的第二開口209，所形成的結構如圖2i所示。

示例性，在本實施中使用濃度比50:1的hf(氫氟酸)去除開口 205側壁上的間隙壁207，而由于濃度比50:1的hf對teos和熱氧化物的刻蝕比約為10:1，因此采用該濃度比的hf可以在完全去除間隙壁207的前提下，保證中間溝道的熱氧化物具有足夠厚度，比如在本實施例中，經過該濕法刻蝕刻蝕第二介電層208仍具有約的厚度。

可以理解的是，雖然在本實施例中，間隙壁207采用teos，第二介電層采用硅的熱氧化物，但是在其它實施例中，也可采用其他材料，只要間隙壁相對第二介電層具有高蝕刻選擇比即可，這樣便可以在去除間隙壁時不損傷第二介電層。

接著，執(zhí)行步驟110，去除所述硬掩膜層202和所述抗反射層203，以定義具有第二寬度的溝道，所形成的結構如圖2j所示。

示例性，在本實施中，通過濕法刻蝕去除所述硬掩膜層202和所述抗反射層203，比如可以采用磷酸來去除硬掩膜層202和抗反射層203。

接著，執(zhí)行步驟111，在所述具有第二寬度的溝道上形成具有第三厚度的第三介電層210，所形成的結構如圖2k所示。

示例性，在本實施中采用原位蒸汽生長法(issg)在所述具有第二寬度的溝道上/所述具有第二寬度的開口中形成具有第三厚度的氧化層作為第三介電層210，示例性，該第三介電層201的厚度為

可以理解的是，第三介電層210的厚度小于第一介電層201、第二介電層208的厚度，但是并不局限于而是可以根據(jù)需要確定。

最后，執(zhí)行步驟112，形成覆蓋其中一個第三介電層210的柵極材料層211。

示例性，柵極材料層211可以采用多晶硅，其可以通過本領域常用的pvd、cvd、ald等方法形成，在此不再贅述。

可以理解的是，由于在步驟111中所形成的兩個第三介電層距離很近，因而僅能使用其中一個作為隧穿氧化層，并在其上形成浮置柵 極，以免在形成作為隧穿氧化層的情形中后續(xù)無法在該兩個隧穿氧化層之上的柵極之間形成介質層。

至此，完成了根據(jù)本發(fā)明實施例的方法實施的工藝步驟，可以理解的是，本實施例半導體器件制作方法不僅包括上述步驟，在上述步驟之前、之中或之后還可包括其他需要的步驟，比如形成onn層或控制柵極，甚至形成源/漏極的步驟，其都包括在本實施制作方法的范圍內。

可以理解的是，本發(fā)明提出的半導體器件的制造方法，不僅可以用于制造eeprom器件，而且可以用于制造其他類似適用于該方法需要小尺寸隧穿氧化層/介電層的器件。

本實施例的半導體器件制造方法，僅需使用常規(guī)光刻工藝以及設備即可定義尺寸較大的第一開口，而后續(xù)間隙的形成、去除、硬掩膜等的去除，以及第二、第三介電層的形成等由于采用濕法刻蝕或熱成型法等工藝或其他自對準工藝，因而均無需再使用光刻工藝或設備，因此雖然后續(xù)工藝設計的尺寸更小，但是并不需要更先進的光刻工藝以及設備，因此本實施例的半導體器件制造方法采用常規(guī)工藝及設備即可完成，成本較低，并且同樣可形成尺寸較小的隧穿介電層，進而制造符合要求的小尺寸器件。

實施例二

本發(fā)明還提供一種半導體器件，如圖4所示，該半導體器件包括：半導體襯底400，所述半導體襯底400上有形成具有第一厚度的第一介電層401，所述第一介電層401中形成有具有第一寬度的第一開口402，所述第一開口402的中間區(qū)域在半導體襯底上形成有具有第二厚度的第二介電層403，所述第一開口402中還形成有兩個分別位于所述第二介電層兩側的第三厚度的第三介電層404，其中，所述第一厚度、第二厚度大于所述第三厚度，所述第三介電層的寬度小于所述第一寬度。

進一步，該半導體器件還包括覆蓋其中一個第三介電層403的柵極材料層405。

其中半導體襯底400可以是以下所提到的材料中的至少一種：si、 ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物半導體，還包括這些半導體構成的多層結構等或者為絕緣體上硅(soi)、絕緣體上層疊硅(ssoi)、絕緣體上層疊鍺化硅(s-sigeoi)、絕緣體上鍺化硅(sigeoi)以及絕緣體上鍺(geoi)等。半導體襯底上可以形成有器件，例如nmos和/或pmos等。同樣，半導體襯底中還可以形成有導電構件，導電構件可以是晶體管的柵極、源極或漏極，也可以是與晶體管電連接的金屬互連結構，等等。此外，在半導體襯底中還可以形成有隔離結構，所述隔離結構為淺溝槽隔離(sti)結構或者局部氧化硅(locos)隔離結構作為示例。在本實施例中，半導體襯底400的構成材料選用單晶硅。

第一、第二、第三介電層401、403、404可以采用氧化物，比如二氧化硅，其可以通過pecvd(等離體子增強化學氣相沉積)teos(三乙氧基硼)方法、熱氧化法或issg法形成，柵極材料層405可以采用多晶硅，其可以通過pvd、cvd、ald等常用方法形成。

實施例三

本發(fā)明的再一個實施例提供一種電子裝置，包括半導體器件以及與所述半導體器件相連的電子組件。其中，該半導體器件包括：半導體襯底，所述半導體襯底上有形成具有第一厚度的第一介電層，所述第一介電層中形成有具有第一寬度的第一開口，所述第一開口的中間區(qū)域在半導體襯底上形成有具有第二厚度的第二介電層，所述第一開口中還形成有兩個分別位于所述第二介電層兩側的具有第三厚度的第三介電層，其中，所述第一厚度、第二厚度大于所述第三厚度，所述第三介電層的寬度小于所述第一寬度。

進一步，該半導體器件還包括覆蓋所述第三介電層的柵極材料層。并且優(yōu)選地，所述柵極材料層僅覆蓋其中一個所述第三介電層。

其中半導體襯底可以是以下所提到的材料中的至少一種：si、ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物半導體，還包括這些半導體構成的多層結構等或者為絕緣體上硅(soi)、絕緣體上層疊硅(ssoi)、絕緣體上層疊鍺化硅(s-sigeoi)、絕緣體上鍺化硅(sigeoi)以及絕緣體上鍺(geoi)等。半導體襯底上可以形 成有器件，例如nmos和/或pmos等。同樣，半導體襯底中還可以形成有導電構件，導電構件可以是晶體管的柵極、源極或漏極，也可以是與晶體管電連接的金屬互連結構，等等。此外，在半導體襯底中還可以形成有隔離結構，所述隔離結構為淺溝槽隔離(sti)結構或者局部氧化硅(locos)隔離結構作為示例。在本實施例中，半導體襯底的構成材料選用單晶硅。

第一、第二、第三介電層可以采用氧化物，比如二氧化硅，其可以通過熱氧化法或issg、以及pecvdteos等方法形成，柵極材料層可以采用多晶硅，其可以通過pvd、cvd、ald等常用方法形成。

其中，該電子組件，可以為分立器件、集成電路等任何電子組件。

本實施例的電子裝置，可以是手機、平板電腦、筆記本電腦、上網(wǎng)本、游戲機、電視機、vcd、dvd、導航儀、照相機、攝像機、錄音筆、mp3、mp4、psp等任何電子產品或設備，也可為任何包括該半導體器件的中間產品。

本發(fā)明實施例的電子裝置，由于使用了上述的半導體器件，因而同樣具有上述優(yōu)點。

本發(fā)明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內。本發(fā)明的保護范圍由附屬的權利要求書及其等效范圍所界定。