一種半導(dǎo)體器件及其制作方法和電子裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造工藝，尤其涉及一種嵌入式閃存及其制作方法。
【背景技術(shù)】
[0002]存儲(chǔ)器用于存儲(chǔ)大量數(shù)字信息，最近的調(diào)查顯示，在世界范圍內(nèi)，存儲(chǔ)器芯片大約占了半導(dǎo)體交易的30%，多年來，工藝技術(shù)的進(jìn)步和市場需求催生越來越多高密度的各種類型存儲(chǔ)器。
[0003]隨機(jī)存儲(chǔ)器，例如DRAM與SRAM (靜態(tài)隨機(jī)存儲(chǔ)器)在使用過程中存在掉電后存儲(chǔ)數(shù)據(jù)丟失的問題。為了克服這個(gè)問題，人們已經(jīng)設(shè)計(jì)并開發(fā)了多種非易失性存儲(chǔ)器。最近，基于浮柵概念的閃存，由于其具有小的單元尺寸和良好的工作性能已成為最通用的非易失性存儲(chǔ)器。
[0004]閃存存儲(chǔ)器即FLASH，其成為非易失性半導(dǎo)體存儲(chǔ)技術(shù)的主流，在各種各樣的FLASH器件中，嵌入式閃存是片上系統(tǒng)(S0C)的一種，在一片集成電路內(nèi)同時(shí)集成邏輯電路模塊和閃存電路模塊，在智能卡、微控制器等產(chǎn)品中有廣泛的用途。在嵌入邏輯電路的閃存存儲(chǔ)器技術(shù)逐漸成熟、存儲(chǔ)速度不斷加快、成本逐漸下降的發(fā)展過程中，人們開始對其制作方法提出了新的要求。
[0005]嵌入式閃存存儲(chǔ)器面臨著平衡閃存電路模塊和邏輯電路模塊不同要求的挑戰(zhàn)。較高的耦合率有利于嵌入式閃存存儲(chǔ)器具有良好的性能，耦合率隨著0N0介電層(隧穿氧化物層)長度比例的增加而變化。在固定的傾斜關(guān)鍵尺寸的條件下，在形成淺溝槽隔離結(jié)構(gòu)氧化物和浮置柵極時(shí)要求沒有空洞的形成，而關(guān)鍵尺寸和填充的縱橫比決定淺溝槽隔離結(jié)構(gòu)氧化物和浮置柵極中空洞的形成。較大的有源區(qū)的關(guān)鍵尺寸將引起淺溝槽隔離結(jié)構(gòu)沉積時(shí)空洞的形成。通常采用自對準(zhǔn)方法形成浮置柵極代替在有源區(qū)上形成氮化硅層，較小的有源區(qū)的關(guān)鍵尺寸將引起浮置柵極填充時(shí)空洞的形成。
[0006]目前，為了增大耦合比，采用濕法清洗工藝得到所需的浮置柵極寬度:在去除氮化硅層之后采用濕法刻蝕去除較多的氧化物層以擴(kuò)大浮置柵極的寬度。這將導(dǎo)致隧穿氧化物層的厚度嚴(yán)重不均勻，有源區(qū)邊緣的隧穿氧化物層的厚度比有源區(qū)中部的隧穿氧化物層的厚度薄。
[0007]因此，需要一種新的制作嵌入式閃存存儲(chǔ)器的方法，以解決現(xiàn)有技術(shù)中的問題。

【發(fā)明內(nèi)容】

[0008]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實(shí)施方式】部分中進(jìn)一步詳細(xì)說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0009]為了解決現(xiàn)有技術(shù)中存在的問題，本發(fā)明實(shí)施例一提出一種半導(dǎo)體器件的制作方法，包括:提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有硬掩膜層；刻蝕所述硬掩膜層和所述半導(dǎo)體襯底，以形成淺溝槽；在所述淺溝槽中填充隔離材料層，所述隔離材料層的表面與所述硬掩膜的表面齊平；去除所述硬掩膜層，以露出所述半導(dǎo)體襯底；在露出的所述半導(dǎo)體襯底上形成隧穿氧化物層；在所述半導(dǎo)體襯底上形成第一浮置柵極材料層，所述第一浮置柵極材料層覆蓋所述隔離材料層和所述隧穿氧化物層；執(zhí)行平坦化工藝，以露出所述隔離材料層；采用外延生長工藝在所述第一浮置柵極材料層上形成寬度大于所述第一浮置柵極材料層的第二浮置柵極材料層，以形成浮置柵極；在所述半導(dǎo)體襯底上依次形成介電層和控制柵極材料層。
[0010]可選地，所述浮置柵極為T型結(jié)構(gòu)浮置柵極。
[0011]可選地，所述T型結(jié)構(gòu)浮置柵極的底部寬度為50nm至75nm，所述T型結(jié)構(gòu)浮置柵極的頂部寬度為60nm至llOnm。
[0012]可選地，執(zhí)行所述平坦化工藝后，所述隔離材料層高出所述半導(dǎo)體襯底表面的高度為60埃至300埃。
[0013]可選地，所述硬掩膜層包括氮化物層和氧化物層，采用熱磷酸去除所述氮化物層，采用稀釋的氫氟酸濕法清洗去除所述氧化物層。
[0014]可選地,所述第一浮置柵極材料層的厚度為300埃至600埃。
[0015]可選地，在執(zhí)行所述平坦化工藝之后所述第一浮置柵極材料層的厚度為150埃至450 埃。
[0016]可選地，采用所述外延生長工藝形成的所述第二浮置柵極材料層的厚度為100埃至400埃，所述浮置柵極的厚度為400埃至800埃。
[0017]可選地，所述浮置柵極的材料包括多晶硅。
[0018]可選地，采用爐管工藝形成所述隧穿氧化物層，所述隧穿氧化物層的厚度范圍為40埃至180埃。
[0019]本發(fā)明實(shí)施例二提出一種半導(dǎo)體器件，所述半導(dǎo)體器件包括T型結(jié)構(gòu)浮置柵極。
[0020]可選地，所述T型結(jié)構(gòu)浮置柵極的底部寬度為50nm至75nm，所述T型結(jié)構(gòu)浮置柵極的頂部寬度為60nm至llOnm。
[0021]本發(fā)明實(shí)施例三提出一種電子裝置，其包括如上所述的半導(dǎo)體器件。
[0022]綜上所述，根據(jù)本發(fā)明的制作方法提供了良好的工藝窗口用于淺溝槽隔離結(jié)構(gòu)氧化物層和浮置柵極多晶硅的形成；良好地控制了浮置柵極的輪廓；浮置柵極的物理輪廓有利于提高器件耦合率；在有源區(qū)和控制柵極之間具有較好的擊穿電壓。
【附圖說明】
[0023]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的原理。在附圖中，
[0024]圖1A-1G為一種制作嵌入式閃存器件結(jié)構(gòu)的相關(guān)步驟所獲得的器件的結(jié)構(gòu)示意圖；
[0025]圖2A-2G為根據(jù)本發(fā)明一個(gè)實(shí)施方式制作嵌入式閃存器件結(jié)構(gòu)的相關(guān)步驟所獲得的器件的結(jié)構(gòu)示意圖；
[0026]圖3為根據(jù)本發(fā)明一個(gè)實(shí)施方式制作嵌入式閃存器件結(jié)構(gòu)的工藝流程圖。
【具體實(shí)施方式】
[0027]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員來說顯而易見的是，本發(fā)明可以無需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0028]為了徹底了解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟，以便說明本發(fā)明是如何解決現(xiàn)有技術(shù)中的問題。顯然本發(fā)明的較佳實(shí)施例詳細(xì)的描述如下，然而去除這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0029]應(yīng)予以注意的是，這里所使用的術(shù)語僅是為了描述具體實(shí)施例，而非意圖限制根據(jù)本發(fā)明的示例性實(shí)施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。此外，還應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時(shí)，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0030]現(xiàn)在，將參照附圖更詳細(xì)地描述根據(jù)本發(fā)明的示例性實(shí)施例。然而，這些示例性實(shí)施例可以多種不同的形式來實(shí)施，并且不應(yīng)當(dāng)被解釋為只限于這里所闡述的實(shí)施例。應(yīng)當(dāng)理解的是，提供這些實(shí)施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實(shí)施例的構(gòu)思充分傳達(dá)給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚度，并且使用相同的附圖標(biāo)記表示相同的元件，因而將省略對它們的描述。
[0031]如圖1A所示，在半導(dǎo)體襯底100上形成定義有源區(qū)和隔離區(qū)的硬掩膜層，硬掩膜層包括墊氧化物層101和墊氮化物層102，刻蝕硬掩膜層和半導(dǎo)體襯底100以形成溝槽，在所述溝槽中填充隔離材料層103。
[0032]如圖1B所示，去除所述墊氮化物層102，以露出所述墊氧化物層101。
[0033]如圖1C所示，在所述半導(dǎo)體襯底100上形成浮柵材料層104，所述浮柵材料層104覆蓋所述墊氧化物層101和所述隔離材料層103。
[0034]如圖1D所示，執(zhí)行化學(xué)機(jī)械研磨(CMP)工藝以除去多余的所述浮柵材料層104，以使所述浮柵材料層104和所述隔離材料層103的頂部齊平，形成浮置柵極104。
[0035]如圖1E所示，執(zhí)行回刻蝕工藝去除部分的所述隔離材料層103形成溝槽105以露出所述浮柵材料層104的側(cè)面。
[0036]如圖1F所示，在所述半導(dǎo)體襯底100上形成介電層106，所述介電層106可以為0N0層，所述介電層106覆蓋露出的隔離材料層103和所述浮柵材料層104的頂部以及側(cè)面。
[0037]如圖1G所示，在所述介電層106上形成控制柵極材料層107，以形成控制柵