本發(fā)明涉及用于FINFET的環(huán)繞硅化物。

背景技術：

在IC材料和設計方面的技術進步已經(jīng)產(chǎn)生了幾代IC，其中，每一代比前一代具有更小和更復雜的電路。在IC發(fā)展的過程中，通常已增加了功能性密度(即，每芯片面積的互連器件的數(shù)量)，但是減小了幾何尺寸(即，使用制造工藝能產(chǎn)生的最小組件(或線))。這種按比例縮小工藝通常通過提高生產(chǎn)效率和降低相關成本來提供益處。

這種按比例縮小工藝還增加了處理和制造IC的復雜性并且，為了實現(xiàn)這些進步，需要IC處理和制造方面的相似進步。例如，已經(jīng)引入諸如鰭式場效應晶體管(FinFET)的三維晶體管代替平面晶體管。盡管制造FINFET器件的現(xiàn)有FINFET器件和方法已通常滿足它們的期望目的，但是它們還不能完全滿足所有方面的要求。期望在此領域有所改進。

技術實現(xiàn)要素：

為解決現(xiàn)有技術中存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種方法，包括：

在半導體鰭的中間部分上形成柵極堆疊件；

在所述柵極堆疊件的側壁上形成第一柵極間隔件；

形成所述第一柵極間隔件之后，形成模板介電區(qū)以覆蓋所述半導體鰭；開槽所述模板介電區(qū)；

所述開槽之后，在所述柵極堆疊件的所述側壁上形成第二柵極間隔件；蝕刻所述半導體鰭的端部部分以在所述模板介電區(qū)中形成凹槽；以及在所述凹槽中外延生長源極/漏極區(qū)。

根據(jù)本發(fā)明的一個實施例，所述第一柵極間隔件和所述第二柵極間隔件由不同的介電材料形成。

根據(jù)本發(fā)明的一個實施例，所述第一柵極間隔件由碳氮化硅形成并且所述第二柵極間隔件由碳氧氮化硅形成。

根據(jù)本發(fā)明的一個實施例，還包括：

當在所述柵極堆疊件的所述側壁上形成所述第一柵極間隔件時，同時在所述半導體鰭的所述端部部分的側壁上形成鰭間隔件；以及

形成所述凹槽之后，還蝕刻所述鰭間隔件以擴展所述凹槽，其中，所述源極/漏極區(qū)生長在擴展的凹槽中。

根據(jù)本發(fā)明的一個實施例，還包括：

開槽所述模板介電區(qū)之后，對所述第一柵極間隔件實施氧化，其中，所述第一柵極間隔件的位于所述模板介電區(qū)上方的第一部分被氧化，并且所述第一柵極間隔件的低于所述模板介電區(qū)的頂面的第二部分未被氧化。

根據(jù)本發(fā)明的一個實施例，還包括：形成所述源極/漏極區(qū)之后，去除所述模板介電區(qū)。

根據(jù)本發(fā)明的一個實施例，還包括：形成所述源極/漏極區(qū)之后，硅化所述源極/漏極區(qū)的側壁。

根據(jù)本發(fā)明的另一方面，提供了一種方法，包括：

在半導體鰭的中間部分上形成柵極堆疊件；

在所述柵極堆疊件的側壁上形成第一柵極間隔件；

形成所述第一柵極間隔件之后，形成模板介電區(qū)，所述模板介電區(qū)的頂面與所述半導體鰭的頂面大致齊平；

蝕刻所述半導體鰭的端部部分以在所述模板介電區(qū)中形成凹槽；

在所述凹槽中外延生長源極/漏極區(qū)；

去除所述模板介電區(qū)的至少一部分以暴露出所述源極/漏極區(qū)的側壁；以及

硅化所述源極/漏極區(qū)的所述側壁。

根據(jù)本發(fā)明的一個實施例，去除所述模板介電區(qū)包括蝕刻所述模板介電區(qū)直至暴露出介電層的與所述模板介電區(qū)重疊的部分，并且其中，所述 介電層與所述第一柵極間隔件同時形成。

根據(jù)本發(fā)明的一個實施例，還包括：形成所述模板介電區(qū)之后，在所述第一柵極間隔件的側壁上形成第二柵極間隔件。

根據(jù)本發(fā)明的一個實施例，其中，所述第一柵極間隔件和所述第二柵極間隔件由不同的介電材料形成。

根據(jù)本發(fā)明的一個實施例，其中，所述第一柵極間隔件由碳氮化硅形成并且所述第二柵極間隔件由碳氧氮化硅形成。

根據(jù)本發(fā)明的一個實施例，還包括：

當在所述柵極堆疊件的所述側壁上形成所述第一柵極間隔件時，同時在所述半導體鰭的所述端部部分的側壁上同時形成鰭間隔件；以及

形成所述凹槽之后，還蝕刻所述鰭間隔件以擴展所述凹槽。

根據(jù)本發(fā)明的一個實施例，還包括：

對所述第一柵極間隔件實施氧化，其中，所述第一柵極間隔件的位于所述模板介電區(qū)上方的第一部分被氧化，并且所述第一柵極間隔件的位于所述模板介電區(qū)的頂面下方的第二部分未被氧化。

根據(jù)本發(fā)明的一個實施例，還包括：

增大所述第一柵極間隔件的位于所述模板介電區(qū)上方的第一部分的k值，并且所述第一柵極間隔件的位于所述模板介電區(qū)的頂面下方的第二部分保持不變。

根據(jù)本發(fā)明的又一方面，提供了一種器件，包括：

鰭式場效應晶體管(FinFET)，包括：

半導體鰭；

柵極，位于所述半導體鰭的側壁和頂面上；

第一柵極間隔件，從所述柵極的頂面延伸至所述柵極的底面；以及

第二柵極間隔件，從所述柵極的所述頂面延伸至高于所述柵極的所述底面的水平面。

根據(jù)本發(fā)明的一個實施例，所述第一柵極間隔件和所述第二柵極間隔件由不同的材料形成。

根據(jù)本發(fā)明的一個實施例，所述第一柵極間隔件由碳氮化硅形成，并且所述第二柵極間隔件由碳氧氮化硅形成。

根據(jù)本發(fā)明的一個實施例，所述第一柵極間隔件包括上部部分和下部部分，所述上部部分具有比所述下部部分增加的氧量。

根據(jù)本發(fā)明的一個實施例，所述上部部分和所述下部部分的界面與所述第二柵極間隔件的底端大致齊平。

附圖說明

當結合附圖進行閱讀時，通過下列詳細的描述，可以更好地理解本公開的各方面。應該強調(diào)的是，根據(jù)工業(yè)中的標準實踐，沒有按比例繪制各種部件。實際上，為了清楚地討論，可以任意地增加或減小各種部件的尺寸。

圖1至圖19B是根據(jù)一些示例性實施例的形成鰭式場效應晶體管(FinFET)的中間階段的截面圖和立體圖；

圖20示出了根據(jù)一些實施例的FinFET的截面圖；

圖21A至圖21F是根據(jù)一些示例性實施例的FinFET的源極/漏極硅化物區(qū)的截面圖；

圖22A、22B和22C是根據(jù)一些示例性實施例的形成FinFET的中間階段的截面圖；

圖23示出了根據(jù)一些實施例的FinFET的截面圖；以及

圖24示出了根據(jù)一些實施例的形成FinFET的工藝流程。

具體實施方式

下列公開提供了用于實現(xiàn)本發(fā)明的不同特征的多種不同實施例或?qū)嵗Ｒ韵聦⒚枋鼋M件和布置的特定實例以簡化本發(fā)明。當然，這些僅是實例并且不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括其他部件可以形成在第一部件和第二部件之間使得第一部件和第二部件不直接接觸的實施例。另外，本發(fā)明可以在多個實例中重復參考符號和/或字符。這種重復用于簡化和清楚，并且其本身不表示所述多個實施例和/或配 置之間的關系。

此外，在此可使用諸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空間關系術語，以容易的描述如圖中所示的一個元件或部件與另一元件(多個元件)或部件(多個部件)的關系。除圖中所示的方位之外，空間關系術語將包括使用或操作中的裝置的各種不同的方位。裝置可以以其他方式定位(旋轉90度或在其他方位)，并且通過在此使用的空間關系描述符進行相應地解釋。

根據(jù)各種示例性實施例提供了一種鰭式場效應晶體管(FinFET)及其形成方法。示出了形成FinFET的中間階段。討論了一些示例性實施例的變化。貫穿各種視圖和示例性實施例，相同的參考數(shù)字用于指定相同的元件。

圖1至圖19B示出了根據(jù)一些實施例的形成FinFET的中間階段的截面圖和立體圖。圖1至圖19B所示的步驟也在圖24所示的工藝流程200中圖示性地示出。在后續(xù)討論中，參照圖24中的工藝步驟討論了圖1至圖19B所示的工藝步驟。

圖1示出了形成包括襯底20、隔離區(qū)22、隔離區(qū)22之間的半導體帶24、和隔離區(qū)22的頂面上方的半導體鰭26的結構的立體圖。襯底20是半導體襯底，其還可為硅襯底、碳化硅襯底、或由其他半導體材料形成的襯底。襯底20可輕摻雜p型或n型雜質(zhì)。

隔離區(qū)22可例如為淺溝槽隔離(STI)區(qū)。STI區(qū)22的形成可包括蝕刻半導體襯底20以形成溝槽(未示出)，以及使用介電材料填充溝槽以形成STI區(qū)22。STI區(qū)22可包括氧化硅，并且諸如氮化物的其他介電材料也可使用。半導體鰭26與下面的半導體帶24重疊。半導體鰭26的形成可包括開槽STI區(qū)22，這樣使得半導體材料的位于STI區(qū)22的去除部分之間的部分成為半導體鰭26。半導體鰭26和半導體帶24的一些或大致整體可由硅(其內(nèi)沒有鍺)或包括但不限于碳化硅、硅鍺等的其他含硅化合物形成。

柵極堆疊件28形成在半導體鰭26上。相應步驟在圖24所示的工藝流程中表示為步驟202。柵極堆疊件28覆蓋半導體鰭26的中間部分，并且留下半導體鰭26未被覆蓋的相對端部部分。

柵極堆疊件28包括半導體鰭26的側壁和頂面上的柵極電介質(zhì)32以及柵極電介質(zhì)32上方的柵電極34。柵極電介質(zhì)32可選自氧化硅、氮化硅、氧化鎵、氧化鋁、氧化鈧、氧化鋯、氧化鑭、氧化鉿、它們的組合、和它們的多層。柵電極34可包括導電材料，導電材料包括多晶硅、難熔金屬、或相應的化合物(包括，例如，Ti、W、TiAl、TaC、TaCN、TaAlC、TaAlCN、TiN和TiW)。在其他實例中，柵電極34包括鎳(Ni)、金(Au)、銅(Cu)、或它們的合金。

根據(jù)本發(fā)明的一些實施例，柵極堆疊件28保留在最終的FinFET中，并且形成最終的FinFET的柵極堆疊件。根據(jù)本發(fā)明的替代實施例，柵極堆疊件28是偽柵極堆疊件，其在后續(xù)步驟中將被替換柵極所替代。因此，柵極堆疊件28可包括偽柵電極(其也被表示為34)，其可包括例如多晶硅。偽柵極電介質(zhì)32可、或不可形成在偽柵電極34和半導體鰭26之間。

柵極堆疊件28還可包括形成在柵電極34上方的硬掩模35和36。根據(jù)一些實施例，硬掩模35由氧化硅、碳氧氮化硅(SiOCN)等形成。根據(jù)一些實施例，硬掩模36可由氮化硅(SiN)形成。

圖2A至圖10C示出了形成FinFET的中間階段。圖2A至圖10C的圖數(shù)字中的每一個包括字母“A”、“B”或“C”，其中，字母“A”說明從與圖1中含線A-A的垂直平面相同的平面獲得相應的視圖，并且字母“B”說明從與圖1中含線B-B的垂直平面相同的平面獲得的相應的圖，以及字母“C”說明從與圖1中含線C-C的垂直平面相同的平面獲得的相應的圖。因此，數(shù)字后面為字母“A”的附圖示出了源極/漏極區(qū)的截面圖，數(shù)字后面為字母“B”的附圖示出了半導體鰭26和上面的柵極中的一個的截面圖，以及數(shù)字后面為字母“C”的附圖示出了處于沒有橫跨半導體鰭26的位置的偽柵極堆疊件28的截面圖。

圖2A、2B和2C示出了從圖1獲得的截面圖。接著，參照圖3A、3B和3C，形成間隔層38。間隔層38可選地被稱為第一間隔層，并且相應的間隔件被稱為第一間隔件。相應的步驟在圖24所示的工藝流程中被表示為步驟204。間隔層38在用于形成源極/漏極硅化物和源極/漏極接觸件的接觸開口的后續(xù)形成中用作蝕刻停止層，因此可選地被稱為蝕刻停止層。間 隔層38的材料被選擇為相對于氧化物(諸如圖4A、4B和4C所示的后續(xù)形成的模板介電區(qū)40)具有高蝕刻選擇率。根據(jù)本發(fā)明的一些實施例，間隔層38包括碳氮化硅(SiCN)，但是可使用其他介電材料。間隔層38可具有范圍介于約3nm至約10nm之間的厚度。

間隔層38形成為共形層，因此覆蓋半導體鰭26的頂面和側壁(圖3A)以及柵極堆疊件28(圖3B和3C)。半導體鰭26的側壁上的間隔層38的部分也被稱為鰭間隔件，如圖3A所示，并且半導體鰭26的側壁上的間隔層38的部分在下文中也被稱為柵極間隔件。根據(jù)一些實施例，間隔層38的厚度的范圍在約3nm至約10nm之間。

接著，如圖4A、4B和4C所示，例如使用可流動的化學氣相沉積(FCVD)形成模板介電區(qū)40。相應的步驟在圖24所示的工藝流程中被表示為步驟206。根據(jù)一些實施例，模板介電區(qū)40可包括氧化硅。剩余的模板介電區(qū)40的頂面高于半導體鰭26的頂面和柵極堆疊件28的頂面。然后實施諸如化學機械拋光(CMP)的平坦化工藝以使模板介電區(qū)40的頂面平坦。在產(chǎn)生的結構中，模板介電區(qū)40的頂面高于半導體鰭26的頂面，并且可齊平于或高于柵極堆疊件28的頂端(以及間隔層38的上面部分)。

圖5A、5B和5C示出了例如通過濕蝕刻的模板介電區(qū)40的回蝕刻。相應的步驟在圖24所示的工藝流程中被表示為步驟208。由于回蝕刻，如圖5A所示，模板介電區(qū)40的剩余部分的頂面大致齊平于或低于間隔層的與半導體鰭26重疊的部分的頂面。在圖5A中，通過模板介電區(qū)40可暴露間隔層38的頂部部分的頂面。蝕刻選擇率(模板介電區(qū)40的蝕刻率與間隔層38的蝕刻率之間的比值)很高，例如，高于約30。因此，回蝕刻模板介電區(qū)40之后留有間隔層38。如圖5B和5C所示，去除了直接位于半導體鰭26上方的模板介電區(qū)40的部分(圖5B)。另一方面，直接位于STI區(qū)22上方的模板介電區(qū)40的部分仍留有一些部分(圖5C)。根據(jù)本發(fā)明的一些實施例，剩余模板介電區(qū)40的厚度T1的范圍介于約20nm至約80nm之間。

根據(jù)本發(fā)明的一些實施例，圖5A、5B和5C中的工藝步驟之后，實施圖22A、22B和22C所示的工藝步驟，并且氧化間隔層38的暴露部分。因 此，間隔層38的暴露部分被氧化為部分38_1(下文被稱為氧化部分38_1)。相應的步驟在圖24所示的工藝流程中被表示為步驟209。代表步驟209的框用虛線表示以說明可實施或跳過該步驟。未氧化間隔層38的未暴露部分38_2。當間隔層38由SiCN形成時，產(chǎn)生的氧化部分38_1包括碳氧氮化硅(SiOCN)，其具有比未轉變的部分38_2減小的k值。例如，SiCN可具有范圍介于約5.0和7.0之間的k值，并且SiOCN可具有范圍介于約4.5和5.0之間的k值。氧化部分38_1和未氧化部分38_2的k值的差值可大于約0.5、或大于約1.0。k值的減小導致寄生電容的有利降低。根據(jù)本發(fā)明的一些實施例，使用爐退火(在含氧氣體中)、氧氣注入等實施間隔層38的氧化，其中，使用箭頭示出氧化。

圖22A、22B和22C中工藝步驟之后，實施圖6A、6B和6C中的工藝步驟。根據(jù)替換實施例，圖5A、5B和5C中的工藝步驟之后，工藝進行至圖6A、6B和6C所示的步驟，但是省略圖22A、22B和22C中的工藝步驟。

在后續(xù)的步驟中，如圖6A、6B和6C所示，形成硬掩模間隔件42。硬掩模間隔件42可選地被稱為第二間隔件或第二間隔層。相應的步驟在圖24所示的工藝流程中被示出為步驟210。選擇硬掩模間隔件42的材料，使得蝕刻選擇率(硬掩模間隔件42的蝕刻率與間隔層38的蝕刻率之間的比值)很高，例如，高于約30。例如，當間隔層38由SiCN形成時，硬掩模間隔件42可由碳氧硅氮化物(SiOCN)形成，其具有與SiCN不同的蝕刻特性。此外，與SiCN相比，使用濕蝕刻更易于去除SiOCN。

根據(jù)一些示例性實施例，如圖6B和6C所示，硬掩模間隔件42的形成包括毯式沉積共形硬掩模層，以及實施各向異性蝕刻以去除硬掩模層的水平部分。硬掩模層的剩余部分為硬掩模間隔件42，其形成在間隔層38的側壁部分上。

如圖6C所示，間隔層38具有掩埋在柵極堆疊件28和模板介電區(qū)40之間的一些部分。間隔層38的底端38A與STI區(qū)22的頂面接觸。因為形成模板介電區(qū)40之后形成硬掩模間隔件42，所以底端42A高于模板介電區(qū)40的頂面。因此，硬掩模間隔件42的底端42A高于間隔層38的底端38A，并且兩者高度差值等于模板介電區(qū)40的厚度T1，其范圍可介于約 20nm至約80nm之間。

圖6A還示出了去除間隔層38的頂部部分。間隔層38的剩余部分在下文中被稱為(鰭)間隔件38。在截面圖中，鰭間隔件具有U型(也包括L型)。

圖1至圖6C示出的工藝流程示出了在形成PMOS和NMOS器件中可使用的工藝，盡管PMOS器件和NMOS器件彼此物理分隔開。在后續(xù)示出的源極區(qū)和漏極區(qū)的形成中，PMOS器件和NMOS器件采用單獨的工藝步驟。因此，當形成PMOS器件的源極/漏極區(qū)時，掩模層44掩蓋NMOS器件，如圖7A、7B和7C所示。根據(jù)本發(fā)明的一些示例性實施例，掩模層44由SiN形成，并且還可使用在圖8A至圖10C所示的步驟中不會被蝕刻掉的其他材料。在掩模層44保護PMOS器件或NMOS器件的情況下，工藝步驟進行至圖8A至圖10C中所示的步驟。當完成PMOS器件或NMOS器件的在圖8A至圖10C所示的工藝步驟時，去除掩模層44，并且另一個掩模層(未示出)將覆蓋完成的器件。然后對于其他器件可重復圖8A至圖10C所示的工藝步驟。

圖7A、7B和7C所示的步驟之后，在蝕刻步驟中對半導體鰭26的未被柵極堆疊件28覆蓋的端部部分(參照圖1和圖7A)開槽。圖8A、8B和8C中示出了產(chǎn)生的結構。相應的步驟在圖24所示的工藝流程中被表示為步驟212。參照圖8A，由于去除半導體鰭26的端部部分，所以形成凹槽46。間隔層38和模板介電區(qū)40未被覆蓋，因此，限定了凹槽46。根據(jù)一些實施例，凹槽46的底部大致齊平于間隔層38的底面。根據(jù)本發(fā)明的代替實施例，凹槽46的底部高于或低于間隔層38的底面。

圖8B示出去除了半導體鰭26的端部部分，以及保留了半導體鰭26的被柵極堆疊件28覆蓋的中間部分。如圖8C所示，形成凹槽46之后仍有模板介電區(qū)40。

接著，實施蝕刻步驟以去除間隔件38的暴露給凹槽46的側壁部分(38的鰭間隔部分)，如圖9A所示。蝕刻可以是各向同性的，例如，使用濕蝕刻。因此，如圖8A所示，增加了凹槽46的橫向?qū)挾?。相應的步驟在圖24所示的工藝流程中表示為步驟214。這樣可有利地增加凹槽46中后續(xù)生長 的源極/漏極區(qū)的寬度。圖9B和9C所示的結構分別與圖8B和8C所示的結構相似。

在后續(xù)步驟中，源極和漏極區(qū)(下文中被稱為源極/漏極區(qū))外延生長在凹槽46中。圖10A、10B和10C中示出了產(chǎn)生的結構。相應的步驟在圖24所示的工藝流程中表示為步驟216。根據(jù)本發(fā)明的一些實施例，源極/漏極區(qū)48的形成包括外延生長。當產(chǎn)生的FinFET是n型FinFET時，源極/漏極區(qū)48包括硅磷(SiP)或磷摻雜的碳化硅(SiCP)。當產(chǎn)生的FinFET是p型FinFET時，源極/漏極區(qū)48可包括SiGe，并且在外延期間諸如硼或銦的p型雜質(zhì)可原位摻雜。根據(jù)一些實施例，根據(jù)源極/漏極區(qū)48是屬于PMOS器件還是NMOS器件，源極/漏極區(qū)48包括具有不同的磷、鍺、碳等百分比的下部部分48’和上部部分48’。隨著外延的進行，適當?shù)膒型或n型雜質(zhì)可原位摻雜，并且在外延之后可(或不可)注入到源極/漏極區(qū)48中。

源極/漏極區(qū)48包括具有垂直側壁的平直部分。此外，在平直部分上方可(或不可)具有源極/漏極區(qū)48的擴展部分。例如，圖21A至圖21F示出了源極/漏極區(qū)48包括具有垂直側壁48A的平直部分和具有刻面48B的擴展部分。根據(jù)替代實施例，源極/漏極區(qū)48不會明顯地生長在凹槽46的外部。因此，源極/漏極區(qū)48不會具有擴展部分，并且產(chǎn)生的源極/漏極區(qū)48與圖10A所示相似。源極/漏極區(qū)48的寬度的范圍可介于約6nm和約12nm之間。源極/漏極區(qū)48的高度的范圍可介于約30nm和約80nm之間。

在源極/漏極區(qū)48的形成中，模板介電區(qū)40用作限制源極/漏極區(qū)48的形成的模板，這樣使得源極/漏極區(qū)48具有平直側壁，并且擴展部分被最小化(如果形成的話)。

圖11至圖16示出了根據(jù)一些實施例的在先硅化物(silicide-first)工藝中形成源極/漏極硅化物區(qū)、層間介電層(ILD)和接觸插塞。在先硅化物工藝中，形成ILD之前形成源極/漏極硅化物區(qū)。圖11示出了圖10A中所示的結構的一部分。接著，實施蝕刻(諸如干蝕刻)以去除源極/漏極區(qū)48之間的模板介電區(qū)40，并且圖12中示出產(chǎn)生的結構。相應的步驟在圖 24所示的工藝流程中表示為步驟218。在蝕刻步驟中，間隔件38用作蝕刻停止層。因為間隔件38具有相對于模板介電區(qū)40較高的蝕刻選擇率，所以間隔件38有效地保護下面的STI區(qū)22。

接著，如圖13所示，實施硅化工藝以在源極/漏極區(qū)48的側壁上形成硅化物區(qū)50。相應的步驟在圖24所示的工藝流程中被表示為步驟220。根據(jù)本發(fā)明的一些實施例，硅化物區(qū)包括硅化鎳、硅化鈦、硅化鈷等。硅化物區(qū)50的厚度的范圍可介于約2nm和約8nm之間。

接著，如圖14所示，形成阻擋層51和ILD 52。然后實施CMP以使ILD 52的頂面平坦。阻擋層51可由非晶硅形成。ILD 52可由FCVD氧化物形成，該氧化物可以為氧化硅。根據(jù)代替實施例，ILD 52由磷硅酸玻璃(PSG)、硼硅酸玻璃(BSG)、硼摻雜磷硅酸玻璃(BPSG)、氟摻雜硅酸鹽玻璃(FSG)、正硅酸乙酯(TEOS)等形成。然后實施退火，產(chǎn)生圖15所示的結構。在退火期間，阻擋層51吸收ILD 52中的氧氣，因此被轉化為氧氣。另一方面，阻擋層51防止硅化物區(qū)50被氧化。

形成ILD 52之后，形成替換柵極。首先，去除圖10B和10C所示的偽柵極堆疊件28，從而如圖15中那樣在ILD 52中形成開口。在去除的偽柵極堆疊件28所留下的開口中形成替換柵極。圖20中示出產(chǎn)生的結構。根據(jù)一些實施例，替換柵極56包括界面層58、高k柵極電介質(zhì)60和柵電極62。界面層58可由氧化硅形成。高k柵極電介質(zhì)60可由k值大于約7.0的高k電介質(zhì)形成，并且可包括金屬氧化物或Hf、Al、Zr、La等的硅化物。柵電極62可包括由諸如TiN、TaN、TiAl、鈷和Al的材料形成的多層。

形成替換柵極56之后，接觸插塞54形成，如圖16所示。相應的步驟在圖24所示的工藝流程中被表示為步驟222。形成工藝包括在ILD 52中形成接觸開口，以及使用接觸插塞54填充接觸開口。因此完成FinFET 70的形成。

圖17至20示出了根據(jù)代替實施例的在后硅化物工藝中形成源極/漏極硅化物區(qū)、ILD、和接觸插塞。在后硅化物工藝中，形成ILD之后源極/漏極硅化物區(qū)形成，并且穿過接觸開口。圖17再次示出了圖10A所示的結構的一部分。接著，參照圖18，ILD 52形成之后形成接觸蝕刻停止層(CESL) 68。CESL 68可由氮化硅或其他介電材料形成。CESL 68位于模板介電區(qū)40的剩余部分上。此外，如圖20所示，CESL 68還形成在硬掩模間隔件42的側壁上。此外，CESL 68包括與模板介電區(qū)40重疊的部分，并且CESL 68的底面68A與模板介電區(qū)40的頂面接觸。底面68A還高于間隔件38的底端38A。在圖20中，使用虛線示出CESL 68以說明CESL 68可在采用后硅化物工藝時形成，并且在采用先硅化物工藝時CESL 68不可能形成。

在形成CESL 68和ILD 52之后，形成替換柵極56，其中，替換柵極56與圖20所示柵極相似。

圖19A和圖19B示出了根據(jù)一些實施例的通過圖18所示的結構形成的接觸插塞54。如圖19A所示，接觸插塞54與剩余的模板介電區(qū)40重疊且接觸。在這些實施例中，在接觸開口的形成中，未完全去除暴露給接觸開口的介電區(qū)40。圖19B示出了根據(jù)代替實施例的結構，其中，去除暴露給接觸開口的一個模板介電區(qū)40的整體，因此，接觸插塞延伸至接觸間隔件38。還可具有其他剩余的模板介電區(qū)40。

圖20示出了產(chǎn)生的FinFET 70的截面圖。從包含圖1中線D-D的相同垂直平面獲得該截面圖。并且，為了簡單，圖20示出了單個鰭26，盡管圖1示出了兩個鰭26。應該意識到，當形成間隔件38(圖3A至3C)、模板介電區(qū)40(圖4A至5C)、硬掩模層42(圖6A至6C)和CESL 68(圖18)時，這些部件還同時形成在柵極堆疊件28的左端側壁和右端側壁上(參照圖1)。因此，圖20示出了間隔件38、模板介電區(qū)40、硬掩模層42和CESL 68的這些部分。

如圖20所述，間隔件38從替換柵極56的頂面延伸至底面，并且底面38A位于STI區(qū)22的頂面上。模板介電區(qū)40形成為與STI區(qū)22重疊。硬掩模層42具有與模板介電區(qū)40的頂面接觸的底面。硬掩模層42的底面42A還高于間隔件38的底面/底端38A。CESL 68(如果形成)的底面68A還將接觸模板介電區(qū)40的頂面，因此還高于間隔件38的底端38A。

根據(jù)一些實施例，F(xiàn)inFET 70的溝道鰭高度FH的范圍在約30nm和約80nm之間。溝道鰭寬度FW的范圍可在約1nm和約12nm之間。間隔件38的厚度T2、硬掩模層42的厚度T3和CESL 68的厚度T4中的每一個的 范圍在約1nm和約10nm之間。間隔件高度差T1與鰭高度FH之間的比值的范圍可在約0.6和約1之間。間隔件高度差T1與替換柵極56的高度MGH之間的比值的范圍可在約0.1和約0.3之間。

圖21A至圖21F示出了根據(jù)各種實施例的源極/漏極硅化物區(qū)50和接觸插塞54的剖面圖。圖21A、21B和21C示出了使用先硅化物工藝形成的硅化物區(qū)50和接觸插塞54。因此，因為在形成接觸開口時已經(jīng)形成了硅化物區(qū)50，所以可形成很小的接觸開口。例如，在圖21A、21B和21C中，接觸插塞54小于包括兩個源極/漏極區(qū)48和源極/漏極區(qū)48之間的區(qū)的組合區(qū)。相比而言，在圖21D至圖21F(后硅化物工藝)中，接觸插塞54大于包括兩個源極/漏極區(qū)48和源極/漏極區(qū)48之間的區(qū)的組合區(qū)。這是因為在后硅化物方法中，接觸開口將足夠大，使得硅化物區(qū)可形成在接觸開口中。

圖21A、21B、21D和21E示出了用于形成硅化物區(qū)50的剩余金屬55在形成硅化物區(qū)50之后未被去除。此外，圖21A和21D示出了金屬55限定在源極/漏極區(qū)48之間，而圖21B和21E示出了金屬55擴展出最外層的源極/漏極區(qū)48之外。圖21C示出了ILD 52仍在接觸插塞54下方，并且圖21F示出了接觸插塞54一直延伸至間隔件38。

圖23示出了根據(jù)一些實施例的FinFET 70的截面圖。通過實施圖22A、22B和22C所示的步驟獲得根據(jù)一些實施例的FinFET 70(圖24中的步驟209)。因此，產(chǎn)生的硬掩模層42包括氧化的上部部分38_1和未被氧化的下部部分38_2，未被氧化的下部部分38_2的k值高于氧化的上部部分38_1的k值。參照圖22C，氧化的上部部分38_1和未被氧化的下部部分38_2之間的界面與模板介電區(qū)40的頂面大致齊平(例如，高度差值小于約2nm)。根據(jù)替代實施例，氧化的上部部分38_1和未被氧化的下部部分38_2之間的界面低于模板介電區(qū)40的頂面。

本發(fā)明的實施例具有一些有利部件。通過形成介電區(qū)以用作源極/漏極外延的模板，產(chǎn)生的源極/漏極區(qū)具有平直側壁，因此硅化物區(qū)可更均勻地形成在源極/漏極區(qū)的所有側壁和頂面上。因此降低了源極/漏極接觸電阻，并且增加了FinFET的驅(qū)動電流。

根據(jù)本發(fā)明的一些實施例，一種方法包括在半導體鰭的中間部分形成柵極堆疊件以及在柵極堆疊件的側壁上形成第一柵極間隔件。形成第一柵極間隔件之后，形成模板介電區(qū)以覆蓋半導體鰭。該方法還包括開槽模板介電區(qū)。開槽之后，在柵極堆疊件的側壁上形成第二柵極間隔件。蝕刻半導體鰭的端部部分以在模板介電區(qū)中形成凹槽。在凹槽中外延生長源極/漏極區(qū)。

根據(jù)本發(fā)明的替代實施例，一種方法包括在半導體鰭的中間部分上形成柵極堆疊件以及在柵極堆疊件的側壁上形成柵極間隔件。形成第一柵極間隔件之后，形成模板介電區(qū)，模板介電區(qū)的頂面與半導體鰭的頂面大致齊平。蝕刻半導體鰭的端部部分以在模板介電區(qū)中形成凹槽。在凹槽中外延生長源極/漏極區(qū)。該方法還包括至少去除模板介電區(qū)的一部分以暴露出源極/漏極區(qū)的側壁，以及硅化源極/漏極區(qū)的側壁。

根據(jù)本發(fā)明的替代實施例，F(xiàn)inFET包括半導體鰭、半導體鰭的側壁和頂面上的柵極、從柵極的頂面延伸至柵極的底面的第一柵極間隔件、以及從柵極的頂面延伸至高于柵極的底面的水平面的第二柵極間隔件。

上面論述了若干實施例的部件，使得本領域的技術人員可以更好地理解本公開的各個方面。本領域的技術人員應該理解，可以很容易地使用本公開作為基礎來設計或更改其他用于達到與這里所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的工藝和結構。本領域的技術人員也應該意識到，這種等效構造并不背離本公開的精神和范圍，并且在不背離本公開的精神和范圍的情況下，可以進行多種變化、更換以及改變。