本發(fā)明涉及一種CMOS器件及其制造方法，特別是涉及一種通過摻雜來改變應力層性質(zhì)的CMOS器件及其制造方法。

背景技術(shù)：
各種應力工程技術(shù)已經(jīng)被廣泛應用于亞130nm技術(shù)及以下技術(shù)代。CMOS技術(shù)中使用應力工程的核心考慮是PMOS和NMOS對于不同類型的應力響應不同。具體地，通過向溝道區(qū)施加壓應力而提高PMOS性能，而向溝道區(qū)施加張應力而提高NMOS性能。一種主要的方法包括使用應力誘導覆蓋層。CVD氮化硅是應力覆蓋層的一種常用選擇，可以通過調(diào)整沉積條件例如溫度和頻率來改變應力的大小和種類?？梢允褂脴藴实墓饪?刻蝕技術(shù)來選擇性沉積應力誘導覆蓋層，例如僅在PMOS上沉積壓應力薄膜。也可以使用雙應力墊層(DSL)應用于DSL工藝中的PMOS和NMOS，其中采用標準光刻/刻蝕技術(shù)來在NMOS上選擇性沉積張應力氮化硅薄膜，而在PMOS上選擇性沉積壓應力氮化硅薄膜。具體地，該方法包括先在NMOS和PMOS上都沉積相同的張應力的SiN薄膜，隨后采用光刻膠覆蓋NMOS區(qū)域而暴露PMOS區(qū)域，蝕刻去除暴露的PMOS區(qū)域的張應力SiN，在PMOS上再次沉積壓應力的SiN墊層，采用光刻膠覆蓋PMOS區(qū)域而暴露NMOS區(qū)域，蝕刻去除暴露的NMOS區(qū)域的壓應力SiN，最后去除PMOS區(qū)域上剩余的光刻膠。該方法需要多步涂膠、光刻、刻蝕，工藝復雜、成本較高。此外，PMOS上沉積壓應力SiN薄膜時，高溫高壓等沉積工藝參數(shù)的改變將影響NMOS區(qū)域保留的張應力SiN薄膜的性質(zhì)，除了改變應力大小以外甚至可能改變應力種類，從而大大影響力NMOS溝道區(qū)載流子遷移率的提升，器件性能下降。另一種主要方法包括使用富含硅的材料-特別是SiGe-來調(diào)節(jié)溝道應力。該制造方法包括在弛豫的SiGe下層上外延生長Si。由于Si層的晶格伸展以仿效下層SiGe的較大晶格常數(shù)，這使得在Si層中導入了張應力。這種方法有效避免了工藝參數(shù)變化導致SiN覆蓋層應力大小和種類的變化造成的難題，但是對于PMOS、NMOS器件需要采用不同的襯底，例如SiGe和SiC，這使得制造CMOS時不能完全兼容于現(xiàn)有的單一Si襯底工藝，需要在Si襯底上額外生長SiGe或SiC，工藝更復雜，且各個參數(shù)調(diào)整難度較大?？傊?，在現(xiàn)有的應力MOSFET中，傳統(tǒng)的應力提供方法工藝復雜、成本高昂且可靠性較低，因此亟需一種能有效控制溝道應力、提高載流子遷移率從而改善器件性能的新型CMOS器件及其制造方法。

技術(shù)實現(xiàn)要素：
由上所述，本發(fā)明的目的在于提供一種能有效控制溝道應力、提高載流子遷移率從而改善器件性能的新型CMOS器件及其制造方法。為此，本發(fā)明提供了一種CMOS器件，包括：第一MOSFET；與第一MOSFET類型不同的第二MOSFET；覆蓋在第一MOSFET上的第一應力層，具有第一應力；覆蓋在第二MOSFET上的第二應力層，其中第二應力層中具有摻雜離子，從而具有與第一應力不同的第二應力。其中，第一應力和第二應力類型相同，且第二應力的絕對值小于第一應力。其中，第二應力的類型與第一應力不同。其中，第一應力或第二應力之一為零應力。其中，摻雜離子包括Ge、Xe、Ga、In、Sb、As及其組合。其中，第一應力層和/或第二應力層包括氮化硅、DLC。本發(fā)明還提供了一種CMOS器件的制造方法，包括步驟：形成第一MOSFET，以及與第一MOSFET類型不同的第二MOSFET；在第一MOSFET和第二MOSFET上形成第一應力層，具有第一應力；選擇性地向第二MOSFET上的第一應力層摻雜，摻雜離子使得第二MOSFET上的部分第一應力層轉(zhuǎn)變?yōu)榈诙樱哂信c第一應力不同的第二應力。其中，第一應力和第二應力類型相同，且第二應力的絕對值小于第一應力。其中，第二應力的類型與第一應力不同。其中，第一應力或第二應力之一為零應力。其中，選擇性地向第二MOSFET上的第一應力層摻雜的步驟具體包括：形成光刻膠圖形，覆蓋第一MOSFET上的第一應力層而暴露第二MOSFET上的第一應力層；采用離子注入，向暴露的第一應力層中摻雜，摻雜離子使得第二MOSFET上暴露的部分第一應力層轉(zhuǎn)變?yōu)榈诙?，具有與第一應力不同的第二應力；去除光刻膠圖形。其中，離子注入摻雜離子之后，還在200～1200℃溫度下進行熱處理。其中，摻雜離子包括Ge、Xe、Ga、In、Sb、As及其組合。其中，第一應力層和/或第二應力層包括氮化硅、DLC。依照本發(fā)明的CMOS器件及其制造方法，利用分區(qū)離子注入方法實現(xiàn)了雙應力墊層，無需光刻/刻蝕去除PMOS區(qū)的張應力層或NMOS區(qū)的壓應力層，簡化了工藝，降低了成本，同時也避免了沉積工藝的熱過程對NMOS區(qū)或PMOS區(qū)域墊層中應力可能造成的破壞。附圖說明以下參照附圖來詳細說明本發(fā)明的技術(shù)方案，其中：圖1至圖3為依照本發(fā)明的CMOS器件制造方法各步驟的剖面示意圖；以及圖4為依照本發(fā)明的CMOS器件制造方法的流程圖。具體實施方式以下參照附圖并結(jié)合示意性的實施例來詳細說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開了能有效控制溝道應力、提高載流子遷移率從而改善器件性能的新型CMOS器件及其制造方法。需要指出的是，類似的附圖標記表示類似的結(jié)構(gòu)，本申請中所用的術(shù)語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)或制造工序。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)或制造工序的空間、次序或?qū)蛹夑P(guān)系。以下將參照圖1至圖3的剖面示意圖來詳細說明依照本發(fā)明的CMOS器件及其制造方法各步驟。首先，參照圖4以及圖1，在第一MOSFET和第二MOSFET上沉積第一應力層。提供襯底1，依照器件用途需要而合理選擇，可包括單晶體硅(Si)、絕緣體上硅(SOI)、單晶體鍺(Ge)、絕緣體上鍺(GeOI)、應變硅(StrainedSi)、鍺硅(SiGe)，或是化合物半導體材料，例如氮化鎵(GaN)、砷化鎵(GaAs)、磷化銦(InP)、銻化銦(InSb)，以及碳基半導體例如石墨烯、SiC、碳納管等等。基于與現(xiàn)有CMOS工藝兼容的考慮，優(yōu)選地使用體硅或SOI。在襯底1中形成淺溝槽隔離(STI)2，例如先光刻/刻蝕襯底1形成淺溝槽然后采用LPCVD、PECVD、HDPCVD等常規(guī)技術(shù)沉積絕緣隔離材料并CMP平坦化直至露出襯底1，形成STI2，其中STI2的填充材料可以是氧化物、氮化物或氮氧化物。雖然如圖1中所示STI2左右分別為類型不同的第一MOSFET(例如左側(cè)的NMOS)和第二MOSFET(例如右側(cè)的PMOS)，但是依照版圖設計需要，具體的PMOS、NMOS分布以及相互位置關(guān)系可以隨意調(diào)整，而不限于如圖1所示的緊密相鄰。例如第一MOSFET為PMOS，而第二MOSFET為NMOS。在整個晶片表面也即襯底1和STI2表面依次沉積柵極絕緣層3和柵極導電層4，并在STI2包圍的有源區(qū)內(nèi)將要形成溝道區(qū)的位置上方刻蝕形成多個柵極堆疊結(jié)構(gòu)3/4。其中對于后柵工藝而言，柵極堆疊結(jié)構(gòu)是偽柵極堆疊結(jié)構(gòu)，將在后續(xù)工藝中去除，因此柵極絕緣層3優(yōu)選為氧化硅的墊層，(偽)柵極導電層4優(yōu)選為多晶硅、非晶硅或微晶硅甚至是氮化硅。對于前柵工藝而言，柵極堆疊結(jié)構(gòu)3/4將在后續(xù)工藝中保留，因此柵極絕緣層3優(yōu)選為氧化硅、摻氮氧化硅、氮化硅、或其它高K材料，高k材料包括但不限于包括選自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx、HfLaON鉿基材料(其中，各材料依照多元金屬組分配比以及化學價不同，氧原子含量x可合理調(diào)整，例如可為1～6且不限于整數(shù))，或是包括選自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介質(zhì)材料，或是包括Al2O3，以其上述材料的復合層；柵極導電層4則可為多晶硅、多晶鍺硅、金屬、金屬合金，其中金屬可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金屬單質(zhì)、或這些金屬的合金；柵極導電層4還可以包括金屬的氮化物，其組成包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M為Ta、Ti、Hf、Zr、Mo、W或其它元素。柵極導電層4中還可摻雜有C、F、N、O、B、P、As、Al、Ga、Yb、Tb、Er等元素以調(diào)節(jié)功函數(shù)或?qū)щ娔芰Α?yōu)選地，NMOS和PMOS柵極導電層4的材質(zhì)不同，以精細地調(diào)節(jié)功函數(shù)從而調(diào)整閾值電壓。以每個柵極堆疊結(jié)構(gòu)3/4為掩膜，對于兩側(cè)的襯底1(PMOS和NMOS)分別進行源漏離子注入，形成輕摻雜(LDD)的源漏擴展區(qū)5。對于NMOS摻雜P、As、Sb等形成n型的源漏擴展區(qū)，對于PMOS摻雜B、BF2、Ga、In等形成p型的源漏擴展區(qū)。在附圖1中，附圖標記5A代表第一MOSFET(可以是NMOS，或者是PMOS)的源漏擴展區(qū)，附圖標記5B則代表第二MOSFET(與第一MOSFET相反，可以是PMOS，或者是NMOS)的源漏擴展區(qū)。在每個柵極堆疊結(jié)構(gòu)3/4兩側(cè)形成柵極側(cè)墻6。例如在器件表面沉積氧化硅、氮化硅或其復合層的側(cè)墻材料層然后刻蝕形成柵極側(cè)墻6。以柵極側(cè)墻6為掩膜，再次分別進行源漏離子注入，形成重摻雜的源漏區(qū)7。與源漏擴展區(qū)5類似，7A代表第一MOSFET的源漏區(qū)，7B代表第二MOSFET的源漏區(qū)。以柵極側(cè)墻6為掩模，執(zhí)行自對準硅化物工藝，在整個器件表面沉積Pt、Co、Ni、Ti等金屬或金屬合金的薄膜，然后高溫退火處理，使得源漏區(qū)5、7中所含的硅與金屬發(fā)生反應生成如CoSi2、TiSi2、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi等源漏接觸金屬硅化物8以降低源漏接觸電阻，從而進一步提高器件性能。在整個器件表面沉積第一應力層9，覆蓋了第一和第二MOSFET的源漏接觸金屬硅化物8、柵極側(cè)墻6、柵極導電層4以及STI2。采用LPCVD、PECVD、HDPCVD等常規(guī)方法在第一MOSFET和第二MOSFET上沉積氮化硅材質(zhì)的第一應力層9，其中調(diào)節(jié)沉積工藝參數(shù)使得第一應力層9具有第一應力，第一應力適用于提高第一MOSFET溝道區(qū)載流子遷移率。例如，當?shù)谝籑OSFET是NMOS時，第一應力為張應力。類似地，當?shù)谝籑OSFET是PMOS時，第一應力為壓應力。第一應力的絕對值大小例如大于1GPa并優(yōu)選介于2～10GPa。此外，第一應力層9也可以是其他應力材料，例如類金剛石無定形碳(DLC)，具有更高的應力，例如4～12GPa。參照圖4和圖2，形成覆蓋第一MOSFET的光刻膠圖形，暴露第二MOSFET。采用旋涂的方法在第一MOSFET和第二MOSFET上涂覆光刻膠10，然后采用光刻掩膜板對光刻膠10曝光、顯影，去除部分的光刻膠10，僅在第一MOSFET區(qū)域上保留覆蓋了第一應力層9的光刻膠圖形10，而暴露第二MOSFET區(qū)域上的部分應力層9。參照圖4和圖2，以光刻膠圖形為掩膜，向第二MOSFET區(qū)域上暴露的第一應力層9摻雜，摻雜的方式包括離子注入，并且離子注入之后優(yōu)選地在200～1200℃下進行熱處理以增強摻雜離子的熱運動。摻雜離子改變了暴露的第一應力層9的應力大小和/或類型，使得該部分的第一應力層9轉(zhuǎn)變?yōu)閼︻愋筒煌牡诙?1。例如第一MOSFET是NMOS、第二MOSFET是PMOS時，第一應力層9具有張應力，第二應力層11具有應力狀態(tài)遠低于張應力的第二應力(例如第二應力的應力絕對值小于第一應力的絕對值，例如為低張應力或者零應力；或者類型與之相反，為壓應力)，并且優(yōu)選為壓應力；第一MOSFET是PMOS、第二MOSFET是NMOS時，第一應力層9具有壓應力，第二應力層11具有應力狀態(tài)遠低于壓應力的第二應力(例如第二應力的應力絕對值小于第一應力的絕對值，例如為低壓應力或者零應力；或者類型與之相反，為張應力)，并且優(yōu)選為張應力。摻雜離子包括Ge、Xe、Ga、In、Sb、As及其組合。具體而言，摻雜離子對于PMOS而言包括Ge、Xe、Ga、In及其組合，對于NMOS而言包括Ge、Xe、Sb、As及其組合，并且優(yōu)選地采用統(tǒng)一的Ge來調(diào)節(jié)應力以簡化工藝。參照圖4和圖3，去除覆蓋在第一MOSFET區(qū)域上的光刻膠圖形，形成最終的具有雙應力層的CMOS器件結(jié)構(gòu)。該CMOS器件包括：第一MOSFET；與第一MOSFET類型不同的第二MOSFET；覆蓋在第一MOSFET上的第一應力層，具有第一應力；覆蓋在第二MOSFET上的第二應力層，其中第二應力層中具有摻雜離子，從而具有與第一應力不同的第二應力。特別地，第二應力層與第一應力層材質(zhì)相同，僅由于摻雜離子而導致應力不同。該器件的各個結(jié)構(gòu)的材質(zhì)在上述形成方法中已經(jīng)詳述，在此不再贅述。依照本發(fā)明的CMOS器件及其制造方法，利用分區(qū)離子注入方法實現(xiàn)了雙應力墊層，無需光刻/刻蝕去除PMOS區(qū)的張應力層或NMOS區(qū)的壓應力層，簡化了工藝，降低了成本，同時也避免了沉積工藝的熱過程對NMOS區(qū)或PMOS區(qū)域墊層中應力可能造成的破壞。盡管已參照一個或多個示例性實施例說明本發(fā)明，本領域技術(shù)人員可以知曉無需脫離本發(fā)明范圍而對器件結(jié)構(gòu)做出各種合適的改變和等價方式。此外，由所公開的教導可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實現(xiàn)本發(fā)明的最佳實施方式而公開的特定實施例，而所公開的器件結(jié)構(gòu)及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實施例。