本發(fā)明涉及半導體集成電路制造領域，特別是涉及一種存儲器單元器件；本發(fā)明還涉及一種存儲器單元器件的制造方法。

背景技術：

存儲器(Memory)包括由多個單元(Cell)器件組成的陣列結構，在非揮發(fā)性存儲器的單元器件一般采用SONOS器件，SONOS器件中ONO分別代表底部氧化層，中間氮化層和頂部氧化層，柵極ONO層的底部為半導體襯底如硅襯底，半導體襯底用S表示；柵極ONO層的頂部為柵電極材料層，柵電極材料層一般采用多晶硅柵，故也用S表示；各英文字母合起來一起表示SONOS器件。其中，底部氧化層為隧穿氧化層，用于實現(xiàn)存儲單元的隧穿編程和擦除；中間氮化層的缺陷能夠進行電荷存儲即中間氮化層為電荷存儲層；頂部氧化層為阻擋氧化層(Blocking Oxide)，通過頂部多晶硅柵所加電壓實現(xiàn)對電荷的存儲或溝道的形成的控制。

SONOS器件的柵極ONO層以及頂部多晶硅柵兩側的半導體襯底表面中形成有源區(qū)和漏區(qū)，現(xiàn)有結構中，源區(qū)和漏區(qū)都是重摻雜且具有一定的結深，源區(qū)和漏區(qū)往往會橫向擴散到多晶硅柵的底部從而會出現(xiàn)多晶硅柵和兩側的源區(qū)和漏區(qū)交疊的情形。多晶硅柵和兩側的源區(qū)和漏區(qū)交疊容易形成漏極干擾(Drain disturb)。對于漏極干擾，現(xiàn)說明如下：

由于存儲器是由單元器件組成的陣列結構，陣列結構中同一列或行相應的電極線會連接在一起，在對一個單元器件進行編程時需要在對應電極線加相應的電壓，所加電壓會對相鄰的單元器件產生影響，當相鄰單元的漏極電壓過高而柵極電壓較低時，該相鄰單元器件的漏柵電壓差會使其存儲的電荷發(fā)生泄漏，減少保存時間，根據(jù)附圖1詳細說明如下：如圖1所示，是現(xiàn)有存儲器的單元器件的陣列圖；僅畫出了四個相鄰的單元器件，每個單元為2T結構，即每個單元器件包含兩個晶體管，一個為存儲管601，另一個為選擇管602，這里僅是以2T結構來說明漏極干擾，單元器件也能為其它結構如1T。每一行的存儲管601的柵極都連接到對應行的字線WLS，每一行的選擇管602的柵極都連接到對應行的字線WL，存儲器件還由相應的全局字線GlobalWLS，每一列的存儲管601的漏極都連接到對應的位線BL，存儲管601的源極連接相應的選擇管602的漏極，每一列的選擇管602的源極連接對應的源極線SRC。四個相鄰的單元器件分別用Target，A，B，C表示，Target對應的單元器件為編程所對應的目標單元，A表示和Target相鄰且同行的單元器件，C表示和Target相鄰且同列的單元器件，B表示行和C相同、列和A相同的單元器件。為了舉例說明漏極干擾，現(xiàn)在舉一個具體的編程所對應的電壓參數(shù)來說明，在實際情形中，各電壓參數(shù)的大小可以根據(jù)實際情況改變，這里僅僅用于說明漏極干擾，如下面的表一所示：表一中Operation表示對應的操作，操作有三種，一種為擦除即Erase，一種為編程即Program，一種為讀取即Read；Cell表示對應的單元器件，具體的各單元分別對應于圖1中的Target，A，B，C；V_WL表示圖1中字線WL所加的電壓；V_WLS/V_G，表示V_WLS對應于存儲管601的柵極電壓V_G，也即圖1中字線WLS的電壓；V_SL表示圖1中的源極線SRC的電壓；V_BL/V_D中的VBL對應于存儲管601的漏極電壓V_D，也即為圖1中的位線電壓；V_BPW/V_B表示襯底電極電壓；Disturb表示發(fā)生干擾的單元器件。表一中電壓的單位都為V。由表一所示可知，當對Target進行Program時，B所對應的單元器件的V_WLS即柵極電壓V_G為-4.5V～-2.0V，而V_BL即漏極電壓V_D為0.6V～2.1V，這樣會使得B所對應的單元器件的V_D和V_G的電壓差較大，從而容易產生漏極干擾，也即如果B存儲單元長期處在該偏壓下，存儲在B單元的中電荷會由于電荷的隧穿作用而流失掉，從而使得存儲數(shù)據(jù)出錯。在表一中用Drain Disturb表示。

表一

技術實現(xiàn)要素：

本發(fā)明所要解決的技術問題是提供一種存儲器單元器件，能極大地提高抗漏極干擾的能力。為此，本發(fā)明還提供一種存儲器單元器件的制造方法。

為解決上述技術問題，本發(fā)明提供的存儲器單元器件的存儲管包括：

柵極ONO層，由形成于第一導電類型摻雜的半導體襯底表面的底部氧化層、中間氮化層和頂部氧化層疊加形成。

在所述柵極ONO層的表面形成有柵電極材料層和側墻，所述側墻位于所述柵電極材料層的兩側面。

在所述柵電極材料層的兩側的所述側墻外的所述半導體襯底表面形成有源區(qū)和漏區(qū)，所述源區(qū)和所述漏區(qū)分別和對應的所述側墻自對準，所述源區(qū)和所述漏區(qū)都由第二導電類型重摻雜區(qū)組成。

在從所述源區(qū)到所述漏區(qū)的方向上，所述柵電極材料層的寬度小于所述源區(qū)和所述漏區(qū)之間的間距，所述柵電極材料層和兩側的所述源區(qū)和所述漏區(qū)完全沒有交疊；所述源區(qū)和所述漏區(qū)之間形成有溝道區(qū)，所述溝道區(qū)包括被所述柵電極材料層覆蓋的柵控溝道區(qū)和位于所述柵控溝道區(qū)兩側的導通溝道區(qū)。

所述導通溝道區(qū)具有第二導電摻雜類型摻雜，所述導通溝道區(qū)的摻雜濃度小于所述源區(qū)或所述漏區(qū)的摻雜濃度，所述導通溝道區(qū)的結深小于所述源區(qū)或所述漏區(qū)的結深；所述導通溝道區(qū)和對應的所述源區(qū)或所述漏區(qū)相交疊并用于實現(xiàn)所述柵控溝道區(qū)的溝道和所述源區(qū)或所述漏區(qū)之間的連接。

通過調節(jié)所述源區(qū)和所述漏區(qū)之間的間距和所述柵電極材料層的寬度的比值以及所述導通溝道區(qū)的導通電阻來增加存儲器單元器件的抗漏極干擾能力。

進一步的改進是，通過調節(jié)所述側墻的寬度調節(jié)所述源區(qū)和所述漏區(qū)之間的間距和所述柵電極材料層的寬度的比值。

進一步的改進是，所述存儲器單元器件為耗盡型SONOS器件，所述柵控溝道區(qū)具有第二導電摻雜類型摻雜，所述柵控溝道區(qū)和所述導通溝道區(qū)連接成一整體且采用相同的工藝同時形成。

進一步的改進是，所述溝道區(qū)通過在所述柵極ONO層形成前通過全面注入形成于所述半導體襯底表面。

進一步的改進是，所述存儲器單元器件為增強型SONOS器件，所述柵控溝道區(qū)具有第一導電摻雜類型摻雜。

進一步的改進是，所述柵控溝道區(qū)由第一導電摻雜類型摻雜的所述半導體襯底表面直接組成；所述導通溝道區(qū)通過在所述柵電極材料層形成后采用帶傾角的離子注入形成。

進一步的改進是，所述半導體襯底為硅襯底。

進一步的改進是，所述底部氧化層為淀積氧化硅層，所述中間氮化層為氮化硅層，所述頂部氧化層為氧化硅層。

進一步的改進是，所述柵電極材料層為多晶硅柵。

進一步的改進是，所述側墻由形成于所述多晶硅柵側面的側墻ONO層組成，所述側墻ONO層包括依次疊加于所述多晶硅柵側面的第一氧化硅層、第二氮化硅層和第三氧化硅層。

進一步的改進是，所述存儲器單元器件還包括halo注入?yún)^(qū)和LDD區(qū)，所述halo注入?yún)^(qū)和LDD區(qū)都和所述側墻ONO層中的第二氮化硅層的側面自對準，通過調節(jié)所述第一氧化硅層和所述第二氮化硅層的寬度使所述halo注入?yún)^(qū)和LDD區(qū)外移。

進一步的改進是，所述源區(qū)和所述漏區(qū)分別和對應的所述側墻的所述第三氧化硅層自對準，通過調節(jié)所述第一氧化硅層、所述第二氮化硅層和所述第三氧化硅層的寬度調節(jié)所述源區(qū)和所述漏區(qū)之間的間距。

進一步的改進是，所述存儲器單元器件為N型器件，第一導電類型為P型，第二導電類型為N型；或者，所述存儲器單元器件為P型器件，第一導電類型為N型，第二導電類型為P型。

為解決上述技術問題，本發(fā)明提供的存儲器單元器件的制造方法中形成存儲器單元器件的存儲管的步驟包括：

步驟一、在第一導電類型摻雜的半導體襯底表面形成由底部氧化層、中間氮化層和頂部氧化層疊加而成的柵極ONO層。

在所述柵極ONO層的表面形成柵電極材料層。

在所述半導體襯底表面形成溝道區(qū)，所述溝道區(qū)包括所述溝道區(qū)包括被所述柵電極材料層覆蓋的柵控溝道區(qū)和位于所述柵控溝道區(qū)兩側的導通溝道區(qū)。

步驟二、在所述柵電極材料層的兩側面形成側墻。

步驟三、進行第二導電類型重摻雜注入在所述柵電極材料層的兩側的所述側墻外的所述半導體襯底表面形成源區(qū)和漏區(qū)，所述源區(qū)和所述漏區(qū)分別和對應的所述側墻自對準。

在從所述源區(qū)到所述漏區(qū)的方向上，所述柵電極材料層的寬度小于所述源區(qū)和所述漏區(qū)之間的間距，所述柵電極材料層和兩側的所述源區(qū)和所述漏區(qū)完全沒有交疊；所述溝道區(qū)位于所述源區(qū)和所述漏區(qū)之間。

所述導通溝道區(qū)具有第二導電摻雜類型摻雜，所述導通溝道區(qū)的摻雜濃度小于所述源區(qū)或所述漏區(qū)的摻雜濃度，所述導通溝道區(qū)的結深小于所述源區(qū)或所述漏區(qū)的結深；所述導通溝道區(qū)和對應的所述源區(qū)或所述漏區(qū)相交疊并用于實現(xiàn)所述柵控溝道區(qū)的溝道和所述源區(qū)或所述漏區(qū)之間的連接。

通過調節(jié)所述源區(qū)和所述漏區(qū)之間的間距和所述柵電極材料層的寬度的比值以及所述導通溝道區(qū)的導通電阻來增加存儲器單元器件的抗漏極干擾能力。

進一步的改進是，通過調節(jié)所述側墻的寬度調節(jié)所述源區(qū)和所述漏區(qū)之間的間距和所述柵電極材料層的寬度的比值。

進一步的改進是，所述存儲器單元器件為耗盡型SONOS器件，所述柵控溝道區(qū)具有第二導電摻雜類型摻雜，所述柵控溝道區(qū)和所述導通溝道區(qū)連接成一整體且采用相同的工藝同時形成。

進一步的改進是，所述溝道區(qū)通過在所述柵極ONO層形成前通過全面注入形成于所述半導體襯底表面。

進一步的改進是，所述存儲器單元器件為增強型SONOS器件，所述柵控溝道區(qū)具有第一導電摻雜類型摻雜。

進一步的改進是，所述柵控溝道區(qū)由第一導電摻雜類型摻雜的所述半導體襯底表面直接組成；所述導通溝道區(qū)通過在所述柵電極材料層形成后采用帶傾角的離子注入形成。

進一步的改進是，所述半導體襯底為硅襯底。

進一步的改進是，所述底部氧化層為淀積氧化硅層，所述中間氮化層為氮化硅層，所述頂部氧化層為氧化硅層。

進一步的改進是，所述柵電極材料層為多晶硅柵。

進一步的改進是，所述側墻由形成于所述多晶硅柵側面的側墻ONO層組成，所述側墻ONO層包括依次疊加于所述多晶硅柵側面的第一氧化硅層、第二氮化硅層和第三氧化硅層。

進一步的改進是，所述存儲器單元器件還包括halo注入?yún)^(qū)和LDD區(qū)，所述halo注入?yún)^(qū)和LDD區(qū)都和所述側墻ONO層中的第二氮化硅層的側面自對準且都是在所述側墻ONO層中的所述第二氮化硅層形成之后采用離子注入工藝形成，通過調節(jié)所述第一氧化硅層和所述第二氮化硅層的寬度使所述halo注入?yún)^(qū)和LDD區(qū)外移。

進一步的改進是，所述源區(qū)和所述漏區(qū)分別和對應的所述側墻的所述第三氧化硅層自對準，通過調節(jié)所述第一氧化硅層、所述第二氮化硅層和所述第三氧化硅層的寬度調節(jié)所述源區(qū)和所述漏區(qū)之間的間距。

進一步的改進是，所述存儲器單元器件為N型器件，第一導電類型為P型，第二導電類型為N型；或者，所述存儲器單元器件為P型器件，第一導電類型為N型，第二導電類型為P型。

本發(fā)明器件對柵極結構進行了改進，改進后的柵極結構中的柵電極材料層和源區(qū)以及漏區(qū)完全不交疊，柵電極材料層所覆蓋形成的柵控溝道區(qū)和對應的源區(qū)或漏區(qū)之間通過和源區(qū)或漏區(qū)導電類型相同的導通溝道區(qū)連接，導通溝道區(qū)的摻雜濃度和結深都低于源區(qū)或漏區(qū)的摻雜濃度和結深，故導通溝道區(qū)具有較大的導通電阻，導通溝道區(qū)具有較大的導通電阻和柵電極材料層和源區(qū)以及漏區(qū)完全不交疊能夠增加存儲器單元器件的抗漏極干擾能力；導通溝道區(qū)的導通電阻增加以及柵電極材料層和源區(qū)以及漏區(qū)之間的未交疊區(qū)域寬度的增加會使存儲器單元器件的抗漏極干擾能力增加且會一直增加到飽和值。

本發(fā)明能夠增加存儲器單元器件的抗漏極干擾能力的原因說明如下：

如圖1所示以及表一所示，圖1中的存儲管都采用本發(fā)明的存儲管結構，當Target單元器件做編程時，B所對應的單元器件的V_WLS即柵極電壓V_G為-4.5V～-2.0V，而V_BL即漏極電壓V_D為0.6V～2.1V，襯底電極電極；V_BPW/V_B為4.5V～-2.0V，可知B所對應的單元器件的存儲管的漏極電壓V_D遠大于襯底電極電壓；V_BPW/V_B，因此，漏極干擾發(fā)生時，柵極ONO層中的底部氧化層即隧穿氧化層中的隧穿電場的大小更多的是由漏極端耦合至底部氧化層和半導體襯底的交界面(interface)處的電勢所決定，本發(fā)明通過使柵電極材料層和源區(qū)以及漏區(qū)完全不交疊，能夠有效地減小漏極電勢耦合至底部氧化層和半導體襯底交界面處的耦合系數(shù)，從而達到降低交界面處的電勢，降低隧穿電場，減小漏極干擾的目的，也即最后能夠改善漏極干擾。

本發(fā)明還能保證存儲器件的編程、擦除、讀的操作的特性基本不變。

另外，本發(fā)明通過將側墻設置為側墻ONO層結構，不僅能夠有效實現(xiàn)柵電極材料層和源區(qū)以及漏區(qū)完全不交疊的結構，還能和現(xiàn)有工藝兼容，且很容易實現(xiàn)不改變單元器件的面積即是單元器件的面積不增加。

附圖說明

下面結合附圖和具體實施方式對本實用新型作進一步詳細的說明：

圖1是現(xiàn)有存儲器的單元器件的陣列圖；

圖2A-圖2D是現(xiàn)有存儲器單元器件的制造方法各步驟中的器件結構示意圖；

圖3是本發(fā)明第一實施例存儲器單元器件的結構示意圖；

圖4A是圖2D所示現(xiàn)有器件的結構仿真圖；

圖4B是圖3所示本發(fā)明第一實施例器件的結構仿真圖；

圖5是本發(fā)明第一實施例器件和現(xiàn)有器件在編程和擦除操作時底部氧化層的電場強度變化的仿真曲線；

圖6A是本發(fā)明第一實施例器件和現(xiàn)有器件在編程狀態(tài)和擦除狀態(tài)下進行讀取數(shù)據(jù)操作時漏極電流的線性坐標仿真曲線；

圖6B是本發(fā)明第一實施例器件和現(xiàn)有器件在編程狀態(tài)和擦除狀態(tài)下進行讀取數(shù)據(jù)操作時漏極電流的對數(shù)坐標仿真曲線；

圖7是本發(fā)明第一實施例器件和現(xiàn)有器件相同的漏極干擾偏壓下底部氧化層中由漏極干擾產生的電場強度的仿真曲線；

圖8是本發(fā)明第二實施例存儲器單元器件的結構示意圖；

圖9A-圖9B是本發(fā)明第一實施例存儲器單元器件的制造方法各步驟中的器件結構示意圖；

圖10A-圖10C是本發(fā)明第二實施例存儲器單元器件的制造方法各步驟中的器件結構示意圖。

具體實施方式

現(xiàn)有存儲器單元器件的多晶硅柵和兩側的源區(qū)和漏區(qū)具有交疊，如圖2A至圖2D所示，是現(xiàn)有存儲器單元器件的制造方法各步驟中的結構示意圖；現(xiàn)有存儲器單元器件的制造方法包括如下步驟：

步驟一、首先進行常規(guī)的阱注入以在半導體襯底如硅襯底101表面形成阱區(qū)。如圖2A所示，之后進行溝道注入(Channel Implant)或耗盡注入(Depletion Implant)并在半導體襯底表面形成溝道區(qū)102。

步驟二、如圖2B所示，接著在半導體襯底101的表面形成依次形成由柵極ONO層106和多晶硅柵103疊加形成的柵極結構。柵極結構需要采用先淀積再進行光刻刻蝕形成。柵極ONO層106由底部氧化層106a，中間氮化層106b和頂部氧化層106c疊加而成。

形成多晶硅柵103之后形成側墻104中的第一氧化硅層104a，接著以第一氧化硅層104a的側面為自對準條件進行輕摻雜漏(LDD)注入和Halo注入形成摻雜區(qū)域107，在本領域中，Halo注入為改善短溝道效應注入。

步驟三、如圖2C所示，形成側墻104中的第二氮化硅層104b，接著以第二氮化硅層104b的側面為自對準條件進行重摻雜的源漏注入形成源區(qū)105a和漏區(qū)105b。由圖2C所示可知，現(xiàn)有方法形成的源區(qū)105a和漏區(qū)105b分別和對應側的多晶硅柵103存在交疊。

步驟四、如圖2D所示，形成側墻104中的第三氧化硅層104c，側墻104最后由第一氧化硅層104a，第二氮化硅層104b和第三氧化硅層104c疊加形成。

由于現(xiàn)有方法形成的源區(qū)105a和漏區(qū)105b分別和對應側的多晶硅柵103存在交疊，這會使得現(xiàn)有器件的抗漏端干擾的能力不夠。

如圖3所示，是本發(fā)明第一實施例存儲器單元器件的結構示意圖；本發(fā)明第一實施例存儲器單元器件的存儲管為耗盡型結構，存儲管包括：

柵極ONO層6，由形成于第一導電類型摻雜的半導體襯底1表面的底部氧化層6a、中間氮化層6b和頂部氧化層6c疊加形成。本發(fā)明第一實施例中，所述半導體襯底1為硅襯底，所述底部氧化層6a為淀積氧化硅層，所述中間氮化層6b為氮化硅層，所述頂部氧化層6c為氧化硅層。

在所述柵極ONO層6的表面形成有柵電極材料層3和側墻4，所述側墻4位于所述柵電極材料層3的兩側面。。本發(fā)明第一實施例中，所述柵電極材料層3為多晶硅柵。所述側墻4由形成于所述多晶硅柵3側面的側墻ONO層4組成，所述側墻ONO層4包括依次疊加于所述多晶硅柵3側面的第一氧化硅層4a、第二氮化硅層4b和第三氧化硅層4c。

在所述柵電極材料層3的兩側的所述側墻4外的所述半導體襯底1表面形成有源區(qū)5a和漏區(qū)5b，所述源區(qū)5a和所述漏區(qū)5b分別和對應的所述側墻4的第三氧化硅層4c自對準，所述源區(qū)5a和所述漏區(qū)5b都由第二導電類型重摻雜區(qū)組成。通過調節(jié)所述第一氧化硅層4a、所述第二氮化硅層4b和所述第三氧化硅層4c的寬度調節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距。

在從所述源區(qū)5a到所述漏區(qū)5b的方向上，所述柵電極材料層3的寬度小于所述源區(qū)5a和所述漏區(qū)5b之間的間距，所述柵電極材料層3和兩側的所述源區(qū)5a和所述漏區(qū)5b完全沒有交疊；所述源區(qū)5a和所述漏區(qū)5b之間形成有溝道區(qū)2，所述溝道區(qū)2包括被所述柵電極材料層3覆蓋的柵控溝道區(qū)2a和位于所述柵控溝道區(qū)2a兩側的導通溝道區(qū)2b。

所述導通溝道區(qū)2b具有第二導電摻雜類型摻雜，所述導通溝道區(qū)2b的摻雜濃度小于所述源區(qū)5a或所述漏區(qū)5b的摻雜濃度，所述導通溝道區(qū)2b的結深小于所述源區(qū)5a或所述漏區(qū)5b的結深；所述導通溝道區(qū)2b和對應的所述源區(qū)5a或所述漏區(qū)5b相交疊并用于實現(xiàn)所述柵控溝道區(qū)2a的溝道和所述源區(qū)5a或所述漏區(qū)5b之間的連接。

通過調節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距和所述柵電極材料層3的寬度的比值以及所述導通溝道區(qū)2b的導通電阻來增加存儲器單元器件的抗漏極干擾能力。導通溝道區(qū)的導通電阻增加以及柵電極材料層和源區(qū)以及漏區(qū)之間的未交疊區(qū)域寬度的增加會使存儲器單元器件的抗漏極干擾能力增加且會一直增加到飽和值。

所述存儲器單元器件還包括halo注入?yún)^(qū)和LDD區(qū)，所述halo注入?yún)^(qū)和LDD區(qū)都分別和所述側墻4的第二氮化硅層4b自對準并通過調節(jié)所述側墻4的所述第一氧化硅層4a和所述第二氮化硅層4b的寬度使所述halo注入?yún)^(qū)和LDD區(qū)外移。

通過調節(jié)所述側墻4的寬度調節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距和所述柵電極材料層3的寬度的比值。

由于本發(fā)明第一實施例存儲器單元器件的存儲管為耗盡型SONOS器件，所述柵控溝道區(qū)2a也具有第二導電摻雜類型摻雜即整個所述溝道區(qū)2都為第二導電類型摻雜。，所述柵控溝道區(qū)2a和所述導通溝道區(qū)2b連接成一整體且采用相同的工藝同時形成，如：所述溝道區(qū)通過在所述柵極ONO層形成前通過全面注入形成于所述半導體襯底表面。

本發(fā)明第一實施例中，所述存儲器單元器件為N型器件，第一導電類型為P型，第二導電類型為N型。在其它實施例中，也能為：所述存儲器單元器件為P型器件，第一導電類型為N型，第二導電類型為P型。

申請人對圖2D所示的現(xiàn)有器件和圖3所示的本發(fā)明第一實施例器件進行了仿真，首先進行了器件結構仿真，如圖4A所示，是圖2D所示現(xiàn)有器件的結構仿真圖；如圖4B所示，是圖3所示本發(fā)明第一實施例器件的結構仿真圖；以N型器件為例，在圖4A中，源區(qū)105a和漏區(qū)105b都為N型重摻雜，硅襯底和多晶硅柵中的摻雜濃度(NetActive)用不同的深度的顏色表示，摻雜濃度的單位為cm^-3即cm^-3，正值表示N型摻雜，負值表示P型摻雜。實線框301所示區(qū)域對應于源區(qū)105a和漏區(qū)105b之間的區(qū)域，由圖4A可知，源區(qū)105a和漏區(qū)105b和多晶硅柵103存在相應的交疊，

在圖4B中，源區(qū)5a和漏區(qū)5b都為N型重摻雜，硅襯底和多晶硅柵中的摻雜濃度(NetActive)用不同的深度的顏色表示，摻雜濃度的單位為cm^-3即cm^-3，正值表示N型摻雜，負值表示P型摻雜，實線框302所示區(qū)域對應于源區(qū)15a和漏區(qū)5b之間的區(qū)域，由圖4B可知，源區(qū)5a和漏區(qū)5b和多晶硅柵103之間完全不存在交疊。

圖4A和圖4B中X坐標和Y坐標分別對應器件的橫向和縱向尺寸，單位都是μm。在圖4A和圖4B的基礎上，還進行了如下仿真：

下面仿真時存儲器單元器件的操作條件如表一所示前面的表一所示，仿真時采用的陣列結構如圖1所示。

如圖5所示，是本發(fā)明第一實施例器件和現(xiàn)有器件在編程和擦除操作時底部氧化層的電場強度變化的仿真曲線；

曲線401對應于現(xiàn)有器件在擦除操作時底部氧化層的電場強度變化的仿真曲線；曲線402對應于本發(fā)明第一實施例器件在擦除操作時底部氧化層的電場強度變化的仿真曲線。

曲線403對應于現(xiàn)有器件在編程操作時底部氧化層的電場強度變化的仿真曲線；曲線404對應于本發(fā)明第一實施例器件在編程操作時底部氧化層的電場強度變化的仿真曲線。

可以看出，曲線401和402基本重合，曲線403和404基本重合，所以本發(fā)明第一實施例器件和現(xiàn)有器件在編程和擦除操作時底部氧化層的電場強度幾乎不變。

如圖6A所示，是本發(fā)明第一實施例器件和現(xiàn)有器件在編程狀態(tài)和擦除狀態(tài)進行讀取數(shù)據(jù)操作時漏極電流的線性坐標仿真曲線；

曲線405對應于現(xiàn)有器件在擦除狀態(tài)進行讀取數(shù)據(jù)操作時漏極電流的線性坐標仿真曲線；曲線406對應于本發(fā)明第一實施例器件在擦除狀態(tài)進行讀取數(shù)據(jù)操作時漏極電流的線性坐標仿真曲線；

曲線407對應于現(xiàn)有器件在編程狀態(tài)進行讀取數(shù)據(jù)操作時漏極電流的線性坐標仿真曲線；曲線408對應于本發(fā)明第一實施例器件在編程狀態(tài)進行讀取數(shù)據(jù)操作時漏極電流的線性坐標仿真曲線。

如圖6B所示，是本發(fā)明第一實施例器件和現(xiàn)有器件在編程狀態(tài)和擦除狀態(tài)進行讀取數(shù)據(jù)操作時漏極電流的對數(shù)坐標仿真曲線；

線409對應于現(xiàn)有器件在擦除狀態(tài)進行讀取數(shù)據(jù)操作時漏極電流的對數(shù)坐標仿真曲線；曲線410對應于本發(fā)明第一實施例器件在擦除狀態(tài)進行讀取數(shù)據(jù)操作時漏極電流的對數(shù)坐標仿真曲線；

曲線411對應于現(xiàn)有器件在編程狀態(tài)進行讀取數(shù)據(jù)操作時漏極電流的對數(shù)坐標仿真曲線；曲線412對應于本發(fā)明第一實施例器件在編程狀態(tài)進行讀取數(shù)據(jù)操作時漏極電流的對數(shù)坐標仿真曲線。

從圖6A和圖6B的線性和對數(shù)坐標仿真曲線可以看出，本發(fā)明第一實施例器件和現(xiàn)有器件在編程狀態(tài)和擦除狀態(tài)下讀取數(shù)據(jù)操作時的漏極電流變化不大，足以將編程和擦除狀態(tài)區(qū)分并讀取出來。

由圖5和圖6A和圖6B，本發(fā)明第一實施例器件使得器件的在編程和擦除操作過程中的電場以及在讀取過程中的漏極電流得到了良好的保持。

除了上述在編程、擦除和讀取過程中器件的性能得到良好的保持外，本發(fā)明第一實施例還能實現(xiàn)降低GIDL。

除了降低GIDL之外，本發(fā)明第一實施例還能夠明顯改善器件的Drain disturb。如圖7所示，是本發(fā)明第一實施例器件和現(xiàn)有器件相同的漏極干擾偏壓下底部氧化層中由漏極干擾產生的電場強度的仿真曲線；其中，曲線413是現(xiàn)有器件在漏極干擾偏壓下底部氧化層中由漏極干擾產生的電場強度的仿真曲線，曲線414是本發(fā)明第一實施例器件在漏極干擾偏壓下底部氧化層中由漏極干擾產生的的電場強度的仿真曲線。可知，本發(fā)明第一實施例器件能降低漏極干擾發(fā)生時底部氧化層中的電場強度，漏極干擾發(fā)生時底部氧化層中的電場強度越小，存儲在氮化硅中的電子越不容易從底部氧化層發(fā)生隧穿而使存儲電荷流失，從而能夠改善漏極干擾。

如圖8所示，是本發(fā)明第二實施例存儲器單元器件的結構示意圖；本發(fā)明第二實施例存儲器單元器件的存儲管為增強型結構，本發(fā)明第二實施例存儲器單元器件和本發(fā)明第一實施例存儲器單元器件的區(qū)別之處為：所述柵控溝道區(qū)2a具有第一導電摻雜類型摻雜；在本發(fā)明第二實施例器件結構中，所述柵控溝道區(qū)2a由第一導電摻雜類型摻雜的所述半導體襯底1表面直接組成；所述導通溝道區(qū)2b通過在所述柵電極材料層3形成后采用帶傾角的離子注入形成，具體為:所述柵電極材料層3為多晶硅柵，所述側墻4為由側墻ONO層組成，所述側墻ONO層4包括依次疊加于所述多晶硅柵3側面的第一氧化硅層4a、第二氮化硅層4b和第三氧化硅層4c的組成，所述導通溝道區(qū)2b是在所述側墻4的第一氧化硅層4a形成后通過離子注入形成。所述導通溝道區(qū)2b實現(xiàn)所述柵控溝道區(qū)2a形成的溝道和源區(qū)5a和漏區(qū)5b之間的連接。所述柵控溝道區(qū)2a的溝道則是通過對所述柵電極材料層3加大于閾值電壓的柵極電極即可形成。

如圖9A至圖9B所示，是本發(fā)明第一實施例存儲器單元器件的制造方法各步驟中的器件結構示意圖；本發(fā)明第一實施例方法用于制造如圖3所示的本發(fā)明第一實施例器件；本發(fā)明第一實施例存儲器單元器件的制造方法中形成存儲器單元器件的存儲管的步驟包括：

步驟一、如圖9A所示，全面注入形成于所述半導體襯底1表面形成第二導電摻雜類型摻雜的溝道區(qū)2。所述半導體襯底1為硅襯底。

如圖9B所示，在第一導電類型摻雜的半導體襯底1表面形成由底部氧化層6a、中間氮化層6b和頂部氧化層6c疊加而成的柵極ONO層6。所述底部氧化層6a為淀積氧化硅層，所述中間氮化層6b為氮化硅層，所述頂部氧化層6c為氧化硅層。

在所述柵極ONO層6的表面形成柵電極材料層3，所述柵電極材料層3為多晶硅柵。

所述溝道區(qū)2分為連接成一整體所述柵控溝道區(qū)2a和所述導通溝道區(qū)2b。被所述柵電極材料層3覆蓋部分為柵控溝道區(qū)2a，位于所述柵控溝道區(qū)2a兩側的為導通溝道區(qū)2b。

步驟二、如圖9B所示，在所述柵電極材料層3的兩側面形成側墻4。

所述側墻4由形成于所述多晶硅柵側面的側墻ONO層4組成，所述側墻ONO層4包括依次疊加于所述多晶硅柵側面的第一氧化硅層4a、第二氮化硅層4b和第三氧化硅層4c。

本發(fā)明第一實施例方法中，所述存儲器單元器件還包括halo注入?yún)^(qū)和LDD區(qū)。如圖9B所示，在形成側墻4的前兩層即第一氧化硅層4a、第二氮化硅層4b之后，以所述側墻ONO層4中的第二氮化硅層4b的側面為自對準條件進行離子注入形成halo注入?yún)^(qū)和LDD區(qū)，通過調節(jié)所述第一氧化硅層4a和所述第二氮化硅層4b的寬度使所述halo注入?yún)^(qū)和LDD區(qū)外移。

如圖3所示，之后形成側墻4的最后一層即第三氧化硅層4c。

步驟三、如圖3所示，進行第二導電類型重摻雜注入在所述柵電極材料層3的兩側的所述側墻4外的所述半導體襯底1表面形成源區(qū)5a和漏區(qū)5b，所述源區(qū)5a和所述漏區(qū)5b分別和對應的所述側墻4的第三氧化硅層4c自對準；通過調節(jié)所述第一氧化硅層4a、所述第二氮化硅層4b和所述第三氧化硅層4c的寬度調節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距。

在從所述源區(qū)5a到所述漏區(qū)5b的方向上，所述柵電極材料層3的寬度小于所述源區(qū)5a和所述漏區(qū)5b之間的間距，所述柵電極材料層3和兩側的所述源區(qū)5a和所述漏區(qū)5b完全沒有交疊；所述溝道區(qū)2位于所述源區(qū)5a和所述漏區(qū)5b之間。

所述導通溝道區(qū)2b具有第二導電摻雜類型摻雜即和所述源區(qū)5a和所述漏區(qū)5b的摻雜類型都相同，所述導通溝道區(qū)2b的摻雜濃度小于所述源區(qū)5a或所述漏區(qū)5b的摻雜濃度，所述導通溝道區(qū)2b的結深小于所述源區(qū)5a或所述漏區(qū)5b的結深；所述導通溝道區(qū)2b和對應的所述源區(qū)5a或所述漏區(qū)5b相交疊并用于實現(xiàn)所述柵控溝道區(qū)2a的溝道和所述源區(qū)5a或所述漏區(qū)5b之間的連接。

通過調節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距和所述柵電極材料層3的寬度的比值以及所述導通溝道區(qū)2b的導通電阻來增加存儲器單元器件的抗漏極干擾能力。

通過調節(jié)所述側墻4的寬度調節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距和所述柵電極材料層3的寬度的比值。

本發(fā)明第一實施例方法個中，所述存儲器單元器件為N型器件，第一導電類型為P型，第二導電類型為N型。在其它實施例中，也能為：所述存儲器單元器件為P型器件，第一導電類型為N型，第二導電類型為P型。

如圖10A至圖10C所示，是本發(fā)明第二實施例存儲器單元器件的制造方法各步驟中的器件結構示意圖；本發(fā)明第二實施例方法用于制造如圖8所示的本發(fā)明第二實施例器件，；本發(fā)明第二實施例存儲器單元器件的制造方法中形成存儲器單元器件的存儲管的步驟包括：

步驟一、如圖10A所示，在第一導電類型摻雜的半導體襯底1表面形成由底部氧化層6a、中間氮化層6b和頂部氧化層6c疊加而成的柵極ONO層6。所述半導體襯底1為硅襯底。所述底部氧化層6a為淀積氧化硅層，所述中間氮化層6b為氮化硅層，所述頂部氧化層6c為氧化硅層。

在所述柵極ONO層6的表面形成柵電極材料層3，所述柵電極材料層3為多晶硅柵。

步驟二、如圖10A所示，在所述柵電極材料層3的兩側面形成側墻4。

所述側墻4由形成于所述多晶硅柵側面的側墻ONO層4組成，所述側墻ONO層4包括依次疊加于所述多晶硅柵側面的第一氧化硅層4a、第二氮化硅層4b和第三氧化硅層4c。

在圖10A所示的分步驟中先形成側墻4的第一氧化硅層4a。之后進行采用帶傾角的第二導電類型的離子注入并形成注入?yún)^(qū)域7，注入?yún)^(qū)域7用于形成導通溝道區(qū)2b。所述柵控溝道區(qū)2a由第一導電摻雜類型摻雜的所述半導體襯底1表面直接組成。所述柵控溝道區(qū)2a和所述導通溝道區(qū)2b一起組成溝道區(qū)2。

本發(fā)明第二實施例方法中，所述存儲器單元器件還包括halo注入?yún)^(qū)和LDD區(qū)。如圖10B所示，繼續(xù)形成側墻4的的第二氮化硅層4b，接著以所述側墻ONO層4中的第二氮化硅層4b的側面為自對準條件進行離子注入形成halo注入?yún)^(qū)和LDD區(qū)，通過調節(jié)所述第一氧化硅層4a和所述第二氮化硅層4b的寬度使所述halo注入?yún)^(qū)和LDD區(qū)外移。圖10B中halo注入?yún)^(qū)和LDD區(qū)用注入?yún)^(qū)域8表示。

如圖10C所示，之后形成側墻4的最后一層即第三氧化硅層4c。

步驟三、如圖10C所示，進行第二導電類型重摻雜注入在所述柵電極材料層3的兩側的所述側墻4外的所述半導體襯底1表面形成源區(qū)5a和漏區(qū)5b，所述源區(qū)5a和所述漏區(qū)5b分別和對應的所述側墻4的第三氧化硅層4c自對準；通過調節(jié)所述第一氧化硅層4a、所述第二氮化硅層4b和所述第三氧化硅層4c的寬度調節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距。

最后進行退火處理形成如圖8所示的結構。

在從所述源區(qū)5a到所述漏區(qū)5b的方向上，所述柵電極材料層3的寬度小于所述源區(qū)5a和所述漏區(qū)5b之間的間距，所述柵電極材料層3和兩側的所述源區(qū)5a和所述漏區(qū)5b完全沒有交疊；所述溝道區(qū)2位于所述源區(qū)5a和所述漏區(qū)5b之間。

所述導通溝道區(qū)2b具有第二導電摻雜類型摻雜即和所述源區(qū)5a和所述漏區(qū)5b的摻雜類型都相同，所述導通溝道區(qū)2b的摻雜濃度小于所述源區(qū)5a或所述漏區(qū)5b的摻雜濃度，所述導通溝道區(qū)2b的結深小于所述源區(qū)5a或所述漏區(qū)5b的結深；所述導通溝道區(qū)2b和對應的所述源區(qū)5a或所述漏區(qū)5b相交疊并用于實現(xiàn)所述柵控溝道區(qū)2a的溝道和所述源區(qū)5a或所述漏區(qū)5b之間的連接。

通過調節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距和所述柵電極材料層3的寬度的比值以及所述導通溝道區(qū)2b的導通電阻來增加存儲器單元器件的抗漏極干擾能力。

通過調節(jié)所述側墻4的寬度調節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距和所述柵電極材料層3的寬度的比值。

本發(fā)明第二實施例方法中，所述存儲器單元器件為N型器件，第一導電類型為P型，第二導電類型為N型。在其它實施例中，也能為：所述存儲器單元器件為P型器件，第一導電類型為N型，第二導電類型為P型。

以上通過具體實施例對本發(fā)明進行了詳細的說明，但這些并非構成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發(fā)明的保護范圍。