本發(fā)明涉及存儲器制造技術領域，尤其涉及一種嵌入式閃存的隔離方法和制備方法。

背景技術：

嵌入式閃存（embedded flash）制備工藝中，制備存儲結構的flash（閃存）工藝和制備邏輯電路結構的logic（邏輯）電路工藝是兩個不同的工藝，其兩者之間存在差異。

而目前通行的制備方法，并沒有將flash工藝和logic電路工藝嚴格區(qū)分，導致形成存儲結構的flash工藝同樣會作用在邏輯電路區(qū)域，并且基于flash工藝評估logic電路工藝。這種做法的弊端是會因為flash工藝中的干法刻蝕（dry etch）和濕法刻蝕（wet etch）步驟對邏輯電路區(qū)形成不易發(fā)現(xiàn)的損害，在后續(xù)logic電路工藝時產(chǎn)生不利影響，并最終影響整個嵌入式閃存的器件性能。

因此，需要研發(fā)一種方法，以避免在flash工藝中對邏輯電路區(qū)造成影響。

技術實現(xiàn)要素：

鑒于上述技術問題，本發(fā)明提供一種嵌入式閃存的隔離方法以及制備方法，從工藝整合的角度考量，優(yōu)化工藝順序，實現(xiàn)在存儲結構制備時對邏輯電路區(qū)的隔離。

本發(fā)明解決上述技術問題的主要技術方案為：

一種嵌入式閃存的隔離方法，其特征在于，包括：

步驟一，提供一半導體襯底，所述半導體襯底上設置有存儲器件區(qū)和邏輯電路區(qū)；

步驟二，形成一介質(zhì)層覆蓋所述半導體襯底的表面；

步驟三，形成一硬掩膜層覆蓋所述介質(zhì)層；

步驟四，去除位于所述存儲器件區(qū)上方的所述硬掩模層，使所述存儲器件區(qū)上方的所述介質(zhì)層暴露；

步驟五，以所述邏輯電路區(qū)上方的所述硬掩模層為掩膜，采用濕法刻蝕工藝去除所述存儲器件區(qū)上方的所述介質(zhì)層；以及

步驟六，去除所述邏輯電路區(qū)上方的所述硬掩模層，以暴露所述邏輯電路區(qū)上方的所述介質(zhì)層，所述邏輯電路區(qū)上方的所述介質(zhì)層將所述邏輯電路區(qū)隔離。

優(yōu)選的，上述的隔離方法，其中，所述硬掩模層的材質(zhì)為二氧化硅。

優(yōu)選的，上述的隔離方法，其中，所述步驟四包括：

形成光刻膠覆蓋所述邏輯電路區(qū)；

采用濕法刻蝕工藝去除位于所述存儲器件區(qū)上方的所述硬掩模層，使所述存儲器件區(qū)上方的所述介質(zhì)層暴露；以及

去除所述光刻膠。

優(yōu)選的，上述的隔離方法，其中，所述介質(zhì)層包括依次疊置于所述半導體襯底表面的二氧化硅薄膜和氮化硅薄膜。

優(yōu)選的，上述的隔離方法，其中，在所述步驟五中，所述采用濕法刻蝕工藝去除所述存儲器件區(qū)上方的所述介質(zhì)層時，僅去除位于所述存儲器件區(qū)上方的所述氮化硅薄膜。

優(yōu)選的，上述的隔離方法，其中，在所述步驟六中，所述去除所述邏輯電路區(qū)上方的所述硬掩模層的同時，將所述存儲器件區(qū)上方的所述二氧化硅薄膜去除。

優(yōu)選的，上述的隔離方法，其中，在所述步驟五中，采用熱磷酸去除位于所述存儲器件區(qū)上方的所述氮化硅薄膜。

優(yōu)選的，上述的隔離方法，其中，所述半導體襯底表面形成有多個淺溝槽，所述淺溝槽內(nèi)填充絕緣物。

本發(fā)明還提供一種嵌入式閃存的制備方法，其特征在于，包括：

步驟S1，提供一半導體襯底，所述半導體襯底上設置有存儲器件區(qū)和邏輯電路區(qū)；

步驟S2，在所述半導體襯底表面刻蝕形成多個淺溝槽，并于所述淺溝槽內(nèi)填充絕緣物；

步驟S3，采用上述任一權利要求所述的隔離方法將所述邏輯電路區(qū)隔離；

步驟S4，繼續(xù)于所述存儲器件區(qū)制備存儲結構后，去除所述邏輯電路區(qū)上方的所述介質(zhì)層；以及

步驟S5，于所述邏輯電路區(qū)形成邏輯電路。

優(yōu)選的，上述的制備方法，其中于，所述存儲結構包括多個存儲單元。

上述技術方案具有如下優(yōu)點或有益效果：

本發(fā)明的隔離方法通過在半導體襯底的介質(zhì)層上方形成一層二氧化硅硬掩模層，從而實現(xiàn)利用濕法刻蝕進行圖形轉(zhuǎn)移而保留邏輯電路區(qū)上方的介質(zhì)層以作隔離用，克服了傳統(tǒng)工藝中半導體襯底表面的介質(zhì)層沒有辦法用濕法蝕刻的方式進行圖形轉(zhuǎn)移的弊端。

附圖說明

參考所附附圖，以更加充分地描述本發(fā)明的實施例。然而，所附附圖僅用于說明和闡述，并不構成對本發(fā)明范圍的限制。

圖1是本發(fā)明的嵌入式閃存的隔離方法的流程圖；

圖2~圖8是本發(fā)明的隔離方法中各步驟的結構圖；

圖9是本發(fā)明的嵌入式閃存的制備方法的流程圖。

具體實施方式

下面結合附圖和具體實施例對本發(fā)明作進一步說明，但不作為本發(fā)明的限定。

需要說明的是，在不沖突的前提下，以下描述的技術方案和技術方案中的技術特征可以相互組合。

實施例一：

本實施例提供一種嵌入式閃存的隔離方法，參照圖1~圖8所示，該隔離方法包括：

步驟一，如圖2所示，提供一半導體襯底，該半導體襯底上設置有存儲器件區(qū)12和邏輯電路區(qū)11；優(yōu)選的，該半導體襯底為硅襯底，在該硅襯底上形成有多個淺溝槽，淺溝槽內(nèi)填充絕緣物形成圖中所示的邏輯電路區(qū)凸起形貌110和存儲器件區(qū)凸起形貌120。

步驟二，如圖3所示，沉積介質(zhì)層覆蓋半導體襯底的上表面（也即覆蓋在存儲器件區(qū)12和邏輯電路區(qū)11的表面，更確切地說，是覆蓋在存儲器件區(qū)12和邏輯電路區(qū)11的上表面、邏輯電路區(qū)凸起形貌110的上表面和側(cè)壁、以及存儲器件區(qū)凸起形貌120的上表面和側(cè)壁），形成如圖2所示的結構。在該步中，作為一個優(yōu)選的實施方式，介質(zhì)層包括依次疊置于半導體襯底表面的二氧化硅薄膜21和氮化硅薄膜22。

步驟三，如圖4所示，形成一硬掩模層3覆蓋介質(zhì)層。在該步中，作為一個優(yōu)選的實施方式，硬掩模層3的材質(zhì)為二氧化硅。

步驟四，如圖6所示，去除位于存儲器件區(qū)12上方的硬掩模層，使存儲器件區(qū)12上方的介質(zhì)層暴露，并使邏輯電路區(qū)11上方保留剩余硬掩模層30。在該步中，作為一個優(yōu)選的實施方式，如圖5所示，去除位于存儲器件區(qū)12上方的硬掩模層的步驟包括：沉積光刻膠4覆蓋邏輯電路區(qū)11；采用濕法刻蝕去除存儲器件區(qū)12上方的硬掩模層；然后再去除光刻膠4，以使邏輯電路區(qū)11上方保留剩余硬掩模層30。

步驟五，以剩余硬掩模層30（也即邏輯電路區(qū)11上方的硬掩模層）為掩膜，采用濕法刻蝕工藝去除存儲器件區(qū)12上方的介質(zhì)層。在該步中，作為一個優(yōu)選的實施方式，如圖7所示，采用濕法刻蝕工藝去除存儲器件區(qū)12上方的介質(zhì)層時，僅去除位于存儲器件區(qū)12上方的氮化硅薄膜，使邏輯電路區(qū)11上方保留剩余氮化硅薄膜220。進一步的，作為一個優(yōu)選的實施方式，采用熱磷酸去除位于存儲器件區(qū)12上方的氮化硅薄膜，而邏輯電路區(qū)11因有剩余硬掩模層30的保護，其上方的氮化硅薄膜不受影響。

步驟六，去除邏輯電路區(qū)11上的剩余硬掩模層30，以暴露邏輯電路區(qū)11上方的剩余介質(zhì)層，以使剩余介質(zhì)層將邏輯電路區(qū)11隔離。在該步中，作為一個優(yōu)選的實施方式，如圖8所示，去除邏輯電路區(qū)11上的剩余硬掩模層30時，同時將上一步中保留下的存儲器件區(qū)12上方的二氧化硅薄膜去除，使邏輯電路區(qū)11上方保留剩余二氧化硅薄膜210。從而，剩余二氧化硅薄膜210和剩余氮化硅薄膜220形成剩余介質(zhì)層將邏輯電路區(qū)11隔離。

本實施例所提供的隔離方法，通過在半導體襯底的介質(zhì)層上方沉積一層二氧化硅硬掩模層，從而實現(xiàn)利用濕法刻蝕進行圖形轉(zhuǎn)移而保留邏輯電路區(qū)上方的介質(zhì)層以作隔離用，克服了傳統(tǒng)工藝中半導體襯底表面的介質(zhì)層沒有辦法用濕法蝕刻的方式進行圖形轉(zhuǎn)移的弊端。

實施例二：

基于實施例一的隔離方法，本實施例提供一種嵌入式閃存的制備方法，參照圖9并結合上述的圖2~圖8所示，本實施例的制備方法主要包括以下步驟：

步驟S1，提供一半導體襯底，該半導體襯底上設置有存儲器件區(qū)12和邏輯電路區(qū)11；

步驟S2，在半導體襯底表面刻蝕形成多個淺溝槽，并于淺溝槽內(nèi)填充絕緣物，形成邏輯電路區(qū)凸起形貌110和存儲器件區(qū)凸起形貌120；

步驟S3，采用如實施例一所述的隔離方法將邏輯電路區(qū)11隔離；

步驟S4，繼續(xù)于存儲器件區(qū)12制備存儲結構后，去除邏輯電路區(qū)11上方的剩余介質(zhì)層；以及

步驟S5，于邏輯電路區(qū)11形成邏輯電路結構，從而完成嵌入式閃存的制備。

基于上述的技術方案，作為一個優(yōu)選的實施方式，在存儲器件區(qū)12制備的存儲結構包括多個存儲單元，這些存儲單元的結構和制備可遵照現(xiàn)有工藝對于嵌入式閃存的存儲單元的制備工藝進行，本發(fā)明對此不作限制。

本實施例提供的制備方法，在邏輯電路區(qū)11的隔離做好之后進行存儲器件區(qū)12的存儲結構的制備，在存儲器件區(qū)12制備完存儲結構之后再去除邏輯電路區(qū)11的隔離，可以很好地保護邏輯電路區(qū)11，不會因為存儲結構的制備工藝對邏輯電路區(qū)造成影響，并且保證了邏輯電路區(qū)11和存儲器件區(qū)12在制備時的獨立性。

以上所述僅為本發(fā)明較佳的實施例，并非因此限制本發(fā)明的實施方式及保護范圍，對于本領域技術人員而言，應當能夠意識到凡運用本發(fā)明說明書及圖示內(nèi)容所作出的等同替換和顯而易見的變化所得到的方案，均應當包含在本發(fā)明的保護范圍內(nèi)。