專利名稱：帶有電設(shè)備的硅基光設(shè)備的cmos兼容集成的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于硅基光設(shè)備的傳統(tǒng)CMOS兼容制造技術(shù)，更特別的是，涉及可以在絕緣層上覆硅(SOI)結(jié)構(gòu)上集成帶有硅基無源光設(shè)備和有源光電設(shè)備的傳統(tǒng)CMOS電設(shè)備的CMOS兼容制造技術(shù)的使用。
背景技術(shù)：
集成電路可以在絕緣層上覆硅(SOI)的基質(zhì)上進(jìn)行加工以達(dá)到(與大塊的硅基質(zhì)相比)更高的設(shè)備速度和/或更低的功耗。SOI結(jié)構(gòu)包括硅基質(zhì)、被包埋的絕緣層(例如二氧化硅)以及相對薄的(例如亞微米)單晶硅表面層，其中這種表面層通常被稱作“SOI”層。在光學(xué)領(lǐng)域，SOI可以被用作紅外波長(1.1μm～5.0μm)的波導(dǎo)層，其中硅幾乎是透明的。通過在波導(dǎo)層形成可反射的、狹薄的以及傳導(dǎo)的界面，可以實現(xiàn)無源光設(shè)備(例如鏡子、脊形波導(dǎo)、透鏡以及光柵等)。另外，使用在集成電路中實現(xiàn)電子功能的相同自由載體(電子和空穴)，可以靈活操控硅中的光。硅中自由載體的注入或者遷移可以影響波導(dǎo)的實數(shù)和虛數(shù)折射率(real andimaginary index)，并引起通過波導(dǎo)傳輸?shù)墓獾闹芟嘁苿游?。如果正確地設(shè)計并與硅波導(dǎo)中光限制(confinement)相結(jié)合的話，電設(shè)備會調(diào)節(jié)波導(dǎo)的光性能，進(jìn)而影響光學(xué)模式。結(jié)果，SOI技術(shù)為電子的、無源光的以及有源光電的設(shè)備的單片集成電路提供了強大的平臺。
為了充分利用一直研究的在SOI平臺上制作電設(shè)備的基礎(chǔ)知識和專門技術(shù)，必須使用與制造電設(shè)備相同薄的SOI層來制造無源光和有源光電設(shè)備。因此，有效地將光耦合入相對薄的SOI層、低損失的引導(dǎo)光并實現(xiàn)對光在高速下靈活操縱(例如，調(diào)節(jié)和檢測)的這種能力，需要在不顯著地影響傳統(tǒng)電路性能的情況下完成。為了能夠利用開發(fā)的硅集成電路工業(yè)的投資、基礎(chǔ)以及規(guī)律，光設(shè)備和光電設(shè)備的設(shè)備結(jié)構(gòu)和制造方法必須要適應(yīng)集成電路工業(yè)的發(fā)展。
SOI基電設(shè)備以及許多設(shè)備體系結(jié)構(gòu)(例如局部耗散的CMOS、完全耗散的CMOS以及BiCMOS等)是本領(lǐng)域中已知的并且目前正使用在大量生產(chǎn)先進(jìn)集成電路中以實現(xiàn)高性能。
圖1表示了現(xiàn)有技術(shù)的SOI基CMOS設(shè)備10的示例。正如已知的，CMOS設(shè)備包含PMOS(P-通道)晶體管12和NMOS(N-通道)晶體管14。SOI結(jié)構(gòu)包含硅基質(zhì)16、包埋的絕緣層18和相對薄的SOI層20。在PMOS晶體管12和NMOS晶體管14之間的電隔離是通過去除非晶體管區(qū)域的SOI層20部分，并用電介質(zhì)絕緣材料填充這些區(qū)域來實現(xiàn)的，如圖1中的絕緣區(qū)22所示。
在常規(guī)現(xiàn)有技術(shù)CMOS工藝中，晶體管通常使用下面示范的步驟來形成·使用適當(dāng)?shù)膿诫s類型和分布對SOI層20的活性區(qū)進(jìn)行摻雜，以形成每個設(shè)備的主體區(qū)和通道區(qū)，例如PMOS晶體管12的n-型主體區(qū)24和p-通道區(qū)26，以及NMOS晶體管14的p-型主體區(qū)28和n-通道區(qū)30。
·形成薄柵絕緣層以覆蓋通道區(qū)26和30，其中如果使用氧的話，通過使用熱處理來生長該絕緣層，形成PMOS晶體管柵極絕緣體34和NMOS晶體管柵極絕緣體36的絕緣層。
·通過沉積，摻雜以及對硅層進(jìn)行圖形化(通常以聚硅的形式)，形成PMOS晶體管柵極區(qū)38和NMOS晶體管柵極區(qū)40。
·在PMOS晶體管柵極區(qū)38的任一側(cè)形成側(cè)壁間隔(sidewall spacers)42和44，以及在NMOS晶體管柵極區(qū)40的任一側(cè)形成側(cè)壁間隔46和48。
·使用照相平版法/離子滲入法，形成自排列源以及漏極部分(利用側(cè)壁間隔)，為PMOS晶體管12形成p+漏極和源區(qū)50和52，以及為NMOS晶體管14形成漏極和源區(qū)54和56。
·在電接觸區(qū)形成硅化物，例如PMOS晶體管12的硅化物接觸區(qū)58、60和62，以及NMOS晶體管14的硅化物接觸區(qū)64、66和68。
·形成最終的接觸以及多層金屬化結(jié)構(gòu)(如圖4所示，將在下面討論)。
需要注意的是，上面的工藝描述只是作為示例來表示通常所使用的NMOS和PMOS晶體管設(shè)備的結(jié)構(gòu)(CMOS技術(shù)中使用的基本元件)以及制造CMOS設(shè)備的通常工藝步驟。取決于所使用技術(shù)(CMOS和BiCMOS等)以及制作工具，可以使用不同的工藝步驟來制造大量不同的晶體管結(jié)構(gòu)。
在MOS晶體管中，通過對晶體管的源、漏極以及柵極區(qū)的硅化物接觸施加適當(dāng)?shù)碾妷阂孕纬赏ǖ绤^(qū)(例如圖1中的通道區(qū)26和30)。通過調(diào)節(jié)柵電壓來調(diào)節(jié)通道區(qū)的電導(dǎo)，從而調(diào)節(jié)源和漏極之間的電流。為了將與柵極區(qū)相關(guān)的阻抗最小化，使用適當(dāng)?shù)碾s質(zhì)對聚硅材料進(jìn)行深度摻雜以得到“金屬類似”的電性能。
現(xiàn)有技術(shù)描述了使用相對厚的SOI層(例如幾微米厚)來制作光電設(shè)備。厚SOI層的使用將光波導(dǎo)和光電設(shè)備限制為多模，很難最佳利用自由載體基電光效以進(jìn)行光的操控。而且，由于在厚SOI層所形成的塊狀硅區(qū)，不能夠?qū)崿F(xiàn)傳統(tǒng)SOI CMOS電子學(xué)的高速和低功率。另外，需要低分辨率、非傳統(tǒng)的工藝?yán)缟疃确磻?yīng)離子蝕刻(RIE)來確定光設(shè)備，而且所得到的拓?fù)?topology)也限制了傳統(tǒng)平板化和多水平金屬化工藝的應(yīng)用，進(jìn)一步限制實現(xiàn)在相同基質(zhì)上結(jié)合光電設(shè)備的高品質(zhì)電學(xué)性能。
發(fā)明的簡要說明本發(fā)明著眼于現(xiàn)有技術(shù)的需要，其涉及CMOS兼容制造技術(shù)的應(yīng)用，該技術(shù)用于實現(xiàn)在共用SOI晶片上集成帶有硅基無源光設(shè)備和有源光電設(shè)備的傳統(tǒng)CMOS電設(shè)備。
根據(jù)本發(fā)明，在開始任何設(shè)備制造前，首先進(jìn)行晶片級別測試以確定SOI晶片的質(zhì)量，從而極大降低影響光性能和制造設(shè)備產(chǎn)量的光缺陷的可能性。一旦晶片被認(rèn)為是“有資格的”(從光和電缺陷兩個角度判定)，使用傳統(tǒng)的CMOS工藝步驟形成了與電、無源光和有源光電的元件相連的各種層。在本發(fā)明的一個實施方式中，電設(shè)備的各種區(qū)與光學(xué)元件同時形成。
在本發(fā)明的另一實施方式中，使用共用的絕緣體和共用的硅層來形成電的、無源光的和有源光電的設(shè)備。對共用硅層的不同區(qū)進(jìn)行不同的摻雜以得到用于電設(shè)備的“金屬類似”柵極區(qū)、用于有源光電設(shè)備的“半導(dǎo)體類似”硅區(qū)以及用于無源光設(shè)備的“絕緣體類似”硅區(qū)。
在本發(fā)明的另一個實施方式中，首先在SOI基質(zhì)上形成與無源光元件和有源光電元件相連的薄絕緣層和光學(xué)硅層。接下來，在相同SOI基質(zhì)的其他區(qū)形成與電學(xué)元件相連的絕緣層和硅層。
本發(fā)明的一個重要方面是使用一組共用的絕緣隔離層、接觸物并通過為連接光學(xué)和電學(xué)元件不同區(qū)而形成開口和金屬化層。在工藝的最后步驟中形成用來將光輸入信號輸入SOI層的開口。
通過引用附圖，本發(fā)明的各種其他裝置和性能將在下面的討論中清楚地描述。


關(guān)于附圖，其中相同的數(shù)字代表幾個視圖中相同的部分。
圖1描述現(xiàn)有技術(shù)CMOS設(shè)備的一個示例，包含PMOS和NMOS晶體管；圖2是一種用來檢測光信號傳播過程中在相對薄的SOI層之間引起斑紋的光缺陷存在的裝置；圖3描述本發(fā)明的一個實施方式，其描述了利用一個共同的表面SOI層，在共同的SOI基質(zhì)上形成電PMOS晶體管、有緣光電設(shè)備和無源光設(shè)備；圖4描述與圖3相同的設(shè)備，其包括使用一組共同的金屬化層為電設(shè)備和有源光電設(shè)備提供電連接；和圖5描述一個最終示例結(jié)構(gòu)，其包括通過金屬層和絕緣層的開口來暴露SOI層的區(qū)，其為SOI層之間的波導(dǎo)區(qū)提供外部光信號的耦聯(lián)。
詳細(xì)說明如上面所述，本發(fā)明公開了一種CMOS兼容加工方案來制備帶有傳統(tǒng)CMOS電設(shè)備的平面光的和光電的設(shè)備，其沒有顯著地改變高速/低功率CMOS晶體管/電路的性能，并有高產(chǎn)率。
當(dāng)開始在亞微米厚的SOI層上研究光和光電設(shè)備時，發(fā)明人在某些樣品中觀察到了后面稱為“斑紋”的現(xiàn)象。概括地說，當(dāng)光沿著亞微米的SOI層傳播遇到某種類型的光缺陷時會出現(xiàn)“斑紋”。缺陷會擾亂波導(dǎo)的局部有效折射率并導(dǎo)致散射發(fā)生，有時也產(chǎn)生降低所形成的光元件性能的干涉圖。
已經(jīng)發(fā)現(xiàn)影響SOI晶片光性能的大多數(shù)缺陷(例如引起光散射的物理缺陷)比影響電性能相關(guān)的缺陷在尺寸上要小一些。另外，這些光缺陷的厚度會比“SOI”層小得多，并可以定位于越過SOI層厚度的任何位置(例如亞表面缺陷)，并且使用傳統(tǒng)IC缺陷檢測工具也檢測不到。因此，能夠高產(chǎn)量形成電元件的晶片可能包含大量很小的光學(xué)缺陷，這使高產(chǎn)量形成光設(shè)備的晶片無法被接受。迄今，SOI晶片生產(chǎn)(和/或集成電路生產(chǎn))沒有經(jīng)歷過篩選光缺陷的需要?，F(xiàn)在，隨著電和光元件在相同SOI晶片上的集成，需要新的篩選技術(shù)，這樣在制作任何光學(xué)設(shè)備之前就拒絕帶有超過一定光學(xué)缺陷的SOI晶片，從而節(jié)約在不能支持光信號傳輸?shù)腟OI晶片之間形成光子系統(tǒng)上的時間和費用。
圖2中描述了用于檢測光斑紋缺陷的示例裝置80。將檢測棱鏡82放置于被檢測的SOI結(jié)構(gòu)的SOI層20上表面84。準(zhǔn)直輸入光束是從棱鏡82瞬時耦合入SOI層20。光束接著沿SOI層20傳播，然后通過一個出口棱鏡86瞬時離開SOI層20。將掃描縫隙檢測儀88放置在出口棱鏡86的輸出處并用來檢測輸出信號中“散射”圖的出現(xiàn)。如果輸出光束與它原始的形態(tài)(例如高斯型(Gaussian))不同，可以推測光束沿著信號通路遇到缺陷D并且出現(xiàn)斑紋。波導(dǎo)中有效折射率的局部變化對于斑紋的發(fā)生是必要的。SOI層20主體(大塊)的缺陷能夠引起斑紋。另外，位于SOI層20和被包埋的絕緣層18之間界面的缺陷也能夠引起斑紋。通常在SOI中發(fā)現(xiàn)的物理缺陷，例如晶體原生顆粒(COP)(0.1-0.2μm空間-被帶有由氧化物覆蓋內(nèi)表面的{111}位面包圍的規(guī)則八面體)、位錯、微裂紋、涉及氧沉淀物的缺陷、堆積缺陷、劃痕以及來自有機物質(zhì)的內(nèi)部/表面污染等，都能夠引起折射率的局部變化，從而引起斑紋。通過輸出光束的形態(tài)，可以確定光缺陷的數(shù)目、大小和定位以及相關(guān)聯(lián)的物理缺陷。一旦建立物理缺陷和光缺陷之間的聯(lián)系，就能夠用良好開發(fā)的物理缺陷鑒定方法來確定光缺陷的密度。
實際上，制造方法的第一步是篩選SOI層以識別具有少量光缺陷的晶片，其中這些晶片能夠提高可操作光設(shè)備和光電設(shè)備的產(chǎn)率。目前制備SOI晶片的生產(chǎn)方法只是為降低電缺陷而優(yōu)化的。已經(jīng)發(fā)現(xiàn)具有相似特點電缺陷的SOI晶片具有顯著不同數(shù)目與光有關(guān)的缺陷，其中已經(jīng)發(fā)現(xiàn)與光有關(guān)的缺陷的數(shù)目更多地依賴于用來形成SOI晶片的制造方法。例如，使用外延生長方法(與成塊晶體形成方法相比)似乎每單位面積具有較低密度的光缺陷。而且，使用氫氣退火(例如，1150℃在80Torr下，在氫氣中表面退火/平滑大約1個小時)來拋光SOI層的表面，與使用化學(xué)機械拋光法(CMP)對SOI層表面進(jìn)行拋光相比看起來會產(chǎn)生更少的光缺陷。
為了應(yīng)用IC工業(yè)中晶片檢測基礎(chǔ)，設(shè)想可以改進(jìn)大體積/高通量的表面光散射檢測工具以便進(jìn)行SOI層亞表面光缺陷的無損檢測。當(dāng)然，應(yīng)該理解的是將來可以使用和開發(fā)各種其他技術(shù)來鑒定和檢測SOI晶片的亞表面光缺陷。應(yīng)該注意的是相同尺寸的光缺陷可能導(dǎo)致不同程度的斑紋，其是SOI層的厚度以及用于光設(shè)備的波長的一個函數(shù)。具有λ有效預(yù)定比例大小(例如1/10，1/20)的任何缺陷(其中λ有效＝λc/n有效)會影響遭遇缺陷的設(shè)備的光性能。缺陷數(shù)目可以按照單位面積來確定。例如，可接受的缺陷數(shù)目水平可以是1個缺陷/cm2、10個缺陷/cm2以及100個缺陷/cm2等。當(dāng)然，其他比例大小、波導(dǎo)厚度以及每單位面積缺陷數(shù)目可以用來確定晶片預(yù)掃描的標(biāo)準(zhǔn)，上面的數(shù)值只是作為例子來參考。
如上所述和現(xiàn)有技術(shù)圖1所顯示的，在SOI層20上形成常規(guī)的MOS設(shè)備，其與柵極絕緣材料34和硅層38(典型的是以深度摻雜的聚硅的形式)一起形成該結(jié)構(gòu)的“柵極”。正如名稱MOS(金屬-氧化物-半導(dǎo)體)所表示的，柵極硅層需要具有“金屬類似”的電性質(zhì)。這通過對聚硅層進(jìn)行退化摻雜(degenerately doped)然后在柵極硅層的上表面形成硅化物層來實現(xiàn)。相反，在同一SOI基質(zhì)上形成的用于光設(shè)備的硅層(以下稱為“光硅層”)可以具有任何結(jié)構(gòu)形式(例如單晶硅、聚硅或者無定形硅)。光可以在只含有SOI層的波導(dǎo)與使用光硅層、柵極絕緣材料和SOI層在相同基質(zhì)上結(jié)合制作的光導(dǎo)之間進(jìn)行耦合。
本發(fā)明方法的一個優(yōu)點是“MOS”等價光電結(jié)構(gòu)是通過柵極絕緣層從SOI層分離出來的光硅層而得到。光硅層和SOI層都可以使用平版印刷工藝互相放置在一起，以將光信號最佳地限制在所得到的波導(dǎo)中。通過該結(jié)構(gòu)的各種性質(zhì)來確定光模的形式，例如層的幾何學(xué)、層厚度、光硅層和SOI層之間的重疊以及每層的折射率。SOI層結(jié)合柵極絕緣層和光硅層可以被用來引導(dǎo)光并實現(xiàn)高性能的無源光設(shè)備和有源光電設(shè)備。需要注意的是，光硅層應(yīng)該與電MOS設(shè)備的柵極硅層相比具有顯著地不同的光學(xué)和電學(xué)性能。例如，MOS設(shè)備的柵極硅層被退化摻雜(degenerately doped)，并通常被硅化以具有最可能低的電阻。柵極硅層也被優(yōu)化為在柵極絕緣材料附近具有最低的損耗面積。然而，這些要求會導(dǎo)致高光損，其使形成的光設(shè)備的這一層變得無用。
無源光設(shè)備可以通過單獨使用SOI層或者SOI層、絕緣層和光硅層的結(jié)合來實現(xiàn)。在無源光設(shè)備中所使用的光硅層必須具有相對低的光損，這被認(rèn)為光硅層是“絕緣體類似的”，具有相當(dāng)?shù)偷膿诫s水平-實質(zhì)上未被摻雜的-(降低自由載體的吸收)、大的顆粒體積(降低顆粒邊界散射)、光滑的表面和側(cè)壁(降低表面散射)以及圓形拐角(最小化由于高光密度點引起的光損)。對于有源光電設(shè)備，除了大顆粒體積、光滑的表面和側(cè)壁以及圓形拐角外，光硅層還需要具有“半導(dǎo)體類似”性質(zhì)，具有控制的摻雜水平以及高載體遷移率。
如前面所提到的，帶有SOI基電集成電路的光設(shè)備的集成不能夠顯著改變標(biāo)準(zhǔn)電設(shè)備的性能以便利用傳統(tǒng)集成電路的設(shè)計、制造和成本結(jié)構(gòu)的成熟性。這需要仔細(xì)的選擇和優(yōu)化加工時間、溫度、環(huán)境以及任何對無源光設(shè)備和有源光電設(shè)備的形成是必要的附加工藝步驟中材料的選擇。優(yōu)選的是，光設(shè)備的形成應(yīng)該盡可能使用與電設(shè)備形成相同的步驟，以減少循環(huán)時間以及最小化工藝開發(fā)成本。
圖3中表示根據(jù)本發(fā)明形成的電設(shè)備、有源光電設(shè)備和無源光設(shè)備集成的示例。該集成是在常用SOI晶片100上形成的，其包括硅基質(zhì)102、被包埋的絕緣層104以及表面單晶硅層106(以下稱為“SOI層106”)。該集成包括PMOS電設(shè)備108，有源光電設(shè)備110以及無源光設(shè)備112。如前所述，SOI層106是所有三種設(shè)備的共同基礎(chǔ)層，能夠在單一平版印刷步驟中進(jìn)行覆蓋和圖形化以限定用于各種設(shè)備的各種區(qū)。如果要求SOI層環(huán)繞在光設(shè)備區(qū)(如我們2004年3月23日提交的共同等待批準(zhǔn)的申請No.10/806,738)，也可以使用分離的平版印刷和蝕刻步驟。根據(jù)圖3，PMOS電設(shè)備108包括標(biāo)記為“106-E”的一部分SOI層106，其中106-E區(qū)的內(nèi)部會形成PMOS設(shè)備108的主體和通道，106-E的外部將被p+雜質(zhì)摻雜以形成漏極和源區(qū)。SOI層106的區(qū)標(biāo)記為106-A，其經(jīng)過圖形化和蝕刻后還保留，可以用作有源光電設(shè)備110的一部分(其中該區(qū)可以被摻雜以具有n或者p傳導(dǎo)率，這對于有特別需要的設(shè)備是必要的)。特別的，106-A區(qū)中特別限定的區(qū)域可以被摻雜以使該層具有某種摻雜性質(zhì)，并可以通過使用高含量摻雜物來形成該層的接觸區(qū)。如果可能的話，使用一組通常的覆蓋/離子遷入步驟，可以(但不是必需)進(jìn)行光設(shè)備和電設(shè)備的某些摻雜步驟(例如接觸的摻雜區(qū)的形成)，以降低對于實現(xiàn)完整的光電集成電路必要的覆蓋步驟的總數(shù)量。而且，標(biāo)記為106-P的SOI層106的區(qū)形成無源光設(shè)備112的一部分，例如波導(dǎo)，其中106-P區(qū)優(yōu)選具有很低的摻雜含量以使光損最小化。根據(jù)圖3，后來在所有暴露的面積上形成絕緣材料114例如二氧化硅，以提供臨近設(shè)備之間的電隔離。在某些情況下，隔離區(qū)形成后，結(jié)構(gòu)可以進(jìn)行再次平面化。
下面的步驟(或者可能只有一個步驟)是用來形成設(shè)備的絕緣層，其中或者形成單一層并用于所有三種類型設(shè)備，或者使用一絕緣層用于電設(shè)備，第二絕緣層用于光設(shè)備(差別在于厚度、材料選擇或兩者)。當(dāng)形成第一和第二絕緣層時，優(yōu)選在形成電設(shè)備的第一絕緣層之前在第二絕緣層上形成光設(shè)備的硅層。根據(jù)圖3，PMOS晶體管108包含一個極端薄的柵極絕緣層116。二氧化硅是最常用的MOS設(shè)備的柵極絕緣層，并也優(yōu)選用于光設(shè)備。然而，也可以使用其它的多種柵極絕緣材料，包括但不僅限于硅的氧氮化物、氮化硅、氧化鉿以及氧化鉍。優(yōu)選同時形成分別用于有源光電設(shè)備110和無源光設(shè)備112的相對薄的絕緣層118和120。
如果所有設(shè)備使用共同的絕緣層，可以形成共同的硅層并作為每種設(shè)備的起始材料來使用，具有不同的摻雜水平和性能，形成“金屬類似”柵極硅層122、“半導(dǎo)體類似”有源光電設(shè)備硅層124和“絕緣體類似”無源光設(shè)備硅層126。替代的，可以使用單獨的硅層用于光設(shè)備，使用單獨的硅層用于電設(shè)備，其中每個硅層的形成可以通過使用單獨一系列步驟通過控制工藝條件以形成設(shè)備每種形式的最適合條件而得到(例如，所使用的硅的形態(tài)、層的厚度、摻雜性能以及光損性質(zhì)等)。與電元件柵極區(qū)相關(guān)的硅層被深度摻雜以形成“金屬類似”柵極。與光設(shè)備相關(guān)的硅層按照所需進(jìn)行選擇性摻雜以形成所需的不同電導(dǎo)率的區(qū)，創(chuàng)造光設(shè)備不同的區(qū)，例如用于無源設(shè)備的低摻雜區(qū)和用于有源設(shè)備的相對高摻雜接觸區(qū)以及有源載體調(diào)控區(qū)，等等。而且，各種形式的硅也可以用于這種光硅層，包括單晶硅、實質(zhì)單晶硅、無定形硅以及聚硅。如果與光設(shè)備一起使用，硅層還可以進(jìn)一步加工來優(yōu)化顆粒大小以降低光損和提高電子-空穴的遷移率(例如，鈍化顆粒邊緣、顆粒排列整齊、顆粒大小增加的聚硅)。使用諸如晶種結(jié)晶法、不定形沉淀、硅遷入(implant)、低溫退火、硅晶種層基結(jié)晶等方法，以提高顆粒大小和電子-空穴遷移率。光硅層可以被進(jìn)一步加工以減少光損，這是在電設(shè)備形成中不存在的一個問題。特別的，可以使用許多單獨的薄硅層以形成最終光硅“層”，以提供該層所需的形狀，該形狀與設(shè)備所需的光模限制有關(guān)。許多沉積和平版印刷/蝕刻步驟可以用來產(chǎn)生光硅層所需的幾何性能。特別與有源光設(shè)備的形成相關(guān)的是，形成硅層而部分重疊SOI層，這樣光模峰值強度與由硅層124、絕緣層118以及SOI層106-A結(jié)合而確定的載體操控區(qū)實質(zhì)上一致。按照我們2004年3月23日提交的共同等待批準(zhǔn)的申請No.10/806,738所描述的，形成有源和無源裝置的光硅層的側(cè)壁可以被平滑化，以及拐角變圓，以降低光損。需要注意的是，至少一些無源光設(shè)備不需要使用任何光硅層而且只使用SOI層來限定和操控光。由于某些光硅工藝步驟可能需要相對高的溫度，因此，在形成電設(shè)備之前要謹(jǐn)慎的形成光設(shè)備以避免電設(shè)備中出現(xiàn)所不希望的摻雜物遷移。
在形成MOS晶體管的通常“硅化物”(自排列硅化物)工藝中，緊鄰金屬類似柵極硅層122的每側(cè)形成一對側(cè)壁間隙128和130，其中這些間隙可以包括氮化硅、二氧化硅或者其它適當(dāng)?shù)牟牧?。需要注意的是，這個工藝步驟可能會導(dǎo)致在光設(shè)備硅層的蝕刻側(cè)壁形成不希望的間隙(如果光設(shè)備硅層是在電設(shè)備側(cè)壁間隙形成之前確定)。這些不希望的間隙可以通過照相平版印刷術(shù)和傳統(tǒng)的等向蝕刻技術(shù)的結(jié)合來選擇性地去除。接著PMOS晶體108的活性漏極132和源134區(qū)可以通過遷入而形成，使用間隙128和130自排列遷入?yún)^(qū)。需要注意的是，各種常用技術(shù)和結(jié)構(gòu)已知并使用在這些設(shè)備區(qū)域的形成中，包括低度摻雜漏極(LDD)結(jié)構(gòu)的使用，其中不認(rèn)為這些技術(shù)與本發(fā)明的主題是密切相關(guān)的。
繼續(xù)進(jìn)行硅化物工藝，隨著用于PMOS晶體管108和有源光電設(shè)備110的每個電接觸部位的硅化物接觸區(qū)的形成。根據(jù)圖3，第一硅化物接觸136在漏極區(qū)132上形成，第二硅化物接觸138在柵極區(qū)122上形成，第三硅化物接觸140在源區(qū)134上形成。對于有源光電設(shè)備110，第一硅化物接觸142在硅層124確定的接觸區(qū)上形成，第二硅化物接觸144在SOI層106-A確定的接觸區(qū)上形成。單獨硅化物的每種形成工藝都可以用于電和光設(shè)備，或者對每種設(shè)備形式使用單獨的工藝。在每種情況下，可以使用各種硅化物，例如硅化鈦、硅化鉭、硅化鎢、硅化鈷、硅化鎳或者硅化鉬。在光設(shè)備的情況下，如圖3所示的，為了最小化光信號損失(例如，大于0.2微米的隔離是可接受的)，將硅化物接觸與光信號限制區(qū)O分離是重要的，并且可能需要獲得光損和操作速度之間的平衡。
本發(fā)明的一個顯著方面是使用用來制作高性能SOI-基集成電路的傳統(tǒng)多級金屬化方案來同時形成電和光設(shè)備的各種電連接。圖4描述在多級金屬化工藝的下面步驟，“金屬化”步驟包括在晶片層上沉積相對厚的絕緣層，對各種接觸區(qū)敞開接觸(其然后加工成可傳導(dǎo)的)，形成帶有與接觸區(qū)接觸的第一金屬層，也形成金屬導(dǎo)線，金屬導(dǎo)線根據(jù)需要在絕緣層上相互連接。形成一系列的通路開口，第二金屬層包括由通路開口限定的與第一金屬層的各種區(qū)的電連接，以及形成第二水平金屬導(dǎo)線，隨后形成第二絕緣層。重復(fù)相似的步驟，如圖4所示的，最終結(jié)構(gòu)表現(xiàn)出(如果需要)“多水平”的金屬化裝置。在圖4的裝置中，形成第一厚絕緣層150以完全覆蓋晶片，敞開多數(shù)接觸并使其金屬化以實現(xiàn)各自單獨的硅化物接觸。也就是說，如圖所示，形成一些傳導(dǎo)接觸152、154、156、158和160，分別接觸PMOS晶體管108的硅化物區(qū)136、138和140和有源光電設(shè)備110的硅化物區(qū)142和144。也形成一組第一水平金屬導(dǎo)線162、164、166、168和170(由“M-1”代表第一水平金屬)。然后在這個結(jié)構(gòu)上形成第二水平絕緣層172，如圖4所示，形成一組金屬化通路開口174、176、178和180。在重復(fù)絕緣/通路/接觸的工藝必要次數(shù)時，接著形成第二水平金屬接觸182、184和186。本發(fā)明的優(yōu)點是，使用形成絕緣層、通路開口、接觸敞口的相同工藝步驟以及相同的金屬層，用于形成電設(shè)備和有源光電設(shè)備的電連接。對于光電設(shè)備，優(yōu)選在金屬層和光限制區(qū)之間保持預(yù)定的間隔以使光損最小化。預(yù)想開發(fā)設(shè)計規(guī)則來確保維持足夠的間隔。例如，設(shè)計規(guī)則禁止光限制區(qū)上第一金屬層的跨界。
如圖5所示，在金屬化過程完成時，鈍化層190(例如，氮化硅)形成并被圖形化以形成結(jié)合板位點192的開口。本發(fā)明的一個顯著方面是使用IC工業(yè)中已經(jīng)良好開發(fā)的結(jié)合和包裝方案為電和有源光設(shè)備提供連接。形成結(jié)合板位點192后，沿著整個結(jié)構(gòu)到SOI層106，“窗口”200被打開，以形成光耦合區(qū)，也就是說，一區(qū)域，其中自由空間光信號可以耦合進(jìn)入或離開在SOI層106中形成的光波導(dǎo)。為了使耦合成功，用來打開結(jié)構(gòu)的蝕刻技術(shù)必須在SOI層106上留下“原子級光滑”的表面(光滑到3-4 以內(nèi))以允許瞬時耦合裝置(例如棱鏡、光柵等-未表示出)與SOI層106的適當(dāng)物理接觸。我們在2003年9月23日提交的共同等待批準(zhǔn)的申請No.10/668,947中公開了能夠提供這種瞬時耦合的示例裝置?？梢允褂脝我黄桨嬗∷?蝕刻步驟來完成窗口200的打開，或者可以幾種平版印刷/蝕刻步驟相結(jié)合(例如，平版印刷/蝕刻步驟與結(jié)合板開口、通路開口和/或者接觸開口相關(guān)的步驟相結(jié)合)。窗口打開過程的一部分是以濕化學(xué)蝕刻的應(yīng)用為基礎(chǔ)。
可以理解，本發(fā)明的上述實施方式只是用作示例，不應(yīng)該認(rèn)為是確定或者限制本發(fā)明的范圍，本發(fā)明的范圍由權(quán)利要求確定。
權(quán)利要求
1.一種SOI基光電裝置，其包括硅基質(zhì)；被包埋的絕緣層；置于被包埋的絕緣層上的單晶硅(SOI)層；至少一個光學(xué)元件區(qū)，其包括置于SOI層一部分上的薄絕緣層；和置于薄絕緣層上的硅層與SOI層部分重疊；至少一個電元件區(qū)，其包括置于SOI層單獨部分上的薄絕緣層；置于薄絕緣層上深度摻雜的柵極金屬類似硅層，其中在每個光元件區(qū)形成一個或者更多光設(shè)備，并且在每個電元件區(qū)形成一個或者更多電設(shè)備；以及共用的電連接裝置，其包括一層或者更多層金屬化物。
2.權(quán)利要求1所述的SOI基裝置，其中包埋的絕緣層包含二氧化硅。
3.權(quán)利要求2所述的SOI基裝置，其中二氧化硅層的厚度大于0.4μm。
4.權(quán)利要求1所述的SOI基裝置，其中單晶硅層的厚度小于1微米。
5.權(quán)利要求1所述的SOI基裝置，其中在至少一個光元件區(qū)中硅層的厚度小于1微米。
6.權(quán)利要求1所述的SOI基裝置，其中在至少一個光元件區(qū)中硅層的厚度實質(zhì)上等于在至少一個電元件區(qū)中深度摻雜柵極金屬類似硅層的厚度。
7.權(quán)利要求1所述的SOI基裝置，其中在至少一個光元件區(qū)中硅層的厚度小于在至少一個電元件區(qū)中深度摻雜柵極金屬類似硅層的厚度。
8.權(quán)利要求1所述的SOI基裝置，其中在至少一個光元件區(qū)中硅層的厚度大于在至少一個電元件區(qū)中深度摻雜柵極金屬類似硅層的厚度。
9.權(quán)利要求1所述的SOI基裝置，其中在至少一個光元件區(qū)中硅層的厚度被選擇用來限制光模峰值強度從而實質(zhì)上覆蓋載體操控區(qū)。
10.權(quán)利要求1所述的SOI基裝置，其中在至少一個光元件區(qū)中薄絕緣層的厚度小于1000。
11.權(quán)利要求1所述的SOI基裝置，其中在至少一個光元件區(qū)中薄絕緣層選自二氧化硅、氮化硅、硅的氧氮化物、氧化鉍和氧化鉿。
12.權(quán)利要求1所述的SOI基裝置，其中在至少一個光元件區(qū)中薄絕緣層的厚度實質(zhì)上等于在至少一個電元件區(qū)中薄絕緣層的厚度。
13.權(quán)利要求1所述的SOI基裝置，其中在至少一個光元件區(qū)中薄絕緣層的厚度小于在至少一個電元件區(qū)中薄絕緣層的厚度。
14.權(quán)利要求1所述的SOI基裝置，其中在至少一個光元件區(qū)中薄絕緣層的厚度大于在至少一個電元件區(qū)中薄絕緣層的厚度。
15.權(quán)利要求1所述的SOI基裝置，其中在至少一個光元件區(qū)中硅層選自單晶硅、實質(zhì)單晶硅、應(yīng)變硅、不定形硅和聚硅。
16.權(quán)利要求15所述的SOI基裝置，其中聚硅選自顆粒大小增加的聚硅、顆粒排列整齊的聚硅和顆粒邊緣鈍化的聚硅。
17.權(quán)利要求1所述的SOI基裝置，其中在至少一個光元件區(qū)中硅層包含單層結(jié)構(gòu)。
18.權(quán)利要求1所述的SOI基裝置，其中在至少一個光元件區(qū)中硅層包含多層結(jié)構(gòu)。
19.權(quán)利要求18所述的SOI基裝置，其中多層結(jié)構(gòu)包括超過一種形式的硅。
20.權(quán)利要求18所述的SOI基裝置，其中多層結(jié)構(gòu)的每層包含相同形式的硅。
21.權(quán)利要求1所述的SOI基裝置，其中在至少一個光元件區(qū)中至少一個硅層的拐角是圓的以減少光信號損失。
22.權(quán)利要求1所述的SOI基裝置，其中在至少一個光元件區(qū)中至少一部分硅層被摻雜以形成有源“半導(dǎo)體類似”光設(shè)備區(qū)。
23.權(quán)利要求22所述的SOI基裝置，其中在至少一個有源光設(shè)備區(qū)內(nèi)SOI層的部分被摻雜以表現(xiàn)出與硅層相反的導(dǎo)電性。
24.權(quán)利要求22所述的SOI基裝置，其中每個被摻雜部分包含單獨的低含量摻雜物區(qū)，用于操控光信號，以及單獨的高含量摻雜物區(qū)，用于電操控信號的應(yīng)用。
25.權(quán)利要求1所述的SOI基裝置，其中在至少一個光元件區(qū)中至少一部分硅層是未被摻雜的，從而形成無源光設(shè)備區(qū)。
26.權(quán)利要求1所述的SOI基裝置，其中共用的電連接裝置包含置于選自光元件區(qū)和電元件區(qū)的兩個區(qū)上的硅化物接觸區(qū)，該硅化物接觸區(qū)包含相同的材料并同時形成以具有實質(zhì)上相同的厚度。
27.權(quán)利要求26所述的SOI基裝置，其中接觸硅化物選自硅化鉭、硅化鈦、硅化鎢、硅化鈷、硅化鎳和硅化鉬。
28.權(quán)利要求1所述的SOI基裝置，其中共用電連接裝置包括將硅化物連接到設(shè)置于有源光元件區(qū)和電元件區(qū)上的第一金屬層的接觸區(qū)，該接觸區(qū)包含相同的材料并同時形成。
29.權(quán)利要求1所述的SOI基裝置，其中共用電連接裝置包括置于光元件區(qū)和電元件區(qū)的至少一個金屬層，其包括相同材料并同時形成以提供在至少一個光設(shè)備和至少一個電設(shè)備之間的電連接。
30.權(quán)利要求1所述的SOI基裝置，其中共用電連接裝置包括設(shè)置于有源光元件區(qū)和電元件區(qū)的至少兩個金屬層，其使用金屬間層連接通道而相互連接，包括相同材料并同時形成。
31.權(quán)利要求1所述的SOI基裝置，其中至少一個金屬層的任何金屬層與有源光設(shè)備在光區(qū)的光限制區(qū)之間的最小距離大于1微米。
32.權(quán)利要求1所述的SOI基裝置，其中任何硅化物層和光設(shè)備在光區(qū)的光限制區(qū)之間的最小距離大于0.2微米。
33.權(quán)利要求1所述的SOI基裝置，其中單晶硅層具有光缺陷的數(shù)目少于預(yù)定的缺陷數(shù)/cm2，缺陷定義為具有大于在SOI層中傳播的光的有效波長λ有效預(yù)定比例的要素。
34.權(quán)利要求33所述的SOI基裝置，其中預(yù)定的缺陷數(shù)選自1個缺陷/cm2、10個缺陷/cm2和100個缺陷/cm2。
35.權(quán)利要求33所述的SOI基裝置，其中有效波長λ有效的預(yù)定比例選自1/5、1/10、1/15和1/20。
36.權(quán)利要求1所述的SOI基裝置，其中單晶硅層具有光缺陷的數(shù)目少于預(yù)定的缺陷數(shù)/cm2，缺陷定義為具有大于SOI層厚度的預(yù)定比例的要素。
37.權(quán)利要求36所述的SOI基裝置，其中預(yù)定的缺陷數(shù)選自1個缺陷/cm2、10個缺陷/cm2和100個缺陷/cm2。
38.權(quán)利要求36所述的SOI基裝置，其中的SOI層厚度的預(yù)定比例選自1/2、1/3、1/4、1/5和1/10。
39.權(quán)利要求1所述的SOI基裝置，其中通過將相對薄的絕緣層沉積在SOI層上之前采用氫氣退火操作來減少光缺陷數(shù)目。
40.權(quán)利要求1所述的SOI基裝置，其中選擇在至少一個光元件區(qū)中SOI層、絕緣層和的絕緣層和硅層的組合厚度以支持單一光模在垂直方向的傳播。
41.權(quán)利要求1所述的SOI基裝置，其中SOI層是使用外延生長工藝形成的，以降低光缺陷密度。
42.權(quán)利要求1所述的SOI基裝置，其中從裝置的上表面打開窗口以暴露用來形成光耦合區(qū)的SOI層的一部分。
43.權(quán)利要求42所述的SOI基裝置，其中SOI層的暴露部分的最終表面是原子級光滑的。
44.權(quán)利要求42所述的SOI基裝置，其中光耦合區(qū)提供光信號瞬時耦合進(jìn)入和離開SOI層。
45.權(quán)利要求42所述的SOI基裝置，其中窗口是使用照相平版/蝕刻步驟而形成。
46.權(quán)利要求42所述的SOI基裝置，其中窗口是使用多重照相平版/蝕刻步驟而形成。
全文摘要
使用傳統(tǒng)的CMOS制造技術(shù)，在共同SOI結(jié)構(gòu)上集成無源光設(shè)備和帶有標(biāo)準(zhǔn)CMOS電設(shè)備的有源光電設(shè)備。電設(shè)備和光設(shè)備共有SOI層表面(相對薄的單晶硅層)，并在SOI層上形成多種所需的半導(dǎo)體層。某些情況下，可以使用一組工藝步驟在電設(shè)備和光設(shè)備上同時形成區(qū)。有利地是，使用相同的金屬化工藝為電設(shè)備和有源光電設(shè)備提供電連接。
文檔編號H01L21/70GK1784781SQ200480010727
公開日2006年6月7日 申請日期2004年4月21日 優(yōu)先權(quán)日2003年4月21日
發(fā)明者威普庫馬·帕特爾, 馬格利特·吉龍, 普拉卡什·約托斯卡, 羅伯特·凱斯·蒙特哥莫里, 卡爾潘都·夏斯特里, 索哈姆·帕塔克, 凱瑟琳·A·亞努舍弗斯奇 申請人:斯歐普迪克爾股份有限公司