專利名稱：用于串行存取存儲器的方法和設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及串行存取存儲器件，尤其涉及允許讀出這些器件的內(nèi)容的流水線方案的訪問方法和體系結(jié)構(gòu)。
背景技術(shù)：
串行存儲器件通常具有單個(gè)輸入引腳和單個(gè)輸出引腳來提供I/O。雖然對這些器件的訪問有許多產(chǎn)品專用和專有協(xié)議，但許多行業(yè)標(biāo)準(zhǔn)是公知的且處于公開的范疇。例如，I2C是一種雙線標(biāo)準(zhǔn)，Microwire是一種三線標(biāo)準(zhǔn)，而串行外圍接口(SPI)是一種四線標(biāo)準(zhǔn)。
使用非標(biāo)準(zhǔn)協(xié)議的一個(gè)優(yōu)點(diǎn)在于可把存儲器件及其接口定制設(shè)計(jì)成可提供非常高速的訪問。然而，其犧牲在于，這些器件通常適用于非常專門的應(yīng)用，繼而不易通用。更重要的是，對于這樣的器件，現(xiàn)在只有一個(gè)器件供應(yīng)商。另一方面，諸如SPI等標(biāo)準(zhǔn)接口提供了通用接口的優(yōu)點(diǎn)。然而，這種方案通常導(dǎo)致器件缺乏最佳的性能特性。
依據(jù)讀出SPI兼容器件中的存儲器的規(guī)定，從最高位開始，在每個(gè)時(shí)鐘的上升沿串行地移入目標(biāo)存儲單元的地址位。在按時(shí)鐘輸入了(clock in)最后一個(gè)地址位后，在緊接在最后一個(gè)地址位后的時(shí)鐘下降沿鎖存(latch out)目標(biāo)字節(jié)的最高位。繼而，從該器件接收到地址的最后一位的時(shí)間起，對于要發(fā)生的后續(xù)事件序列大約可有半個(gè)時(shí)鐘周期的時(shí)間必須選擇存儲頁面；必須偵測(sense)該頁內(nèi)選中字節(jié)的位；以及必須準(zhǔn)備按時(shí)鐘輸出(clock out)最高位。
這些事件中的每一個(gè)都引起一延遲。例如，電容性負(fù)載因?qū)x中字線和選中存儲單元的數(shù)據(jù)線充電所需的時(shí)間而產(chǎn)生延遲。然后，讀出放大器需要附加的時(shí)間來檢測包括存儲單元的每條數(shù)據(jù)線(即，位)的狀態(tài)。這一系列事件給器件的操作頻率加了上限。時(shí)鐘頻率不能超過允許線充電和讀出放大器操作所需的時(shí)間周期。目前，此上限在2MHz-5MHz的數(shù)量級。
在5,663,922號美國專利中揭示了嘗試增加串行存儲器的讀訪問速度。′922號專利揭示了一種串行存儲器件，其中把存儲陣列分解成兩個(gè)半陣列(M1,M2，

圖1)。在接收到除地址的最后一位以外的所有位時(shí)，訪問每個(gè)半陣列，以從中產(chǎn)生一個(gè)字節(jié)。每個(gè)半陣列都有相關(guān)的讀電路(SA1,SA2)，用于檢測包括一個(gè)字節(jié)的八位，即每個(gè)半陣列有八個(gè)讀出放大器的庫。讀電路的輸出饋送到多路復(fù)用器(MUX)中。多路復(fù)用器根據(jù)接收到的最后一個(gè)地址位進(jìn)行控制，以選中適當(dāng)?shù)淖止?jié)。
在′922號專利中值得注意的一點(diǎn)是，需要附加的電路來支持被分成多重子陣列的存儲陣列。這增加了制造這種器件的復(fù)雜性和成本。更明顯的是，每個(gè)子陣列需要一列讀出放大器來讀出該子陣列中被訪問的字節(jié)。讀出放大器對硅資產(chǎn)和功率的消耗是聲名狼藉的。因而，雖然′922專利的器件減少了讀訪問時(shí)間，但提供這種能力的電路的尺寸和功率負(fù)擔(dān)超過了該電路所實(shí)現(xiàn)的利益。
需要不使用額外的電路在串行存儲器中實(shí)現(xiàn)高速讀訪問。還想要提供這種能力而沒有額外的功率要求。

發(fā)明內(nèi)容
依據(jù)本發(fā)明，一種訪問串行存儲器的方法包括串行地按時(shí)鐘輸入目標(biāo)存儲單元的N個(gè)地址位。在已按時(shí)鐘輸入了幾個(gè)(小于N)地址位時(shí)，該存儲器陣列被訪問。此部分地址相應(yīng)于兩個(gè)或多個(gè)可能的存儲單元(包括目標(biāo)單元)。選擇和偵測每個(gè)可能單元的數(shù)據(jù)線。更具體來說，僅偵測每個(gè)這樣的單元的數(shù)據(jù)線的子集。在接收到該目標(biāo)地址的后續(xù)位時(shí)，把地址范圍減少了一半，結(jié)果可能的單元數(shù)減半。在減半的可能存儲單元(仍舊包括目標(biāo)單元)中，除了已偵測的數(shù)據(jù)線的第一子集以外，選擇和偵測數(shù)據(jù)線的第二子集。因而，雖然還未接收到目標(biāo)單元的整個(gè)地址，但已開始偵測目標(biāo)單元的某些位。更具體來說，由于未偵測所有的數(shù)據(jù)線，所以把該操作所需的讀出放大器的數(shù)目保持到最小。
在本發(fā)明的一個(gè)實(shí)施例中，在接收到目標(biāo)地址的后續(xù)位時(shí)，重新使用某些讀出放大器，從而進(jìn)一步減少了讀出目標(biāo)單元所需的讀出放大器的數(shù)目。這是可能的，因?yàn)樵诮邮蘸罄m(xù)地址位時(shí)把可能的單元數(shù)減少了一半。
附圖概述圖1是串行存儲器件的方框圖。
圖2示出依據(jù)本發(fā)明設(shè)計(jì)的圖1所示Y解碼器電路的邏輯圖。
圖3A和3B示出圖2所示解碼器電路的典型實(shí)現(xiàn)。
圖4A-4B是示出依據(jù)本發(fā)明各實(shí)施例的地址位和數(shù)據(jù)位的相對定時(shí)的時(shí)序圖。
圖5是本發(fā)明的操作的流程圖。
圖6A-6D示出在依據(jù)本發(fā)明的器件操作期間的有效線。
圖7A-7E示出本發(fā)明的Y解碼器的另一實(shí)施例及其操作期間的有效線。
圖8示出依據(jù)本發(fā)明的Y解碼器的第三實(shí)施例。
圖9是圖8所示切換電路的實(shí)現(xiàn)。
本發(fā)明的較佳實(shí)施方式雖然本發(fā)明不需要SPI接口，但圖1的串行存儲器件按照SPI標(biāo)準(zhǔn)進(jìn)行操作，它也可適用于諸如I2C或Microwire標(biāo)準(zhǔn)等其它總線標(biāo)準(zhǔn)。串行存儲器100包括外部焊盤(pad)，包括由于串行輸入地址和數(shù)據(jù)位的地址/DATA IN(數(shù)據(jù)輸入)焊盤122、由于串行數(shù)據(jù)輸出的DATA OUT(數(shù)據(jù)輸出)焊盤124以及用于外部所提供的時(shí)鐘信號的時(shí)鐘焊盤126。
存儲矩陣102包括組織成行和列的多個(gè)存儲單元。存儲器的每一行(aka頁)由存儲地址的X部分來尋址，一頁內(nèi)存儲器的每一列由存儲地址的Y部分來尋址。存儲器的每一列由一組位線107構(gòu)成，通常為八位，包括存儲單元。每一列的位線107饋入一Y解碼器106。
僅為了說明的目的，假定該存儲器件100使用16位尋址，更具體來說，該地址的X部分占據(jù)高12位A15-A4,Y部分占據(jù)地址字的低4位A3-A0。進(jìn)一步假定每一存儲單元為八位數(shù)據(jù)。因而，該存儲矩陣102是一4096行X16列的陣列，每一列由八條位線構(gòu)成。然而，清楚的是，本發(fā)明可容易地?cái)U(kuò)大或縮小，以滿足其它地址尺寸和地址字的不同尺寸的X和Y部分。還可使用八位以外的數(shù)據(jù)尺寸。
地址/DATA IN焊盤122饋入地址緩沖電路112。地址緩沖電路提供了目標(biāo)地址的X部分及Y部分。地址的X部分饋入X解碼器104，該X解碼器104耦合到存儲矩陣102并選擇指定的存儲頁面。地址的Y部分饋入Y解碼器106,Y解碼器106選擇選中頁面中的指定存儲單元。如以下所示，Y解碼器106包括用于偵測被訪問的存儲單元的位線的讀出電路。Y解碼器106還包括用于在DATA OUT焊盤124上輸出目標(biāo)單元的位的電路。
地址/DATA IN焊盤122接受外部提供的串行位流并把它饋入輸入緩沖器108。如下所述，輸入緩沖器108包括用于存儲待寫入其一頁或一部分的位流的電路?？刂七壿?10提供了用于操作各種部件(包括存儲器件100)的控制信號和定時(shí)信號。
現(xiàn)在將參考圖2來討論Y解碼器106的結(jié)構(gòu)。本發(fā)明的Y解碼器包括解碼器電路200，它接收來自存儲矩陣102的每一列的八條位線107作為輸入。記住，為了說明的目的，存儲陣列為4096行乘以16列的八位數(shù)據(jù)陣列。繼而，饋入解碼器電路200的位線數(shù)目為128(16x8)。解碼器電路200包括用于陣列中每一字節(jié)(即，字節(jié)B0-B15)的一組八個(gè)輸出數(shù)據(jù)線D7-D0，繼而在輸入的位線與輸出的數(shù)據(jù)線之間提供一對一的映射。
在地址控制線A2_SEL和A1_SEL和地址線A3-A0的控制下，可操縱解碼器電路200起到16-4解碼器或16-2解碼器或16-1解碼器的作用。如果只對A2_SEL加電(assert)，則解碼器電路將輸出四字節(jié)的數(shù)據(jù)線，其兩個(gè)高地址位等于A3、A2。如果僅對A1_EL加電，則解碼器電路將輸出兩字節(jié)的數(shù)據(jù)線，其三個(gè)高地址位等于A3、A2、A1。最后，在不對A2_SEL或A1_SEL加電時(shí)，解碼器電路將產(chǎn)生以地址位A3-A0尋址的一個(gè)字節(jié)。
現(xiàn)在轉(zhuǎn)到圖3A，其中示出解碼器電路200的典型實(shí)現(xiàn)。每一字節(jié)具有一串相關(guān)的解碼晶體管402。通過把其解碼晶體管耦合到適當(dāng)?shù)牡刂肪€A3-A0和/或其補(bǔ)數(shù)(complement)上發(fā)生了對給定字節(jié)的解碼。每一字節(jié)還具有一組相關(guān)的傳輸(pass)晶體管404，這些晶體管選通其相應(yīng)的數(shù)據(jù)線D7-D0。由相應(yīng)于給定字節(jié)的解碼鏈402的終端線401來切換該字節(jié)的傳輸晶體管404。因而，例如，如果地址線A3-A0呈現(xiàn)出“0110”，則如圖3A的粗線所示，將由字節(jié)6的解碼鏈對該地址進(jìn)行解碼。其相應(yīng)的傳輸晶體管將經(jīng)由終端線401而導(dǎo)通，繼而把其數(shù)據(jù)線D7-D0直接傳輸?shù)浇獯a器電路200的輸出。
如上所述，A2_SEL和A1_SEL控制線改變了解碼器電路200的行動(dòng)。這是通過使用OR門410、412來實(shí)現(xiàn)的。地址線A1和A2_SEL線饋入OR門410。地址線A0和A2_SEL及A1_SEL線饋入OR門412。地址位A1和A0代表地址的低階位。當(dāng)對A2_SEL加電時(shí)，推動(dòng)了A1和A0的全部四個(gè)組合，從而指定位A3和A2使得解碼器200可輸出以下四個(gè)字節(jié)A3,A2,0,0；A3,A2,0,1；A3,A2,1,0；以及A3,A2,1,1，而與A1和A0無關(guān)。例如，圖3B以粗線示出當(dāng)A3=0、A2=1及對A2_SEL加電時(shí)所啟動(dòng)的字節(jié)。因而，對A2_SEL加電使得解碼器電路200起到16-4解碼器的作用。類似地，在對A1_SEL加電時(shí)，推動(dòng)了A0地址線的組合。繼而，指定A3、A2和A1將產(chǎn)生以下兩個(gè)字節(jié)A3,A2,A1,0及A3,A2,A1,1。因此，對A1_SEL加電導(dǎo)致16-2解碼器工作。
現(xiàn)在返回對圖2所示Y解碼器106的描述。解碼器電路200的數(shù)據(jù)線分別耦合到四線總線204、雙線總線202和六線總線206。四線總線204由線7-0、7-1、7-2和7-3構(gòu)成。雙線總線202由線6-1和6-0構(gòu)成。六線總線206由線5、4、3、2、1和0構(gòu)成。
四線總線204的每條線把每個(gè)第四字節(jié)的最高位即來自解碼器200的D7數(shù)據(jù)線耦合在一起。繼而，線7-0把以字節(jié)B0開始的每個(gè)第四字節(jié)的D7數(shù)據(jù)線耦合在一起。線7-1把以字節(jié)B1開始的每個(gè)第四字節(jié)的D7數(shù)據(jù)線耦合在一起。線7-2把以字節(jié)B2開始的每個(gè)第四字節(jié)的D7數(shù)據(jù)線耦合在一起。線7-3把以字節(jié)B3開始的每個(gè)第四字節(jié)的D7數(shù)據(jù)線耦合在一起。在陣列由16列字節(jié)構(gòu)成的例子中，由線7-0把字節(jié)B0、B4、B8和B12的D7位耦合在一起；由線7-1把字節(jié)B1、B5、B9和B13的D7位耦合在一起；由線7-2把字節(jié)B2、B6、B10和B14的D7位耦合在一起；以及由線7-3把字節(jié)B3、B7、B11和B15的D7位耦合在一起。
接著是雙線總線202。這里，把每隔一個(gè)字節(jié)的第二最高位(D6)的數(shù)據(jù)線耦合到6-0線或6-1線。具體來說，把以字節(jié)B0開始的每隔一個(gè)字節(jié)的第二最高數(shù)據(jù)線耦合到線6-0，把以字節(jié)B1開始的每隔一個(gè)字節(jié)的第二最高數(shù)據(jù)線耦合到線6-1。因而，以B0開始的偶數(shù)字節(jié)的D6線耦合到線6-0。類似地，奇數(shù)字節(jié)的D6線耦合到線6-1。
最后，六線總線206把每一字節(jié)的其余六條數(shù)據(jù)線(D5-D0)中的每一條耦合在一起。因而，如圖2所示，每一字節(jié)的D5數(shù)據(jù)線耦合到六線總線的線5，每一字節(jié)的D4數(shù)據(jù)線耦合到線4，每一字節(jié)的D3數(shù)據(jù)線耦合到線3，依此類推。
忽略通過晶體管211-218的行程的時(shí)間，Y解碼器106還包括讀出電路(讀出放大器)220-231，每個(gè)讀出電路具有耦合到總線202-206中的一條線的輸入。因而，四線總線204的線7-0耦合到讀出電路220的輸入，以讀取線7-0上的數(shù)據(jù)。類似地，四線總線202的線7-1耦合到讀出電路221的輸入，以讀取線7-1上的數(shù)據(jù)，依此類推。通過這種方式的耦合，讀出電路220-223讀出每四個(gè)鄰接字節(jié)(例如，字節(jié)B0-B3、B4-B7，依此類推)的最高位(D7)。以相同的方式，讀出電路224和225讀出每兩個(gè)鄰接字節(jié)(例如，字節(jié)B0和B1、B2和B3、B4和B5，依此類推)的下一個(gè)最高位(D6)。最后，讀出電路226-231讀出每一字節(jié)的其余位(D5-D0)。
讀出電路220-223中每一個(gè)的輸出饋入4:1選擇器232。選擇器232由地址線A1、A0來控制，選擇器232的輸出饋入鎖存器240的位置L7。讀出電路224和225的輸出饋入2:1選擇器234。選擇器234由地址線A0來控制，選擇器234的輸出饋入鎖存器240的位置L6。最后，讀出電路226-231中每一個(gè)的輸出饋入鎖存器240的各個(gè)位置L5-L0。由控制邏輯110驅(qū)動(dòng)鎖存控制線242而對來自讀出電路220-231的數(shù)據(jù)鎖入提供定時(shí)鎖存序列。鎖存器240的輸出饋入8:1選擇器236，它由選擇器控制BIT_SEL來控制。選擇器236的輸出耦合到輸出焊盤124。
現(xiàn)在返回晶體管211-218。晶體管211-214把四線總線204和雙線總線202中的各條線耦合到其各自的讀出電路。晶體管215-217把四線總線204中的全部四條線耦合到讀出電路223中。類似地，晶體管218把雙線總線202中的兩條線耦合到讀出電路225中。當(dāng)控制信號SENSE-AHEAD為HI時(shí)，晶體管211-214導(dǎo)通，而在SENSE-AHEAD為L0時(shí)，晶體管215-218通過倒相器219導(dǎo)通。
依據(jù)SPI接口，在每個(gè)時(shí)鐘上升沿，從最高位開始，串行地移入目標(biāo)存儲單元的地址位。在按時(shí)鐘輸入最后一個(gè)地址位后，在緊接在最后一個(gè)地址位后的時(shí)鐘下降沿，鎖存目標(biāo)字節(jié)的最高位。
現(xiàn)在將參考圖1、2、4A、4B、5和6A-6C來描述本發(fā)明的操作。在圖4A中，相對于按時(shí)鐘輸入的地址位來識別每個(gè)時(shí)鐘上升沿；例如，在時(shí)鐘A15上移入地址位A15，在時(shí)鐘A14上移入地址位A14，依此類推。
串行地移入目標(biāo)的每個(gè)地址位，直到已移入包括目標(biāo)地址的X部分的高階位A15-A4，步驟502、503。在時(shí)鐘A4處，把目標(biāo)地址的X部分發(fā)送到X解碼器104。這是通過在地址緩沖電路112中適當(dāng)?shù)鼐彌_進(jìn)入的地址位并在已接收到位A15-A4時(shí)把X部分發(fā)送到X解碼器來實(shí)現(xiàn)的。因此，知道了目標(biāo)字節(jié)所在的行(頁)。接著，移入目標(biāo)地址的Y部分的地址位，同時(shí)由X解碼器104選中該行，步驟504A、504B。
如圖5的虛線所示，頁面選擇和下一地址位的接收是并發(fā)操作，以通過步驟504A和504B的事件E0來識別。接收地址位，直到已移入A2位，步驟504B、505。
在圖4A所示的時(shí)鐘A2處，已接收到地址位A3和A2，地址緩沖電路112把這兩個(gè)地址位饋入Y解碼器106?？刂七壿?10對至解碼器電路200的A2_SEL加電，從而產(chǎn)生具有相同A3和A2地址位的選中行中的四個(gè)字節(jié)的數(shù)據(jù)線，步驟506A。假定目標(biāo)字節(jié)位于選中行的字節(jié)位置B5，即A3/A2為“01”，則產(chǎn)生字節(jié)B4(“0100”)、B5(“0101”)、B6(“0110”)以及B7(“0111”)?？刂七壿?10也把SENSE-AHEAD控制線保持為HI，從而把這四個(gè)選中字節(jié)的四個(gè)D7數(shù)據(jù)線耦合到四個(gè)讀出電路220-223，并由其進(jìn)行偵測。與此同時(shí)，移入下一個(gè)地址位，步驟506B。事件線E1指示這兩個(gè)事件的并發(fā)。
圖6A示出此時(shí)的有效線(加黑顯示的)，示出D7數(shù)據(jù)線的偵測?？煽闯?，在完整地接收到Y(jié)地址前已開始目標(biāo)字節(jié)B5的偵測。實(shí)際上，通過偵測這四個(gè)字節(jié)的D7線，根據(jù)地址位A3和A2來進(jìn)行目標(biāo)字節(jié)的預(yù)測。雖然在圖6A中未加黑顯示，但字節(jié)B4-B7的四條D6數(shù)據(jù)線饋入兩個(gè)D6讀出電路224、225。然而，此時(shí)，輸出是不確定的，因?yàn)槊總€(gè)讀出電路正在讀取兩個(gè)數(shù)據(jù)線的輸出。同樣，D5-D0的輸出是不連貫的，因?yàn)槊恳粋€(gè)正在接收來自這四個(gè)選中字節(jié)的四條數(shù)據(jù)線。由于讀出電路224-231的輸出是不確定的繼而在此時(shí)不起任何作用，所以可給讀出電路提供使能電路，從而可斷開這些讀出電路來節(jié)電。
在時(shí)鐘A1處接收到A1地址時(shí)，控制邏輯110向解碼器電路200對A1_SEL加電而不對A2_SEL加電。這造成對高階地址A3-A1的解碼，產(chǎn)生了共有這些高階地址位的兩個(gè)字節(jié)，即在目標(biāo)字節(jié)為字節(jié)B5的例子中為“010”。因而，產(chǎn)生了字節(jié)B4和B5。結(jié)果，只繼續(xù)偵測原始的四個(gè)D7數(shù)據(jù)線中的兩個(gè)，步驟508A。此外，現(xiàn)在開始偵測這兩個(gè)選中字節(jié)的兩個(gè)D6數(shù)據(jù)線，步驟508B。繼續(xù)對目標(biāo)字節(jié)的預(yù)測。與此同時(shí)，移入A0位。事件線E2指示這些事件的并發(fā)。
圖6B示出此時(shí)的有效線(加黑顯示的)，示出對D7和D6數(shù)據(jù)線的偵測。如圖6A，讀出電路226-231中的每一個(gè)都接收來自字節(jié)B4和B5的數(shù)據(jù)線D5-D0，因此其輸出是不確定的。繼而，讀出電路226-231保持處于斷開狀態(tài)。此外，可使電路222和223停用來節(jié)電，這是因?yàn)槟繕?biāo)字節(jié)既不是B6也不是B7。
在事件E3處，當(dāng)在時(shí)鐘A0期間移入A0位時(shí)，控制邏輯110既不對A2_SEL線加電也不對A1_SEL線加電，從而解碼器電路200將產(chǎn)生以A3-A0尋址的目標(biāo)字節(jié)，即字節(jié)B5。這樣僅留下原始D7數(shù)據(jù)線中的一條，步驟510A。此外，現(xiàn)在，已偵測到數(shù)據(jù)線D7并準(zhǔn)備移出該數(shù)據(jù)線D7。與此同時(shí)，在原始的兩條D6數(shù)據(jù)線中僅有一條保持選中并將被繼續(xù)偵測，步驟510B。此時(shí)，開始對目標(biāo)字節(jié)的數(shù)據(jù)線D5-D0的平行偵測，步驟510C。最后，選擇器232和234選擇地址位A1和A0所確定的讀出電路輸出?？刂七壿?10指令鎖存線242依次鎖存D7、D6且最終鎖存D5-D0。圖6C示出該時(shí)間點(diǎn)處的有效線。注意，可斷開讀出電路220及222-224來節(jié)電，而保持有效的讀出電路226-231。
在時(shí)鐘A0后的下降沿處，移出目標(biāo)字節(jié)的數(shù)據(jù)線D7，對該位的偵測早在五個(gè)半周期前的時(shí)鐘A2處就開始了。類似地，如圖4A及由時(shí)鐘D6所示，準(zhǔn)備在下一個(gè)下降沿處移出數(shù)據(jù)位D6。注意，對數(shù)據(jù)線D6的偵測也早在五個(gè)半周期前就開始了。類似地，在被移出前的五個(gè)半周期處就偵測到數(shù)據(jù)線D5。然而，對于數(shù)據(jù)線D4-D0，將在比前一條數(shù)據(jù)線長兩個(gè)半周期的時(shí)間內(nèi)發(fā)生對每個(gè)成功數(shù)據(jù)線的偵測。因而，在輸出前，D4將在七個(gè)半周期的時(shí)間內(nèi)被偵測，而D0將在十五個(gè)半周期內(nèi)被偵測。
如上所述，適合已有技術(shù)SPI的器件必須在接收到最后一個(gè)地址位后的半個(gè)周期內(nèi)完成行選擇和數(shù)據(jù)偵測，以在下降沿開始數(shù)據(jù)輸出。此半個(gè)周期如圖4A中的t1所示。本發(fā)明的預(yù)測操作模式提供了雙重改進(jìn)首先，一接收到地址的X部分就開始行選擇；其次，一按時(shí)鐘輸入一些Y地址位就開始目標(biāo)字節(jié)的數(shù)據(jù)偵測。圖4A中的時(shí)序示出本發(fā)明可獲得至少五個(gè)半周期的時(shí)間(t2)來偵測目標(biāo)字節(jié)的數(shù)據(jù)位。因而，本發(fā)明的器件中所使用的時(shí)鐘的運(yùn)行可比已有技術(shù)的器件快五倍。實(shí)際上，此倍數(shù)稍高于五，因?yàn)椋诒景l(fā)明中，行選擇是在數(shù)據(jù)偵測前發(fā)生的。
繼續(xù)該器件的操作，考慮后續(xù)字節(jié)的讀出。地址緩沖電路112簡單地遞增當(dāng)前地址。在第一種情況下，當(dāng)下一字節(jié)位于同一頁上時(shí)，這簡單地涉及遞增地址的Y部分，而行保持不變。在第二種情況下，當(dāng)下一字節(jié)位于新的一頁上時(shí)，地址的X和Y部分都改變。
參考圖6D，考慮下一字節(jié)位于與前一字節(jié)相同的頁面上第一種情況，即字節(jié)B6。控制邏輯110現(xiàn)在不對SENSE-AHEAD線加電。這斷開了晶體管211-214，且接通了晶體管215-218，繼而把所有的D7線都饋入讀出電路223，并把所有的D6線都饋入讀出電路225。由于此時(shí)本發(fā)明不再處于預(yù)測模式，所以不再需要每次偵測不止一條D7或D6線，所以不對A1_SEL和A2_SEL加電。繼而，在遞增地址而選中字節(jié)B6時(shí)，僅B6的八條數(shù)據(jù)線將饋入其各自的讀出電路。選擇器232和234的進(jìn)一步特征是響應(yīng)于不對SENSEO-AHEAD加電而分別選擇讀出電路223和225。圖6D示出此情況下的有效線。
轉(zhuǎn)到圖4A-4B，可看出，在D5時(shí)鐘后，在鎖存數(shù)據(jù)位D5-D0時(shí)，讀出電路變得可偵測下一字節(jié)。繼而，在圖4B所示的情況(scenario)A中，在D5時(shí)鐘后的某時(shí)遞增地址。其后不久偵測下一字節(jié)的數(shù)據(jù)線D7-D0。這給下一字節(jié)提供了不止五個(gè)半周期的偵測時(shí)間，從而在圖4B所示的時(shí)鐘D7處，準(zhǔn)備移出下一字節(jié)的D7位。
接著考慮當(dāng)下一字節(jié)位于新的一頁上的情況。再次不對SENSE-AHEAD線加電且遞增地址。此時(shí)，地址的X和Y部分都改變。繼而，在圖4B的情況B中，在D5時(shí)鐘后的某時(shí)遞增地址。然而，現(xiàn)在必須進(jìn)行行選擇來選擇下一頁。因而，偵測新的第一字節(jié)的步驟必須延遲一些時(shí)間。從時(shí)序圖可看出，可延遲偵測步驟，直到D2時(shí)鐘后的上升沿，大致為四個(gè)半周期。這保證了可獲得五個(gè)半周期來偵測新頁的第一個(gè)字節(jié)。然而，在本較佳實(shí)施例中，由于行選擇幾乎緊接在地址遞增后立即發(fā)生，所以對下一字節(jié)的數(shù)據(jù)偵測可如圖4B所示立即開始。在這兩種情況中，行選擇和偵測步驟可獲得許多時(shí)鐘周期，這是因?yàn)榭偸怯幸粋€(gè)字節(jié)已被偵測并存儲在鎖存器240中，該字節(jié)正被按時(shí)鐘輸出。
在圖2所示的Y解碼器的實(shí)施例中，使用十二個(gè)讀出電路?，F(xiàn)在參考圖7A，描述依據(jù)本發(fā)明的Y解碼器106，它利用十個(gè)讀出電路。將變得清楚起來的是，通過在目標(biāo)字節(jié)的解碼期間重新使用某些讀出電路可減少讀出電路。與圖2中所示相同的圖7A中所示的這部分Y解碼器保留其各自的原始標(biāo)號。在本實(shí)施例中使用圖2和3所示的解碼器電路200。
暫時(shí)忽略偵測推進(jìn)(sense-ahead)晶體管711-718，把四線總線204和雙線總線202耦合到多路復(fù)用器740-743。每個(gè)多路復(fù)用器是一個(gè)二選一選擇器，它具有被標(biāo)為“1”輸入的左側(cè)輸入線、被標(biāo)為“0”輸入的右側(cè)輸入線以及一位多路復(fù)用器選擇器輸入772。當(dāng)對多路復(fù)用器選擇器輸入加電(即，HI)時(shí)，在其輸出處產(chǎn)生“1”輸入，當(dāng)不對多路復(fù)用器選擇器加電(即，L0)時(shí)，產(chǎn)生“0”輸入。這適用于圖7A所示的多路復(fù)用器740-761。
四線總線204的D7數(shù)據(jù)線耦合到所示的多路復(fù)用器740-743的“1”輸入。具體來說，7-0線耦合到多路復(fù)用器740的“1”輸入，7-1線耦合到多路復(fù)用器741的“1”輸入，7-2線耦合到多路復(fù)用器742的“1”輸入，7-3線耦合到多路復(fù)用器743的“1”輸入。
以另一種方式把帶有D6數(shù)據(jù)線的雙線總線202耦合到多路復(fù)用器740-743的“0”輸入。繼而，把6-0線耦合到多路復(fù)用器740和742的“0”輸入，把6-1線耦合到多路復(fù)用器741和743的“0”輸入。如以上參考圖2所示，把六線總線206耦合到讀出電路226-231。
把每個(gè)多路復(fù)用器740-743的輸出分別饋入讀出電路720-723。把每個(gè)讀出電路的輸出依次饋入兩個(gè)多路復(fù)用器750、751。更具體來說，讀出電路720和721分別饋入多路復(fù)用器750的“1”和“0”輸入，而讀出電路722和723分別饋入多路復(fù)用器751的“1”和“0”輸入。
最后，多路復(fù)用器750和751的輸出交叉耦合到多路復(fù)用器760和761。尤其是，多路復(fù)用器750耦合到多路復(fù)用器760的“1”輸入及多路復(fù)用器761的“0”輸入，而多路復(fù)用器751耦合到多路復(fù)用器761的“1”輸入及多路復(fù)用器760的“0”輸入。多路復(fù)用器760的輸出饋入數(shù)據(jù)鎖存器240的L7鎖存器，多路復(fù)用器761的輸出饋入L6數(shù)據(jù)鎖存器。L5-L0數(shù)據(jù)鎖存器如圖所示分別耦合到讀出電路226-231的輸出。
多路復(fù)用器控制器710提供控制信號A-F，這些信號耦合到多路復(fù)用器740-761的多路復(fù)用器選擇器輸入772?？刂菩盘朅-F是地址位A1-A0、控制線A2_SEL和A1_SEL及SENSE-AHEAD線的函數(shù)。通過以下邏輯公式來定義信號A-FA=A2_SEL＾(～A2_SEL & -A1)＾-SENSE-AHEAD,B=A2_SEL＾(～A2_SEL & -A1),C=A2_SEL＾(～A2_SEL & A1& SENSE-AHEAD),D=A2_SEL＾(～A2_SEL & A1),E=-A0＾～SENSE-AHEAD,andF=-A1＾～SENSE-AHEAD,
這里符號＾為邏輯或；符號&為邏輯和；符號～指取補(bǔ)；A2_SEL在A2時(shí)鐘處為真；以及～A2_SEL在A1和A0時(shí)鐘處為真。
偵測推進(jìn)晶體管711-718起到與圖2所示其對應(yīng)物相同的作用，即在預(yù)測模式操作期間控制D7線和D6線的流動(dòng)，隨后依次連續(xù)訪問的存儲單元。在圖7A中，如此安排晶體管711-718，從而當(dāng)SENSE-AHEAD為L0時(shí)，所有的D7線饋入多路復(fù)用器740的“1”輸入，所有的D6線饋入多路復(fù)用器742的“0”輸入。
在操作中，圖7A所示的Y解碼器106依據(jù)圖4A和4B所示的時(shí)序圖進(jìn)行。對于以下討論，參考圖7B-7E并假定目標(biāo)單元為選中行的字節(jié)B6(目標(biāo)地址的Y部分，“0110”)。如上所述，解碼器電路200在A2時(shí)鐘處產(chǎn)生四個(gè)候選字節(jié)，即字節(jié)B4-B7。由于對SENSE-AHEAD線加電，偵測推進(jìn)晶體管711-713是導(dǎo)電的，從而把字節(jié)B4-B7的四條D7數(shù)據(jù)線發(fā)送入每個(gè)多路復(fù)用器740-743的“1”輸入。在此時(shí)對A2_SEL線加電，依據(jù)以上邏輯公式，這使得多路復(fù)用器控制器710對控制信號A-D加電，從而選中多路復(fù)用器740-743的“1”輸入，并把D7線饋入讀出電路720-723。圖7B示出有效線。
在A1時(shí)鐘處，解碼器電路200產(chǎn)生字節(jié)B6和B7；即，這些字節(jié)共有相同的高階地址位A3-A1，“011”。此時(shí)不對A2_SEL加電，由于地址位A1為“1”，所以多路復(fù)用器控制器710對控制信號C和D加電而選中多路復(fù)用器742和743的“1”輸入。結(jié)果，多路復(fù)用器742和743繼續(xù)把字節(jié)B6和B7的D7線饋入讀出電路722和723，而字節(jié)B4和B5的數(shù)據(jù)線D7與讀出電路720和721斷開。雖然在偵測數(shù)據(jù)的同時(shí)把數(shù)據(jù)線與其讀出電路斷開的觀點(diǎn)看上去違背直覺，但不再需要字節(jié)B4和B5的D7線，因?yàn)檫@時(shí)已在此時(shí)字節(jié)B4和B5都不是目標(biāo)字節(jié)。因此可重新使用這些讀出電路。由于來自多路復(fù)用器控制器710的A和B為L0，所以選中多路復(fù)用器740和741的“0”輸入，以把字節(jié)B6和B7的D6數(shù)據(jù)線饋入讀出電路720和721，繼而重新使用這些電路。圖7C示出有效線。
在A0時(shí)鐘處，目標(biāo)字節(jié)的地址是完全已知的，因此解碼器電路200產(chǎn)生字節(jié)B6。從時(shí)鐘A1起控制信號A-D保持不變。此外，多路復(fù)用器控制器710對E和F控制線加電。E控制線是A0的函數(shù)，它通過操作多路復(fù)用器750和751而選中每一D6和D7對中的一條線。在此情況下，由于A0為“0”，所以選中多路復(fù)用器750、751的“1”輸入，從而從字節(jié)B6產(chǎn)生D6和D7線。控制線F操作多路復(fù)用器760和761，以如此切換D6和D7線，從而它們饋入其在鎖存器240中的適當(dāng)位置。F信號基于A1地址位，這是因?yàn)樵撐淮_定了多路復(fù)用器740-743在D6和D7數(shù)據(jù)線之間如何成對分置。圖7D示出有效線，包括D5-D0數(shù)據(jù)線。
最后，對于后續(xù)被訪問的存儲單元，不對SENSE-AHEAD線加電。這樣通過斷開晶體管711-713而使晶體管715-717導(dǎo)通，把四線總線204的四條線7-0到7-3聯(lián)接(bond)在一起，從而把這些線饋入多路復(fù)用器740的“1”輸入。類似地，通過晶體管718把兩條線6-0和6-1聯(lián)接在一起，并饋入多路復(fù)用器742的“0”輸入。多路復(fù)用器控制器710選擇多路復(fù)用器740、750和760的“1”輸入，以把D7線饋入鎖存器L7內(nèi)的讀出電路720。類似地，多路復(fù)用器控制器710選擇多路復(fù)用器742的“0”輸入，以把D6線饋入讀出電路722，從那里選中多路復(fù)用器751和761的“1”輸入，以把D6線發(fā)送到L6鎖存器中。圖7E示出后續(xù)字節(jié)即字節(jié)B7的數(shù)據(jù)流。
圖2和圖7A所示的本發(fā)明的實(shí)施例分別使用十二個(gè)和十個(gè)讀出電路。在有讀出電路可供把地址的后續(xù)位按時(shí)鐘輸入存儲器件時(shí)，利用多路復(fù)用電路把數(shù)據(jù)線選擇性地切換到這些讀出電路產(chǎn)生了圖7A的實(shí)施例所實(shí)現(xiàn)的讀出電路的減少。
圖8示出把重新使用讀出電路的原理擴(kuò)展到另一步驟的實(shí)施例。先前在圖2和7A中所引入及討論的元件保留其標(biāo)號。圖8引入了另外的一組多路復(fù)用器850-853。這些多路復(fù)用器具有三個(gè)輸入“2”輸入、“1”輸入及“0”輸入。每個(gè)多路復(fù)用器850-853還具有一兩位選擇器輸入874，其中選擇器輸入874上的“10”產(chǎn)生“2”輸入，選擇器輸入874上的“01”產(chǎn)生“1”輸入，選擇器輸入874上的“00”產(chǎn)生“0”輸入。
多路復(fù)用器850-853的“2”輸入分別耦合到每個(gè)多路復(fù)用器740-743的輸出。因此，“2”輸入依據(jù)多路復(fù)用器740-743中所進(jìn)行的選擇而接收D7數(shù)據(jù)線或D6數(shù)據(jù)線。多路復(fù)用器850-853的“1”和“0”輸入分別耦合到總線206的5號和4號線。多路復(fù)用器850-853的輸出饋入讀出電路820-823的輸入。如下所述，多路復(fù)用器740-743和850-853的存在使得可把目標(biāo)字節(jié)的數(shù)據(jù)線D7、D6、D5和D4饋入讀出電路，而仍舊提供本發(fā)明的預(yù)測操作模式。
讀出電路的輸出饋入切換電路860的輸入M-P。開關(guān)860的輸出Q-T分別饋入數(shù)據(jù)鎖存器240的D7-D4鎖存器。切換電路860使得可在八位控制線860的控制下把任何輸入M-P切換到任何輸出Q-T。圖9示出此開關(guān)的實(shí)現(xiàn)。
多路復(fù)用器控制器810提供控制信號A-I，這些控制信號耦合到多路復(fù)用器選擇器輸入872、874和876?？刂菩盘柺堑刂肺籄1-A0、控制線A2_SEL和A1_SEL及SENSE-AHEAD線的函數(shù)。通過以下對非預(yù)測操作模式的要求來定義信號A-I，當(dāng)不對SENSE-AHEAD加電時(shí)傳輸晶體管711-713斷開而傳輸晶體管715-717導(dǎo)通，繼而把所有的D7數(shù)據(jù)線聯(lián)接在一起并把它們饋入多路復(fù)用器740的輸入“1”。同樣，傳輸晶體管714斷開且傳輸晶體管718導(dǎo)通，則所有的D6數(shù)據(jù)線聯(lián)接在一起并將它們饋送到多路復(fù)用器742的“0”輸入。因此，在非預(yù)測操作模式下，對控制信號A-I加電，從而多路復(fù)用740產(chǎn)生其“1”輸入，多路復(fù)用器850產(chǎn)生其“2”輸入，開關(guān)860把其M輸入按路由傳送到其Q輸出，導(dǎo)致通過讀出電路820把數(shù)據(jù)線D7傳輸?shù)紻7數(shù)據(jù)鎖存器。類似地，多路復(fù)用器742產(chǎn)生其“0”輸入，多路復(fù)用器852產(chǎn)生其“2”輸入，開關(guān)860把其0輸入按路由傳送到其R輸出，導(dǎo)致通過讀出電路822把數(shù)據(jù)線D6傳輸?shù)紻6數(shù)據(jù)鎖存器。與此同時(shí)，通過多路復(fù)用器851的輸入“1”，按路由傳送相應(yīng)于D5數(shù)據(jù)線的總線206的5號線且此5號線從開關(guān)860的輸入N耦合到輸出S，從而通過讀出電路821把D5數(shù)據(jù)線鎖存入D5鎖存器。最后，通過853多路復(fù)用器的“0”輸入，按路由傳送相應(yīng)于D4數(shù)據(jù)線的總線206的4號線，且此4號線從開關(guān)860的輸入P耦合到輸出T繼而通過讀出電路823進(jìn)入數(shù)據(jù)鎖存器D4。
通過以下在預(yù)測操作模式期間的要求來進(jìn)一步定義多路復(fù)用器控制器810的控制信號A-I(見圖4A的時(shí)序圖)，在對SENSE-AHEAD加電時(shí)在A2時(shí)鐘處，當(dāng)選中四個(gè)可能的字節(jié)時(shí)，多路復(fù)用器740-743中的每一個(gè)產(chǎn)生其“1”輸入，多路復(fù)用器850-853中的每一個(gè)產(chǎn)生其“2”輸入，繼而在數(shù)據(jù)偵測開始時(shí)把四條D7數(shù)據(jù)線呈現(xiàn)在其各自的讀出電路820-823上。
在A1時(shí)鐘處且依據(jù)A1地址位，一對多路復(fù)用器(多路復(fù)用器740和741或多路復(fù)用器742和743)將繼續(xù)產(chǎn)生“1”輸入，繼而把D7線中的兩條饋送到多路復(fù)用器的下一級。切換另一對來產(chǎn)生“0”輸入，現(xiàn)在該輸入帶有兩條可能的D6數(shù)據(jù)線。多路復(fù)用器850-853繼續(xù)產(chǎn)生“2”輸入。其效果在于，讀出電路中的兩個(gè)將繼續(xù)偵測D7數(shù)據(jù)線，而D7線將與另兩個(gè)讀出電路斷開，以開始偵測D6數(shù)據(jù)線。
在A0時(shí)鐘處，當(dāng)輸入所有的地址位時(shí)，解碼器電路200將知道目標(biāo)字節(jié)并選中該字節(jié)。將把四個(gè)多路復(fù)用器850-853中的兩個(gè)切換到產(chǎn)生總線206的5號和4號線，將開始對D5和D4數(shù)據(jù)線的偵測。與此同時(shí)，讀出電路824-827也將開始偵測D3-D0。與此同時(shí)，對目標(biāo)字節(jié)的D7數(shù)據(jù)線的偵測將完成且準(zhǔn)備輸出，且繼續(xù)偵測D6數(shù)據(jù)線。最后，通過控制線876操作開關(guān)860，以提供輸入M-P到輸出Q-R的必要交叉切換，從而保證把數(shù)據(jù)線D7-D4鎖存到其相應(yīng)的數(shù)據(jù)鎖存器中。
圖2A、7A和8所示的實(shí)施例示出，通過適當(dāng)?shù)厥褂枚嗦窂?fù)用電路，可減少對讀出電路的需要。其它設(shè)計(jì)是可能的，每個(gè)設(shè)計(jì)具有不同的復(fù)雜度和硅資產(chǎn)要求。圖2A的實(shí)施例是直接的，但需要十二個(gè)讀出電路。圖8的實(shí)施例使用八個(gè)讀出電路，但需要附加的多路復(fù)用器和更復(fù)雜的控制器來操作這些多路復(fù)用器。雖然所揭示的實(shí)施例在A2時(shí)鐘處提供了預(yù)測性的偵測，當(dāng)可在更早的時(shí)鐘處開始操作，以實(shí)現(xiàn)更大的速度增加。特定的實(shí)現(xiàn)方案將依據(jù)在以下這些因素之間所進(jìn)行的權(quán)衡，包括想要的器件速度、電路復(fù)雜性、存儲器尺寸、芯片尺寸和功率要求。
本發(fā)明所揭示的實(shí)施例實(shí)現(xiàn)了把目標(biāo)存儲單元的最后一位按時(shí)鐘輸入的時(shí)間與把目標(biāo)的第一位按時(shí)鐘輸出的時(shí)間之間的時(shí)間減少了五倍，從而允許時(shí)鐘速度增加五倍。然而，可使用這里所揭示的原理來實(shí)現(xiàn)把時(shí)間減少七倍。在以上討論中，地址的Y部分由四位構(gòu)成，且本發(fā)明的預(yù)測操作模式是在接收到Y(jié)部分的第二位后開始的。參考圖4A，如果預(yù)測模式在接收到第一位后開始，則對D7數(shù)據(jù)線的偵測將在A3時(shí)鐘上開始，從而把時(shí)間減少七倍。除了所述的三個(gè)解碼模式以外，還對邏輯的必要改變包括更改解碼器電路200來提供16-8八解碼；其原因在于，在A3時(shí)鐘處將有八個(gè)候選字節(jié)。此外，將需要額外的讀出放大器。根據(jù)圖2的體系結(jié)構(gòu)，將需要八個(gè)讀出放大器來偵測八個(gè)候選D7數(shù)據(jù)線，將需要四個(gè)讀出放大器來偵測四個(gè)候選D6數(shù)據(jù)線，還需要兩個(gè)讀出放大器來偵測兩個(gè)可能的D5數(shù)據(jù)線，以及需要五個(gè)讀出放大器來偵測目標(biāo)字節(jié)的D4-D0數(shù)據(jù)線；總共需要十九個(gè)讀出放大器。根據(jù)圖7A和8的體系結(jié)構(gòu)，通過使用附加的多路復(fù)用器可減少讀出放大器的數(shù)目，從而在目標(biāo)地址的Y部分的附加地址位可供使用時(shí)重新使用隨著候選目標(biāo)數(shù)目的減少而可供使用的讀出放大器。另一方面，需要如此多的讀出放大器可能是本方案的一個(gè)障礙。另一方面，時(shí)間的減少可允許使用較慢但較簡單(繼而較小)的讀出放大器，這可抵銷讀出放大器數(shù)目的增加而引起的尺寸要求。
或者，可延遲預(yù)測操作模式，直到已按時(shí)鐘輸入除目標(biāo)地址的最后一位以外的所有位時(shí)。繼而參考圖4A，當(dāng)位A3-A1已知時(shí)，直到A1時(shí)鐘時(shí)才開始偵測D7數(shù)據(jù)線。在該處，僅有兩個(gè)候選字節(jié)，所以只偵測兩個(gè)候選D7數(shù)據(jù)線。在此結(jié)構(gòu)中，需要九個(gè)讀出放大器來實(shí)現(xiàn)把接收目標(biāo)地址和輸出目標(biāo)存儲單元的字節(jié)的時(shí)間減少三倍，這樣轉(zhuǎn)換成把時(shí)鐘增加三倍。
在本發(fā)明所揭示的實(shí)施例中，在接收到每一地址位前僅提早偵測一位。繼而，參考圖2和4A，在A2時(shí)鐘上接收到地址位A2時(shí)，對四個(gè)候選D7數(shù)據(jù)線的預(yù)測偵測開始。在接收到下一地址位A3時(shí)，對兩個(gè)候選D6數(shù)據(jù)線的預(yù)測偵測開始。然而，在本發(fā)明的另一個(gè)實(shí)施例中，可提早偵測每個(gè)候選字節(jié)的不止一個(gè)數(shù)據(jù)線，而不背離本發(fā)明所范圍和精神。例如，在A2時(shí)鐘處，可偵測四個(gè)候選字節(jié)的D7和D6數(shù)據(jù)線。
通常，本發(fā)明的較佳實(shí)施例是對目標(biāo)地址的最低位(即，地址的Y部分)的預(yù)測操作。然而，本發(fā)明容易適用于對地址的最高位部分進(jìn)行操作，而不背離本發(fā)明的操作原理，也不犧牲本發(fā)明可獲得的利益。
依據(jù)SPI協(xié)議的要求，本發(fā)明的較佳實(shí)施例對候選字節(jié)的最高位進(jìn)行操作。繼而，在偵測D6數(shù)據(jù)線前偵測D7數(shù)據(jù)線，諸如此類。按照SPI協(xié)議，這使得首先移出最高位?；蛘撸瑢τ赟PI以外的協(xié)議，可使本發(fā)明實(shí)現(xiàn)首先對最低位進(jìn)行操作，從而首先輸出最低位。繼而，可首先偵測候選字節(jié)的D0數(shù)據(jù)線，接著是D1數(shù)據(jù)線，依此類推。本方案符合本發(fā)明的操作原理，并享有與以上所揭示本發(fā)明的實(shí)施例所實(shí)現(xiàn)的相同的利益。參考圖2和3A，可適用包括解碼器電路200的邏輯，從而把位零線耦合到D7數(shù)據(jù)線，把位一線耦合到D6數(shù)據(jù)線，把位二線耦合到D5數(shù)據(jù)線，諸如此類，從而實(shí)現(xiàn)偵測候選字節(jié)的低階位。
權(quán)利要求
1．在具有多個(gè)存儲單元的串行存儲器件中，每個(gè)存儲單元的內(nèi)容由多個(gè)數(shù)據(jù)位構(gòu)成，一種讀出目標(biāo)存儲單元的內(nèi)容的方法，其特征在于包括接收目標(biāo)存儲單元的部分地址；對于其地址包含該部分地址的每個(gè)存儲單元，偵測少于其全部數(shù)據(jù)位；接收剩余地址位，從而使得知道目標(biāo)存儲單元；偵測目標(biāo)存儲單元的剩余數(shù)據(jù)位，與此同時(shí)讀出其第一數(shù)據(jù)位；以及在偵測剩余數(shù)據(jù)位后，讀出剩余數(shù)據(jù)位。
2．如權(quán)利要求1所述的方法，其特征在于偵測少于全部數(shù)據(jù)位的步驟是僅偵測第一數(shù)據(jù)位的步驟，從而在接收到其地址前開始對目標(biāo)存儲單元的第一位的偵測。
3．如權(quán)利要求1所述的方法，其特征在于接收部分地址的步驟包括接收目標(biāo)存儲單元的前N個(gè)地址位，N小于構(gòu)成該地址的地址位的數(shù)目。
4．如權(quán)利要求3所述的方法，其特征在于前N個(gè)地址位是N個(gè)最高地址位。
5．如權(quán)利要求1所述的方法，其特征在于接收部分地址的步驟是接收除該地址的最后一位以外的所有位的步驟，接收剩余地址位的步驟是接收該地址的最后一位的步驟。
6．如權(quán)利要求1所述的方法，其特征在于偵測少于全部數(shù)據(jù)位的步驟是僅偵測第一數(shù)據(jù)位的步驟，接收剩余地址位的步驟包括接收目標(biāo)存儲單元的下一地址位，以產(chǎn)生第二部分地址；以及對于其地址包含第二部分地址的每個(gè)存儲單元，偵測其第二數(shù)據(jù)位，從而在知道其地址前開始對目標(biāo)存儲單元的第二數(shù)據(jù)位的偵測。
7．如權(quán)利要求6所述的方法，其特征在于接收部分地址的步驟包括接收目標(biāo)存儲單元的地址的前N個(gè)地址位，從而第二部分地址代表該地址的前N+1位，N+1小于構(gòu)成該地址的地址位的數(shù)目。
8．如權(quán)利要求7所述的方法，其特征在于第一和第二數(shù)據(jù)位分別為第一和第二最高數(shù)據(jù)位。
9．如權(quán)利要求7所述的方法，其特征在于前N個(gè)地址位是最高地址位。
10．如權(quán)利要求1所述的方法，其特征在于偵測少于全部數(shù)據(jù)位的步驟是僅偵測第一數(shù)據(jù)位的步驟，接收剩余地址位的步驟包括接收目標(biāo)存儲單元的最后第二個(gè)地址位，以產(chǎn)生第二部分地址；以及對于其地址包含第二部分地址的每個(gè)存儲單元，偵測其第二數(shù)據(jù)位，從而在知道其地址前開始對目標(biāo)存儲單元的第二數(shù)據(jù)位的偵測；接收目標(biāo)存儲單元的最后一個(gè)地址位，以產(chǎn)生目標(biāo)存儲單元的整個(gè)地址；以及偵測目標(biāo)存儲單元的剩余數(shù)據(jù)位，其中對第一和第二數(shù)據(jù)位的偵測還在進(jìn)行中或已完成。
11．如權(quán)利要求10所述的方法，其特征在于第一和第二數(shù)據(jù)位分別是最高和次最高數(shù)據(jù)位。
12．在具有以行和列排列的存儲單元陣列的串行存儲器件中，每個(gè)存儲單元具有B條位線和唯一的地址，以A位代表每個(gè)地址，一種偵測目標(biāo)存儲單元的內(nèi)容的方法，其特征在于包括(ⅰ)串行地接收目標(biāo)存儲單元的N個(gè)地址位，N＜A；(ⅱ)根據(jù)此N個(gè)地址位，選擇該陣列中的一行存儲單元；(ⅲ)串行地接收I個(gè)附加的地址位，并選擇相應(yīng)于選中行中的第一多個(gè)存儲單元的位線，每個(gè)這樣的存儲單元的地址中具有與(N+I)個(gè)接收到的地址位相同的(N+I)位，(N+I)＜A；(ⅳ)對于第一多個(gè)存儲單元中的每個(gè)存儲單元，偵測其位線的第一子集；(ⅴ)在偵測第一多個(gè)存儲單元中每個(gè)存儲單元的位線的第一子集的同時(shí)，接收一新的地址位，從而把第一多個(gè)存儲單元的數(shù)目減少一半，導(dǎo)致第二多個(gè)存儲單元；以及(ⅵ)對于第二多個(gè)存儲單元中的每個(gè)存儲單元，偵測其位線的第二子集。
13．如權(quán)利要求12所述的方法，其特征在于步驟(ⅳ)的偵測步驟包括通過把它們耦合到讀出電路來對第一子集中的每條位線進(jìn)行偵測；步驟(ⅴ)包括響應(yīng)于接收到下一地址位，把位線的第一子集的一半與讀出電路斷開，繼而使一半讀出電路可供使用；以及步驟(ⅵ)的偵測步驟包括通過把它們耦合到可供使用的讀出電路來偵測第二子集中的某些位線。
14．如權(quán)利要求12所述的方法，其特征在于第一多個(gè)存儲單元中的每個(gè)存儲單元的位線的第一子集僅由存儲單元的最高位構(gòu)成。
15．如權(quán)利要求14所述的方法，其特征在于第二多個(gè)存儲單元中的每個(gè)存儲單元的位線的第二子集僅由存儲單元的第一和第二最高位構(gòu)成。
16．如權(quán)利要求12所述的方法，其特征在于步驟(ⅳ)的偵測步驟包括，對于第一多個(gè)中的每個(gè)存儲單元，把其位線中的第一條耦合到F個(gè)讀出電路中的一個(gè)，F(xiàn)為第一多個(gè)中的存儲單元數(shù)。
17．如權(quán)利要求16所述的方法，其特征在于步驟(ⅵ)的偵測步驟包括選擇性地把第一位線的一半與讀出電路斷開，且對于第二多個(gè)中的每個(gè)存儲單元，把其位置中的第二條耦合到斷開的讀出電路。
18．如權(quán)利要求17所述的方法，其特征在于每個(gè)存儲單元的第一和第二條位線為兩個(gè)最高位。
19．一種讀出串行存儲器件中的存儲單元的方法，其特征在于包括以下步驟接收目標(biāo)存儲單元的部分地址；在數(shù)據(jù)線上產(chǎn)生其地址包括該部分地址的第一存儲單元的數(shù)據(jù)位；把第一存儲單元的第一數(shù)據(jù)線耦合到第一組讀出放大器；接收下一地址位以產(chǎn)生第二部分地址，從而僅一半第一存儲單元的地址包括第二部分地址，從而消除了另一半第一存儲單元；以及把剩余的一半第一存儲單元的第二數(shù)據(jù)線耦合到第二組讀出放大器。
20．如權(quán)利要求19所述的方法，其特征在于還包括接收剩余的地址位以產(chǎn)生一完整的地址，繼而知道目標(biāo)存儲單元；把相應(yīng)于目標(biāo)存儲單元的剩余數(shù)據(jù)位的數(shù)據(jù)線耦合到第三組讀出放大器，與此同時(shí)輸出目標(biāo)存儲單元的第一數(shù)據(jù)線。
21．如權(quán)利要求19所述的方法，其特征在于第一組讀出放大器包括第一多個(gè)讀出放大器，第二組讀出放大器包括第二多個(gè)讀出放大器。
22．如權(quán)利要求19所述的方法，其特征在于第二組讀出放大器包含在第一組讀出放大器中，耦合第一存儲單元的剩余一半的第二數(shù)據(jù)線的步驟包括把第一存儲單元中被消除的一半的第一數(shù)據(jù)線與其相關(guān)的讀出放大器斷開，并把第二數(shù)據(jù)線耦合到所斷開的讀出放大器。
23．如權(quán)利要求22所述的方法，其特征在于還包括接收剩余地址位以產(chǎn)生一完整的地址，繼而知道目標(biāo)存儲單元；偵測目標(biāo)存儲單元的剩余數(shù)據(jù)位，與此同時(shí)輸出目標(biāo)存儲單元的第一數(shù)據(jù)線。
24．如權(quán)利要求23所述的方法，其特征在于接收剩余數(shù)據(jù)位的步驟消除了剩余的一半第一存儲單元中的至少一半；偵測目標(biāo)存儲單元的剩余數(shù)據(jù)位的步驟包括把剩余的一半第一存儲單元中被消除的一半的第一數(shù)據(jù)線與其相關(guān)的讀出放大器斷開，把剩余數(shù)據(jù)位中的至少一個(gè)耦合到被斷開的讀出放大器中的一個(gè)。
25．一種串行存儲器件，其特征在于包括排列成多行的存儲陣列，每一行具有多個(gè)存儲單元，每個(gè)存儲單元具有多個(gè)數(shù)據(jù)位，該存儲陣列具有用于輸出選中行的每一存儲單元的數(shù)據(jù)位的位線；耦合到接收來自存儲陣列的位線的解碼器電路，該解碼器電路包括數(shù)據(jù)線和選通電路，該選通電路以一對一的對應(yīng)關(guān)系選擇性地把選中行的每一存儲單元的位線與數(shù)據(jù)線耦合，該解碼器電路還包括操作地耦合到選通電路的地址線，以把選中的一些位線耦合到其相應(yīng)的數(shù)據(jù)線；第一多個(gè)N讀出放大器，具有與相應(yīng)于選中行的每一個(gè)第N個(gè)存儲單元的第一數(shù)據(jù)線電氣通信的輸入；以及至少一個(gè)讀出放大器，具有與選中行中的每個(gè)存儲單元的數(shù)據(jù)線之一電氣通信的輸入。
26．如權(quán)利要求25所述的串行存儲器件，其特征在于解碼器電路還包括操作地耦合到選通電路的控制線，以同步地把N個(gè)選中的存儲單元的位線耦合到其相應(yīng)的數(shù)據(jù)線。
27．如權(quán)利要求25所述的串行存儲器件，其特征在于還包括第二多個(gè)M讀出放大器，具有耦合到相應(yīng)于選中行的每一個(gè)第M個(gè)存儲單元的第二數(shù)據(jù)線的輸入，M等于N/2。
28．如權(quán)利要求27所述的串行存儲器件，其特征在于第一數(shù)據(jù)線中的每一條是最高位，第二數(shù)據(jù)線中的每一條是第二最高位。
29．如權(quán)利要求27所述的串行存儲器件，其特征在于還包括輸出緩沖器；第一選擇器電路，它具有單個(gè)輸出且具有耦合到N個(gè)讀出放大器的輸出的輸入；第二選擇器電路，它具有單個(gè)輸出且具有耦合到M個(gè)讀出放大器的輸出的輸入，第一和第二選擇器電路的輸出耦合到輸出緩沖器。
30．如權(quán)利要求25所述的串行存儲器件，其特征在于還包括控制電路，該控制電路具有N條獨(dú)立加電的使能線，每條使能線耦合到第一讀出放大器之一，每個(gè)讀出放大器具有響應(yīng)于在其相關(guān)使能線上所加電的控制信號而接通和斷開讀出放大器的電路；從而可斷開某些讀出放大器，而留下其它讀出放大器導(dǎo)通。
31．如權(quán)利要求25所述的串行存儲器件，其特征在于還包括具有耦合到第一數(shù)據(jù)線的N個(gè)輸入端且具有N個(gè)輸出端的第一偵測推進(jìn)電路，每個(gè)輸出端耦合到第一讀出放大器之一，第一偵測推進(jìn)電路具有第一可選結(jié)構(gòu)，其中N個(gè)輸入端中的每一個(gè)與一相應(yīng)的輸出端電氣通信，第一偵測推進(jìn)電路具有第二可選結(jié)構(gòu)，其中N個(gè)輸入端中的每一個(gè)僅與N個(gè)輸出端中的一個(gè)電氣通信。
32．如權(quán)利要求31所述的串行存儲器件，其特征在于還包括第二多個(gè)M讀出放大器，每個(gè)讀出放大器具有耦合到選中行的每一個(gè)第M個(gè)存儲單元的第二數(shù)據(jù)線的一個(gè)輸入，M等于N/2；以及具有M個(gè)輸入端和M個(gè)相應(yīng)的輸出端的第二偵測推進(jìn)電路，每個(gè)輸入端耦合到第二數(shù)據(jù)線之一，每個(gè)輸出端耦合到第二讀出放大器之一；第二偵測推進(jìn)電路，具有第一可選結(jié)構(gòu)，其中其每個(gè)輸入端電氣耦合到其相應(yīng)的輸出端，還具有第二可選結(jié)構(gòu)，其中其全部輸入端僅電氣耦合到其中一個(gè)輸出端。
33．一種串行存儲器件，其特征在于包括排列成多行的存儲陣列，每一行具有多個(gè)存儲單元，每個(gè)存儲單元具有多個(gè)數(shù)據(jù)位，該存儲陣列具有用于輸出選中行的每一存儲單元的數(shù)據(jù)位的位線；耦合到接收來自存儲陣列的位線的解碼器電路，該解碼器電路包括數(shù)據(jù)線和選通電路，該選通電路以一對一的對應(yīng)關(guān)系選擇性地把選中行的每一存儲單元的位線與數(shù)據(jù)線耦合，該解碼器電路還包括操作地耦合到選通電路的地址線，以把選中的一些位線耦合到其相應(yīng)的數(shù)據(jù)線；多個(gè)N第一總線，每條總線耦合到選中行中的每一個(gè)第N個(gè)存儲單元的第一數(shù)據(jù)線；多個(gè)M第二總線，每條總線耦合到選中行中的每一個(gè)第M個(gè)存儲單元的第二數(shù)據(jù)線，M等于N/2；多個(gè)N讀出放大器，每個(gè)具有一輸入和一輸出；以及具有輸入線和輸出線的多路復(fù)用電路，輸入線耦合到第一總線和第二總線，輸出線耦合到讀出放大器，多路復(fù)用電路還具有用于把選中的一些第一和第二總線耦合到讀出放大器的控制輸入；從而N個(gè)讀出放大器共享N條總線和M條總線。
34．如權(quán)利要求33所述的串行存儲器件，其特征在于多路復(fù)用電路包括N個(gè)2-1多路復(fù)用器；每個(gè)第一數(shù)據(jù)線耦合到2-1多路復(fù)用器之一的第一輸入；每個(gè)第二數(shù)據(jù)線耦合到2-1多路復(fù)用器中兩個(gè)多路復(fù)用器的第二輸入。
35．如權(quán)利要求33所述的串行存儲器件，其特征在于還包括第二多路復(fù)用電路和一數(shù)據(jù)鎖存器，第二多路復(fù)用電路具有耦合到讀出放大器的輸出的輸入并具有耦合到數(shù)據(jù)鎖存器的輸出。
36．如權(quán)利要求33所述的串行存儲器件，其特征在于還包括具有N個(gè)獨(dú)立可加電的使能線的控制電路，每條使能線耦合到讀出放大器之一，每個(gè)讀出放大器具有響應(yīng)于在其相關(guān)使能線上所加電的控制信號而接通和斷開讀出放大器的電路；從而可斷開某些讀出放大器，而留下其它讀出放大器導(dǎo)通。
37．如權(quán)利要求33所述的串行存儲器件，其特征在于還包括第三多條總線，每條總線耦合到選中行中每一存儲單元的剩余數(shù)據(jù)線之一；多路復(fù)用電路還具有一耦合到第三總線中的至少一條的輸入；從而N個(gè)讀出放大器共享N條第一總線、M條第二總線以及至少一條第三總線。
38．如權(quán)利要求37所述的串行存儲器件，其特征在于多路復(fù)用電路包括第一多路復(fù)用器和第二多路復(fù)用器，第一多路復(fù)用器中的每一個(gè)接收N條總線之一和M條總線之一作為輸入，第二多路復(fù)用器中的每一個(gè)具有耦合到第一多路復(fù)用器之一的輸出及至少一條第三總線的輸入；第二多路復(fù)用器具有耦合到讀出放大器的輸出。
39．如權(quán)利要求38所述的串行存儲器件，其特征在于還包括第三多路復(fù)用器和一數(shù)據(jù)鎖存器，第三多路復(fù)用器具有耦合到讀出放大器的輸出的輸入并具有耦合到數(shù)據(jù)鎖存器的輸出。
40．在具有多個(gè)存儲單元的串行存儲器件中，每個(gè)存儲單元的內(nèi)容由多個(gè)數(shù)據(jù)位構(gòu)成，一種讀出目標(biāo)存儲單元的內(nèi)容的方法，其特征在于包括接收目標(biāo)存儲單元的第一地址，第一地址為目標(biāo)存儲單元的部分地址；對于其地址包含此第一地址的每個(gè)存儲單元，偵測少于其所有的數(shù)據(jù)位；在偵測步驟期間，(ⅰ)接收一個(gè)或多個(gè)附加的地址位，以產(chǎn)生第二地址，從而減少包含第一地址的存儲單元的數(shù)目，以及(ⅱ)偵測被減少的每個(gè)存儲單元的一個(gè)或多個(gè)附加數(shù)據(jù)位；以及讀出已被偵測的數(shù)據(jù)位。
41．如權(quán)利要求40所述的方法，其特征在于接收一個(gè)或多個(gè)附加地址位的步驟是接收目標(biāo)存儲單元的剩余一個(gè)或多個(gè)地址位的步驟，偵測一個(gè)或多個(gè)附加數(shù)據(jù)位的步驟是偵測目標(biāo)存儲單元的剩余一個(gè)或多個(gè)數(shù)據(jù)位的步驟。
全文摘要
一種串行存儲器件(100)包括一提供預(yù)測操作模式的Y解碼器(108)以及偵測電路(220—231;720—723;226—231;820—827),其中對目標(biāo)存儲單元的數(shù)據(jù)偵測是在通過偵測許多可能的存儲單元(包括目標(biāo)單元)的數(shù)據(jù)線而完全知道其地址前開始的。該方法和設(shè)備包括在已按時(shí)鐘輸入一些但非全部地址位時(shí)偵測可能的存儲單元的第一數(shù)據(jù)位。在按時(shí)鐘輸入附加地址位時(shí),偵測附加的數(shù)據(jù)位。在完全接收到目標(biāo)地址前,偵測其第一數(shù)據(jù)位將完成,從而可在下一時(shí)鐘上開始目標(biāo)存儲器的串行輸出。此偵測推進(jìn)特征允許增加內(nèi)部時(shí)鐘頻率,而不影響各種串行存儲器件接口所施加的外部定時(shí)約束。
文檔編號G11C11/4096GK1300431SQ99806066
公開日2001年6月20日 申請日期1999年4月9日 優(yōu)先權(quán)日1998年5月12日
發(fā)明者吳先良, 孫人舟, 陳毓明 申請人:愛特梅爾股份有限公司