技術(shù)特征：

1.一種讀取電路(20)，所述讀取電路(20)用于讀取設(shè)置有存儲器陣列(2)的非易失性存儲器器件(1)的存儲器單元(3)，其特征在于，所述存儲器陣列(2)具有以字線(WL)和位線(BL)布置的存儲器單元(3)，其中第一位線(BL)與待被讀取的所述存儲器單元(3)關(guān)聯(lián)并且第二位線(BL')與所述第一位線(BL)不同，所述讀取電路(20)包括：

與所述第一位線(BL)關(guān)聯(lián)的第一電路分支(22)以及與所述第二位線(BL')關(guān)聯(lián)的第二電路分支(22')，所述第一電路分支(22)和所述第二電路分支(22')中的每一個電路分支具有耦接到第一分壓電容器(30、30')的第一局部節(jié)點(N₁、N₁')以及耦接到第二分壓電容器(32、32')的全局節(jié)點(N_g、N_g')；

解碼器級(23、25)，被配置為將所述局部節(jié)點(N₁、N₁')耦接到所述位線(BL、BL')并且將所述全局節(jié)點(N_g、N_g')選擇性地耦接到所述局部節(jié)點(N₁、N₁')；

差分比較器級(36)，具有能夠選擇性地耦接到所述第一電路分支(22)以及第二電路分支(22')的所述全局節(jié)點(N_g、N_g')的第一輸入(36a)和第二輸入(36b)，以及供應(yīng)輸出信號(S_out)的輸出(36c)，所述輸出的值指示存儲在所述存儲器單元(3)中的數(shù)據(jù)；

耦接級(40、41)，能夠操作用于耦接所述第一電路分支(22)和所述第二電路分支(22')的所述全局節(jié)點(N_g、N_g')；以及

控制單元(21)，在讀取操作期間控制所述解碼器級(23、25)、所述耦接級(40、41)以及所述差分比較器級(36)以用于生成所述輸出信號(S_out)。

2.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述控制單元(21)被配置為控制：

預(yù)充電的第一操作步驟，其中所述全局節(jié)點(N_g、N_g')和所述局部節(jié)點(N₁、N₁')被預(yù)充電到預(yù)充電電壓；

均衡的第二操作步驟，其中所述耦接級(40、41)耦接所述第一電路分支(22)和所述第二電路分支(22')的所述全局節(jié)點(N_g、N_g')使得它們達(dá)到相同的初始電壓(V_gi)；以及

讀取所存儲的數(shù)據(jù)的第三操作步驟，其中：所述第一電路分支(22)的所述局部節(jié)點(N1)被耦接到所述第一位線(BL)并且耦接到被激活以用于讀取的所述存儲器單元(3)，使得相應(yīng)的電壓值作為所存儲的數(shù)據(jù)的函數(shù)放電或不放電；隨后，所述局部節(jié)點(N₁)被耦接到所述全局節(jié)點(N_g)以用于生成在所述第一分壓電容器(30、30')與所述第二分壓電容器(32、32')之間的電荷分配，接著所述全局節(jié)點(N_g)的所述電壓值作為所存儲的數(shù)據(jù)的函數(shù)變?yōu)楸人龀跏贾蹈呋蚋偷闹?；并且隨后，所述差分比較器級(36)基于在第一比較電壓(V_c)與第二比較電壓(V_c')之間的比較而生成所述輸出信號(S_out)，所述第一比較電壓是所述第一電路分支(22)的所述全局節(jié)點(N_g)的電壓的函數(shù)，所述第二比較電壓是所述第二電路分支(22')的所述全局節(jié)點(N_g')的電壓的函數(shù)。

3.根據(jù)權(quán)利要求2所述的電路，其特征在于，所述控制單元(21)被配置為確定時間間隔的持續(xù)時間，在其中所述第一電路分支(22)的所述局部節(jié)點(N₁)被耦接到所述第一位線(BL)并且耦接到被激活用于讀取的所述存儲器單元(3)，使得所述第一電路分支(22)的所述局部節(jié)點(N₁)的電壓在所述耦接之后變?yōu)楸仍谒鎯Φ臄?shù)據(jù)是邏輯“1”的情況下的所述初始電壓(V_gi)更低的第一值(V_l1)并且變?yōu)楸仍谒鎯Φ臄?shù)據(jù)是邏輯“0”的情況下的所述初始電壓(V_gi)更高的第二值(V_l0)。

4.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述電路包括列解碼器級，具有：

至少一個局部解碼晶體管(23、23')，具有連接到所述局部節(jié)點(N₁、N₁')的第一導(dǎo)電端子、連接到所述全局節(jié)點(N_g、N_g')的第二導(dǎo)電端子、以及接收來自所述控制單元(21)的局部解碼信號(VY0、VY1)的控制端子；以及

至少一個全局解碼晶體管(25、25')，具有連接到所述全局節(jié)點(N_g、N_g')的第一導(dǎo)電端子、連接到內(nèi)部節(jié)點(N_i、N_i')的第二導(dǎo)電端子、以及接收來自所述控制單元(21)的全局解碼信號(VYN)的控制端子；所述第一電路分支(22)的所述內(nèi)部節(jié)點(N_i)能夠選擇性地耦接到所述差分比較器級(36)的所述第一輸入(36a)，并且所述第二電路分支(22')的所述內(nèi)部節(jié)點(N_i')能夠選擇性地耦接到所述差分比較器級(36)的所述第二輸入(36b)。

5.根據(jù)權(quán)利要求4所述的電路，其特征在于，所述耦接級(40、41)包括：第一耦接晶體管(40)，被連接在所述第一電路分支(22)的所述全局節(jié)點(N_g)與所述第二電路分支(22')的所述全局節(jié)點(N_g')之間并且具有接收來自所述控制單元(21)的均衡信號(EQ)的控制端子。

6.根據(jù)權(quán)利要求5所述的電路，其特征在于，所述耦接級(40、41)進(jìn)一步包括：第二耦接晶體管(40)，被連接在所述第一電路分支(22)的所述內(nèi)部節(jié)點(N_i)與所述第二電路分支(22')的所述內(nèi)部節(jié)點(N_i')之間并且具有接收所述均衡信號(EQ)的控制端子。

7.根據(jù)權(quán)利要求1至6中任一項所述的電路，其特征在于，所述第一位線(BL)和所述第二位線(BL')在所述存儲器陣列(2)中相鄰，并且針對相應(yīng)的第一分壓電容器(30、30')和第二分壓電容器(32、32')具有電容的基本上等效的值。

8.根據(jù)權(quán)利要求1至6中任一項所述的電路，其特征在于，所述第一分壓電容器(30、30')和所述第二分壓電容器(32、32')是與所述第一位線(BL)和所述第二位線(BL')關(guān)聯(lián)的寄生電容器。

9.根據(jù)權(quán)利要求1至6中任一項所述的電路，其特征在于，所述第二分壓電容器(32、32')的電容的值高于所述第一分壓電容器(30、30')的電容的相應(yīng)值。

10.一種非易失性存儲器器件(1)，其特征在于，所述非易失性存儲器器件包括其中存儲器單元(3)以字線(WL)和位線(BL)被布置的存儲器陣列(2)，以及根據(jù)前述權(quán)利要求中任一項所述的 讀取電路(20)，所述讀取電路(20)被耦接到所述存儲器陣列(2)并被設(shè)計為實施存儲在所述存儲器陣列(2)的所述存儲器單元(3)中的所述數(shù)據(jù)的讀取的操作。

11.根據(jù)權(quán)利要求10所述的非易失性存儲器器件，其特征在于，所述非易失性存儲器器件是具有浮柵存儲器單元(3)的閃存類型的。