此涉及分裂柵極快閃存儲器單元。

背景技術(shù)：

快閃存儲器是能夠進行逐塊擦除的電可擦除可編程只讀存儲器(eeprom)的經(jīng)改進版本?？扉W存儲器用于需要可編程性而在關(guān)閉電源期間不丟失存儲器數(shù)據(jù)(非易失性)的多種應(yīng)用中。分裂柵極快閃存儲器單元由于由字線(wl)或一般來說包含經(jīng)摻雜多晶硅的選擇柵極晶體管控制的低泄露、較低程序電流、較高耐久性以及經(jīng)改進數(shù)據(jù)保持而已被廣泛用于半導(dǎo)體工業(yè)中。

特定快閃存儲器單元是分裂柵極快閃單元，所述分裂柵極快閃單元包含在快閃存儲器單元的中間共享共同源極(或漏極)區(qū)域的2個并排晶體管結(jié)構(gòu)。在分裂柵極快閃單元中，選擇柵極經(jīng)形成以將電壓耦合到浮動?xùn)艠O(fg)上且控制晶體管的溝道區(qū)域。為實現(xiàn)這些目的，選擇柵極物理上形成為直接上覆于襯底且上覆于(或鄰近)fg。分裂柵極快閃單元由于其由選擇柵極晶體管控制的較低泄露、較低程序電流、較高耐久性及經(jīng)改進數(shù)據(jù)保持的優(yōu)點(優(yōu)于常規(guī)快閃單元)而被廣泛用于半導(dǎo)體工業(yè)中。

技術(shù)實現(xiàn)要素：

在所描述實例中，一種分裂柵極快閃存儲器單元(單元)包含半導(dǎo)體表面。位于第一浮動?xùn)艠O(fg)上的第一控制柵極(cg)及位于第二fg上的第二cg各自位于所述半導(dǎo)體表面上的隧道柵極介電層上。位于所述半導(dǎo)體表面中的共同源極或共同漏極介于所述第一fg與所述第二fg之間。第一選擇柵極及第二選擇柵極位于選擇柵極介電層上、分別介于第一bl源極或漏極(s/d)與所述第一fg之間及第二bls/d與所述第二fg之間。所述第一選擇柵極具有第一袋形區(qū)域，所述第一袋形區(qū)域具有不同于與所述第二選擇柵極相關(guān)聯(lián)的第二袋形區(qū)域中的第二摻雜分布的第一摻雜分布，這減小了在使用所述第一選擇柵極測量所述單元的讀取電流(ir)與使用所述第二選擇柵極測量ir之間所述ir的變化。

附圖說明

圖1是根據(jù)實例性實施例的用于制作前饋雙向袋形區(qū)植入分裂柵極快閃單元的實例性方法中的步驟的流程圖。

圖2a是根據(jù)實例性實施例的實例性前饋雙向袋形區(qū)植入分裂柵極快閃單元的橫截面描繪。

圖2b是移除了硅化物層的圖2a的前饋雙向袋形區(qū)植入分裂柵極快閃單元的橫截面描繪，其利用所提供的箭頭來描繪相應(yīng)成角度袋形區(qū)植入以展示構(gòu)成雙向袋形區(qū)植入的實例性角度。

圖3是根據(jù)實例性實施例的包含非易失性存儲器的整體式ic處理器芯片組合的框圖描繪，所述非易失性存儲器包含互連前饋雙向袋形區(qū)植入分裂柵極快閃單元的陣列。

圖4展示跨越晶片的單元的針對使用1.2v的bl讀取電壓及12.5v擦除電壓在經(jīng)擦除狀態(tài)下進行的偶數(shù)奇數(shù)選擇柵極讀取的呈表格及曲線圖形式的經(jīng)正規(guī)化ir分布數(shù)據(jù)。

圖5是經(jīng)正規(guī)化ir對選擇柵極cd的曲線圖，其表明(針對所測試的特定分裂柵極快閃單元設(shè)計)ir隨著增加的選擇柵極cd而單調(diào)地增加。

具體實施方式

在本發(fā)明中，一些行為或事件可以不同次序及/或與其它行為或事件同時發(fā)生，且一些所圖解說明行為或事件為任選的。

隨著分裂柵極快閃單元的大小按比例減小，選擇柵極長度變得較短，且因此較易受工藝變化影響，例如單元的相對端上的相應(yīng)選擇柵極之間的柵極長度變化(在本文中稱為偶數(shù)/奇數(shù)選擇柵極，及其長度差異(偶數(shù)/奇數(shù)選擇柵極臨界尺寸(cd)變化))以及影響選擇柵極閾值電壓(vt)的植入的植入摻雜變化。裸片內(nèi)及跨越襯底(例如，晶片)的裸片間的選擇柵極vt分布的擴展轉(zhuǎn)化成裸片內(nèi)及跨越襯底的裸片間的較大讀取電流(ir)分布，且轉(zhuǎn)化成經(jīng)減小快閃電路設(shè)計裕度。

在用以減小分裂柵極快閃單元集成中的偶數(shù)/奇數(shù)選擇柵極cd變化的常規(guī)方法中，例如通過采用經(jīng)改進光刻設(shè)備而使wl光對準(zhǔn)裕度縮緊。然而，選擇柵極光對準(zhǔn)裕度的此縮緊在效用上受限制，這是因為無法使對準(zhǔn)裕度為零，使得偶數(shù)/奇數(shù)選擇快閃單元cd差異一般來說總是存在。

實例性實施例使用經(jīng)前饋的偶數(shù)/奇數(shù)選擇柵極cd在線工藝控制數(shù)據(jù)來確定雙向袋形區(qū)植入以補償選擇柵極cd對準(zhǔn)裕度。快閃定向被視為局限于1個方向，這實現(xiàn)2-旋轉(zhuǎn)植入。針對分裂柵極快閃單元的偶數(shù)選擇柵極側(cè)及奇數(shù)選擇柵極側(cè)的植入?yún)?shù)(劑量、能量及/或角度)可分別基于在線偶數(shù)/奇數(shù)選擇柵極cd數(shù)據(jù)而被調(diào)諧，其中針對2個旋轉(zhuǎn)中的每一者的不同植入?yún)?shù)用作對偶數(shù)/奇數(shù)選擇柵極cd差異的補償。經(jīng)縮緊擦除分裂柵極快閃單元ir是雙向袋形區(qū)植入的結(jié)果，其改進快閃設(shè)計及工藝裕度。所揭示實施例一般來說可應(yīng)用于所有源極或漏極中心共享的分裂柵極快閃單元裝置。

圖1是根據(jù)實例性實施例的用于制作前饋雙向袋形區(qū)植入分裂柵極快閃單元的實例性方法100中的步驟的流程圖。分裂柵極快閃單元可基于n溝道金屬氧化物半導(dǎo)體(nmos)或p溝道m(xù)os(pmos)晶體管。雖然本文中大體上可能描述nmos晶體管，但通過用p摻雜來替代n摻雜區(qū)域，此信息對于pmos晶體管也是有用的，且反之亦然。所揭示實施例可應(yīng)用于基于nor或nand的快閃存儲器設(shè)計，其允許不同袋形區(qū)植入用于分裂柵極快閃單元的相應(yīng)袋形區(qū)域。

步驟101包含提供具有半導(dǎo)體表面的襯底，所述半導(dǎo)體表面包含位于第一fg上的第一cg及位于第二fg上的第二cg，所述第一cg及所述第二cg各自位于半導(dǎo)體表面上的隧道柵極介電層上。隧道柵極介電層211(例如電介質(zhì)氧化物層)的厚度可介于約50埃與120埃之間。隧道柵極介電層經(jīng)選擇而相對較薄以允許去往上面的fg的電荷轉(zhuǎn)移(在編程或擦除期間)，但足夠厚以在非編程及非擦除操作期間提供良好電荷保持。由于fg通過其隧道柵極介電層而與半導(dǎo)體表面電隔離，因此到達所述fg的電子被陷獲直到所述電子通過另一電場的施加(例如，如eprom中的經(jīng)施加電壓或紫外(uv)光)而被移除為止。

共同源極或共同漏極位于半導(dǎo)體表面中、介于第一cg/fg與第二cg/fg之間。第一選擇柵極位于選擇柵極介電層上、介于半導(dǎo)體表面中的第一bl源極或漏極(s/d)與第一fg之間。第二選擇柵極位于選擇柵極介電層上、介于半導(dǎo)體表面中的第二bls/d與第二fg之間。襯底可包含硅、硅鍺或其它半導(dǎo)體材料(包含iii-v或ii-vi材料)，且可包含塊體襯底或塊體襯底上的外延層。一個特定布置是硅襯底上的硅/鍺(sige)半導(dǎo)體表面。

第一cg、第一fg、第一選擇柵極、第二cg、第二fg及第二選擇柵極可全部包含多晶硅柵極。然而，其它可能柵極材料包含用于cg、fg及選擇柵極的金屬構(gòu)成的柵極的金屬。在實例性工藝集成期間，在形成cg/fg堆疊之后形成選擇柵極(例如，多晶硅柵極)。

在步驟102中，基于第一選擇柵極的cd及第二選擇柵極的cd，選擇包含第一劑量的一組第一袋形區(qū)植入?yún)?shù)，且選擇包含第二劑量的第二組袋形區(qū)植入?yún)?shù)。而且，選擇柵極未對準(zhǔn)數(shù)據(jù)而非選擇柵極cd數(shù)據(jù)用于確定袋形區(qū)植入?yún)?shù)，其中可將選擇柵極未對準(zhǔn)數(shù)據(jù)轉(zhuǎn)化成選擇柵極cd數(shù)據(jù)以確定相應(yīng)袋形區(qū)植入?yún)?shù)。在晶片制作中，可在未對準(zhǔn)與cd之間建立經(jīng)驗相關(guān)性。如果未對準(zhǔn)cd為零，那么偶數(shù)/奇數(shù)選擇柵極cd在“xx”納米處為相同的。如果到奇數(shù)選擇柵極方向的未對準(zhǔn)為“yy”納米，那么奇數(shù)選擇柵極cd為“xx+yy”nm，且偶數(shù)選擇柵極cd為“xx–yy”nm。

袋形區(qū)植入?yún)?shù)可為劑量(其一般來說為不同的)、植入能量及植入角度中的至少一者。p型摻雜劑(一般來說硼)用于nmos裝置的袋形區(qū)。袋形區(qū)植入劑量與選擇柵極cd對快閃單元ir具有明顯相關(guān)性，且袋形區(qū)劑量可由現(xiàn)代離子植入裝備在小范圍內(nèi)容易地控制及精確地操縱。實例性袋形區(qū)植入劑量范圍是從5x10¹²到1x10¹⁴cm^-2，且實例性袋形區(qū)植入能量一般來說是從10kev到50kev，且實例性植入角度是從15度到45度(相對于與被進行植入的偶數(shù)或奇數(shù)選擇柵極相關(guān)聯(lián)的半導(dǎo)體表面而測量)。

步驟103包含執(zhí)行雙向袋形區(qū)植入，包含使用第一植入?yún)?shù)進行針對與第一選擇柵極相關(guān)聯(lián)的第一袋形區(qū)域的第一袋形區(qū)植入，及執(zhí)行使用第二植入?yún)?shù)進行針對與第二選擇柵極相關(guān)聯(lián)的第二袋形區(qū)域的第二袋形區(qū)植入。第一袋形區(qū)植入是以第一方向進行以形成第一袋形區(qū)域，且第二袋形區(qū)植入是以第二(不同)方向進行以形成第二袋形區(qū)域。相應(yīng)袋形區(qū)植入充分地成角度(例如介于15度與50度之間)，使得相應(yīng)袋形區(qū)植入由分裂柵極快閃單元的一個選擇柵極(例如多晶硅柵極)(例如分裂柵極快閃單元的偶數(shù)選擇柵極)物理上阻擋(或遮擋)，同時對另一組選擇柵極(例如分裂柵極快閃單元的奇數(shù)選擇柵極)進行袋形區(qū)植入。針對制作包含快閃存儲器及外圍cmos電路的ic的工藝，外圍cmos一般來說在快閃ldd及袋形區(qū)植入期間由光致抗蝕劑掩蔽，使得快閃ldd及袋形區(qū)植入僅去往分裂柵極快閃單元的溝道區(qū)域，而非去往cmos電路。

第一植入?yún)?shù)與第二植入?yún)?shù)為不同的，具有導(dǎo)致第一袋形區(qū)域及第二袋形區(qū)域中的不同摻雜劑分布的差異(例如，劑量差異)，這減小了在使用第一選擇柵極測量分裂柵極快閃單元的ir與使用第二選擇柵極測量ir之間所述ir的變化。程序狀態(tài)讀取電流為相對極小的，因此偶數(shù)/奇數(shù)選擇柵極ir差異一般來說為可忽略的，而擦除狀態(tài)具有較高讀取電流，使得選擇柵極cd差異可產(chǎn)生相對顯著ir差異，例如幾μa(參見下文所描述的實例)。

圖2a是根據(jù)實例性實施例的實例性前饋雙向袋形區(qū)植入分裂柵極快閃單元200的橫截面描繪。未展示分裂柵極快閃單元200上方的觸點及金屬化堆疊。分裂柵極快閃單元200包含具有半導(dǎo)體表面205a的襯底205。第一fg210及第二fg220位于半導(dǎo)體表面205a上的隧道柵極介電層211上。第一控制柵極(cg)230位于第一fg210上，且第二cg240位于第二fg220上，其中電介質(zhì)堆疊介于cg與fg之間，所述電介質(zhì)堆疊包含第一介電層234、第二介電層235及第三介電層236。

共同源極或共同漏極245位于半導(dǎo)體表面205a中、介于第一fg210與第二fg220之間，所述共同源極或共同漏極展示為其上具有硅化物層231。硅化物層231還展示為位于第一cg230、第二cg240、第一選擇柵極215(展示為“偶數(shù)選擇柵極”)及第二選擇柵極225(展示為“奇數(shù)選擇柵極”)上，這一般來說將是這些柵極包含多晶硅柵極時的情形。

第一選擇柵極215位于選擇柵極介電層216上、介于半導(dǎo)體表面205a中的第一bl源極或漏極(s/d)218與第一fg210之間。第二選擇柵極225位于選擇柵極介電層216上、介于半導(dǎo)體表面205a中的第二bls/d228與第二fg220之間。選擇柵極介電層216可包含高k介電層，所述高k介電層被定義為具有至少為5的介電常數(shù)κ(與二氧化硅的約3.9的介電常數(shù)κ相比)的材料。間隔件包含位于第二介電層239(例如，氧化硅)上的第三介電層238(例如，氮化硅)，所述第三介電層提供源極上方的硅化物層231與第一fg210及第二fg220之間的電隔離以及第一bl218及第二bl228與第一選擇柵極215及第二選擇柵極225之間的電隔離。而且，第四介電層237位于間隔件下方、介于cg/fg與選擇柵極之間。

第一選擇柵極215具有第一袋形區(qū)域217，所述第一袋形區(qū)域具有不同于與第二選擇柵極225相關(guān)聯(lián)的第二袋形區(qū)域227中的第二摻雜分布的第一摻雜分布，這減小了在使用第一選擇柵極215測量分裂柵極快閃單元200的ir與使用第二選擇柵極225測量ir之間所述ir的變化。第一經(jīng)輕摻雜漏極(ldd)區(qū)域219與第一選擇柵極215相關(guān)聯(lián)，且第二ldd區(qū)域229與第二選擇柵極225相關(guān)聯(lián)。

圖2b是移除了硅化物層231的圖2a的前饋雙向袋形區(qū)植入分裂柵極快閃單元200的橫截面描繪，其中提供箭頭以展示實例性角度，描繪構(gòu)成雙向袋形區(qū)植入的相應(yīng)成角度袋形區(qū)植入。第一袋形區(qū)植入265使用第一植入?yún)?shù)，且是向與展示為偶數(shù)選擇柵極215的第一選擇柵極相關(guān)聯(lián)的第一袋形區(qū)域中植入，且第二袋形區(qū)植入270使用第二植入?yún)?shù)，是向與展示為奇數(shù)選擇柵極225的第二選擇柵極相關(guān)聯(lián)的第二袋形區(qū)域中植入。針對第一袋形區(qū)植入265及第二袋形區(qū)植入275所展示的不同數(shù)目個箭頭經(jīng)提供以指示兩個植入之間的植入劑量差異。如上文所描述，多晶硅柵極可充當(dāng)植入掩模(因此光致抗蝕劑是不必要的)以阻擋第一袋形區(qū)植入265進入與展示為奇數(shù)選擇柵極225的第二選擇柵極相關(guān)聯(lián)的第二袋形區(qū)域，且阻擋第二袋形區(qū)植入275進入與展示為偶數(shù)選擇柵極215的第一選擇柵極相關(guān)聯(lián)的第一袋形區(qū)域。

圖3是根據(jù)實例性實施例的包含非易失性存儲器372的形成于襯底205的半導(dǎo)體表面205a中及其上的整體式ic處理器芯片組合(ic組合)300的框圖描繪，所述非易失性存儲器包含互連的所揭示雙向袋形區(qū)植入分裂柵極快閃單元200的陣列。分裂柵極快閃單元200之間的連接可平行于位線，使得每一單元可被個別地讀取/寫入/擦除或串聯(lián)連接。芯片上快閃存儲器大概為任何應(yīng)用中的最重要的存儲器元件，這是因為所述芯片上快閃存儲器最通常為中央處理單元(cpu或處理器)375的所有指令的源。如果未高效地提取指令，那么整體處理器性能將可能受損。ic組合300可包含微處理器、數(shù)字信號處理器(dsp)或微控制器單元(mcu)。

雖然未展示，但ic組合300一般來說包含其它集成電路模塊，例如通用串行總線(usb)控制器及收發(fā)器。而且，ic組合300展示為包含易失性數(shù)據(jù)存儲器373、數(shù)字i/o(接口)374、時鐘(或計時器)376、數(shù)字?jǐn)?shù)據(jù)總線378及地址總線379。

實例

通過以下非限制性實例進一步圖解說明所揭示實施例。

圖4展示針對跨越晶片的快閃單元的經(jīng)正規(guī)化ir分布數(shù)據(jù)。此數(shù)據(jù)是針對在施加12.5v擦除電壓達45ms之后在經(jīng)擦除狀態(tài)下進行的偶數(shù)奇數(shù)選擇柵極讀取的經(jīng)過正規(guī)化的呈表格及曲線圖形式的實際數(shù)據(jù)。曲線圖中的y軸是正態(tài)分位數(shù)。偶數(shù)及奇數(shù)選擇柵極快閃單元平均ir讀數(shù)均僅相差～5％。此差異主要是由于偶數(shù)選擇柵極與奇數(shù)選擇柵極之間的選擇柵極(例如，多晶硅)cd差異。

對fg或fg堆疊上的cg的選擇柵極光對準(zhǔn)誤差產(chǎn)生偶數(shù)及奇數(shù)選擇柵極(例如，多晶硅柵極)cd變化?？蓪⑺鰧?zhǔn)誤差(如上文所描述)轉(zhuǎn)換成偶數(shù)及奇數(shù)選擇柵極cd，或可直接在線測量奇數(shù)/偶數(shù)選擇柵極cd變化?；谠诰€偶數(shù)及奇數(shù)選擇柵極cd，可將后續(xù)雙向袋形區(qū)植入劑量調(diào)整到不同劑量。舉例來說，較長選擇柵極(例如奇數(shù)選擇柵極)可接收較輕袋形區(qū)植入劑量，而較短選擇柵極(例如偶數(shù)選擇柵極)可接收較重袋形區(qū)植入劑量(例如～5％以上)。

袋形區(qū)植入(例如，劑量)差異可應(yīng)用于整個批次中的所有晶片，或每一晶片可接收經(jīng)定制袋形區(qū)植入。因此，選擇柵極偶數(shù)及奇數(shù)平均ir差異可降低且產(chǎn)生具有經(jīng)減小標(biāo)準(zhǔn)偏差的經(jīng)組合分裂柵極快閃單元分布。因此，偶數(shù)選擇柵極cd及奇數(shù)選擇柵極cd平均ir差異降低，且經(jīng)組合分裂柵極快閃單元ir分布具有較低標(biāo)準(zhǔn)偏差。縮緊的經(jīng)擦除分裂柵極快閃單元ir分布改進快閃設(shè)計及工藝裕度。

圖5是經(jīng)正規(guī)化ir對選擇柵極cd的曲線圖，其表明(針對所測試的特定分裂柵極快閃單元設(shè)計)ir隨著增加的選擇柵極cd而單調(diào)地增加。其它單元設(shè)計可具有反向趨勢。如果ir隨著增加的選擇柵極cd而單調(diào)地增加，那么與偶數(shù)選擇柵極相比，可以較高劑量(在一個特定實例中，例如高2％到8％的劑量)來對奇數(shù)選擇柵極進行袋形區(qū)植入。

所揭示實施例可用于形成可集成到用以形成各種不同裝置及相關(guān)產(chǎn)品的各種組裝流程中的半導(dǎo)體裸片。半導(dǎo)體裸片可包含在其中的各種元件及/或在其上的各種層，包含勢壘層、介電層、裝置結(jié)構(gòu)、有源元件及無源元件(例如源極區(qū)域、漏極區(qū)域、位線、基極、射極、集電極、導(dǎo)電線及導(dǎo)電通路)。此外，半導(dǎo)體裸片可由多種工藝形成(包含雙極、絕緣柵極雙極晶體管(igbt)、cmos、bicmos及mems)。

在權(quán)利要求書的范圍內(nèi)，所描述實施例中的修改是可能的，且其它實施例是可能的。