本發(fā)明一般地涉及電子存儲(chǔ)器技術(shù)，更具體地涉及失配和噪聲不敏感的自旋扭矩轉(zhuǎn)移磁隨機(jī)存取存儲(chǔ)器(stt-mram)。

背景技術(shù)：

stt-mram是一種有吸引力的新興存儲(chǔ)器技術(shù)，提供非易失性、高性能和高持久性。典型的stt-mram存儲(chǔ)器單元包含與場效應(yīng)晶體管(fet)串聯(lián)的磁性隧道結(jié)(mtj)，所述場效應(yīng)晶體管由字線(wl)選通。位線(bl)與源極線(sl)相互平行并垂直于字線(wl)。bl連接到mtj，并且sl連接到fet。通過接通wl來選擇沿著bl的一個(gè)存儲(chǔ)器單元。當(dāng)相對大的電壓(例如500mv)被強(qiáng)制從bl到sl穿過單元時(shí)，所選擇單元的mtj被寫入特定狀態(tài)，該特定狀態(tài)由電壓的極性(bl高相對sl高)確定。

當(dāng)單元處于邏輯0或平行狀態(tài)時(shí)，其mtj電阻低于單元處于邏輯1或者反平行狀態(tài)時(shí)的電阻。典型的mtj電阻值包括r0＝10kω和r1＝20kω。通過感測從bl到sl的電阻來讀取選定的單元。為了清晰地區(qū)分寫入和讀取操作，并且避免在讀取操作期間不經(jīng)意地干擾單元，“感測”或“讀取”電壓必須非常低于寫入電壓。因此，感測方法必須能夠準(zhǔn)確感測非常低的讀取電壓(例如，低于50mv)。電阻中狀態(tài)依賴性變化的特征在于參數(shù)mr或磁阻，mr定義為mr＝(r1-r0)/r0。盡管已經(jīng)報(bào)道了更高的值，但是100％是mr的典型標(biāo)稱值。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的實(shí)施例包括一種用于感測數(shù)據(jù)單元的數(shù)據(jù)狀態(tài)的系統(tǒng)。所述系統(tǒng)包括：具有在節(jié)點(diǎn)a處的第一輸入和在節(jié)點(diǎn)b處的第二輸入的比較器、在節(jié)點(diǎn)a處連接到第一p溝道晶體管的第一n溝道晶體管、以及在節(jié)點(diǎn)b處連接到第二p溝道晶體管的第二n溝道晶體管。多路復(fù)用器配置用來選擇性地將第一參考單元或數(shù)據(jù)單元連接到第一n溝道晶體管，并且配置用來選擇性地將數(shù)據(jù)單元或第二參考單元連接到第二n溝道晶體管。比較器基于節(jié)點(diǎn)a處的節(jié)點(diǎn)a電壓和節(jié)點(diǎn)b處的節(jié)點(diǎn)b電壓的輸入來輸出數(shù)據(jù)單元的數(shù)據(jù)狀態(tài)。

本發(fā)明的實(shí)施例包括一種用于感測數(shù)據(jù)單元的數(shù)據(jù)狀態(tài)的方法。提供了具有在節(jié)點(diǎn)a處的第一輸入和在節(jié)點(diǎn)b處的第二輸入的比較器。比較器的輸出基于節(jié)點(diǎn)a和節(jié)點(diǎn)b。第一n溝道晶體管在節(jié)點(diǎn)a處連接到第一p溝道晶體管。第二n溝道晶體管在節(jié)點(diǎn)b處連接到第二p溝道晶體管。多路復(fù)用器配置用來選擇性地將第一參考單元或數(shù)據(jù)單元連接到第一n溝道晶體管，并且配置用來選擇性地將數(shù)據(jù)單元或第二參考單元連接到第二n溝道晶體管。比較器基于節(jié)點(diǎn)a處的節(jié)點(diǎn)a電壓和節(jié)點(diǎn)b處的節(jié)點(diǎn)b電壓的輸入來輸出數(shù)據(jù)單元的數(shù)據(jù)狀態(tài)。

本發(fā)明實(shí)施例包含一種用于感測數(shù)據(jù)單元的數(shù)據(jù)狀態(tài)的方法。在節(jié)點(diǎn)a處提供節(jié)點(diǎn)a電壓，使得節(jié)點(diǎn)a電壓基于第一參考單元電流減去數(shù)據(jù)單元電流。在節(jié)點(diǎn)b處提供節(jié)點(diǎn)b電壓，使得節(jié)點(diǎn)b電壓基于數(shù)據(jù)單元電流減去第二參考單元電流。比較器具有在節(jié)點(diǎn)a處的第一輸入和在節(jié)點(diǎn)b處的第二輸入。在節(jié)點(diǎn)a處，第一n溝道晶體管連接到第一p溝道晶體管。在節(jié)點(diǎn)b處，第二n溝道晶體管連接到第二p溝道晶體管。多路復(fù)用器配置用來選擇性地將第一參考單元或數(shù)據(jù)單元連接到第一n溝道晶體管，并且配置用來選擇性地將數(shù)據(jù)單元或第二參考單元連接到第二n溝道晶體管。比較器基于節(jié)點(diǎn)a電壓和節(jié)點(diǎn)b電壓之間的差分電壓輸出數(shù)據(jù)單元的數(shù)據(jù)狀態(tài)。

通過本文所述的技術(shù)來實(shí)現(xiàn)附加的特征和優(yōu)點(diǎn)。其他實(shí)施例和方面在此詳細(xì)描述。為了更好的理解，請參閱說明書和附圖。

附圖說明

本發(fā)明的主題在說明書的結(jié)尾處的權(quán)利要求中被特別指出并明確地要求保護(hù)。從以下結(jié)合的附圖的詳細(xì)描述中，上述以及其他特征和優(yōu)點(diǎn)是顯而易見的，其中：

圖1示出了mram感測放大器技術(shù)的示意圖；

圖2示出了mram感測放大器技術(shù)的示意圖；

圖3示出了感測放大器技術(shù)的示意圖；

圖4a示出了根據(jù)本發(fā)明實(shí)施例的用于失配和噪聲不敏感的stt-mram感測技術(shù)(階段1)的感測放大器電路；

圖4b示出了根據(jù)本發(fā)明實(shí)施例的用于失配和噪聲不敏感的stt-mram感測技術(shù)(階段2)的感測放大器電路；

圖5示出了可以被圖4a和4b中的感測放大器電路利用的鎖存器型比較器；

圖6示出了根據(jù)本發(fā)明的實(shí)施例的圖4a和4b中感測放大器電路的示例時(shí)序圖；

圖7是根據(jù)本發(fā)明的實(shí)施例的用于感測感測放大器電路中的數(shù)據(jù)存儲(chǔ)器單元的數(shù)據(jù)狀態(tài)的方法；

圖8示出了根據(jù)本發(fā)明的實(shí)施例的圖4a和4b中的電路與其他系統(tǒng)相比的電路仿真的仿真結(jié)果的圖；

圖9示出了有能力的計(jì)算機(jī)示例，所述計(jì)算機(jī)示例可能被包含或者應(yīng)用于本發(fā)明的實(shí)施例中。

在附圖和所公開的實(shí)施例的詳細(xì)描述中，附圖中所示各種原件具有三個(gè)或四個(gè)數(shù)字的附圖標(biāo)記。每個(gè)附圖標(biāo)記的最左邊的數(shù)字對應(yīng)于首先示出其元素的附圖。

具體實(shí)施方式

現(xiàn)在將參考相關(guān)附圖描述本發(fā)明的各種實(shí)施例。在不脫離本公開的范圍的情況下，可以設(shè)計(jì)替代實(shí)施例。注意，在以下描述和附圖中，在各元件之間提供各種連接。除非另有說明，這些連接可以是直接或者間接的，并且本發(fā)明并不意在限制在這方面。因此，實(shí)體的耦合可以適用于直接或間接連接。

用于先進(jìn)節(jié)點(diǎn)技術(shù)的sttmram的感測放大器的設(shè)計(jì)可能會(huì)非常具有挑戰(zhàn)性，種種原因如下：

1.由于陣列場效應(yīng)管(fet)、bl、sl和列解碼器(cd)的串聯(lián)電阻，在1和0狀態(tài)單元之間的感測電阻率低于mr。

2.磁性隧道結(jié)(mtj)電阻的局部變化劣化讀取余量(readmargin)。

3.已知為fet失配的fet電氣參數(shù)的局部變化導(dǎo)致sa內(nèi)的隨機(jī)偏移，進(jìn)一步劣化讀取余量。

4.fet失配還會(huì)導(dǎo)致強(qiáng)制讀取電壓的變化，減少可用信號(hào)或者增加讀取干擾的概率。

5.電源的瞬時(shí)噪聲或?qū)a的任意參考進(jìn)一步劣化讀取余量。

6.由于sttmram單元有準(zhǔn)確的兩個(gè)狀態(tài)，需要平均兩個(gè)參考單元(兩種狀態(tài)之一)來創(chuàng)建一個(gè)中點(diǎn)參考。

7.隨著硅技術(shù)的發(fā)展，由于缺乏電源凈空(headroom)和使用長溝道器件的限制，傳統(tǒng)的模擬電路技術(shù)變得不切實(shí)際。

8.隨著硅技術(shù)的發(fā)展，對fet失配的靈敏度普遍地增加。

9.對于許多應(yīng)用，感測放大器功率和面積受到嚴(yán)格限制。

圖1圖示了用于最先進(jìn)的mram感測放大器技術(shù)的電路100，其中將數(shù)據(jù)單元電流與任意狀態(tài)之一的兩個(gè)參考單元電流的平均值進(jìn)行比較。在圖1和隨后的圖中，假設(shè)bl側(cè)感測，為了清楚簡潔，省略了陣列fet和sl側(cè)的電路。nfet(負(fù)溝道fet)源極跟隨器電路將三個(gè)位線(或者取決于優(yōu)選的讀取極性的sl)鉗位在目標(biāo)讀取電壓上。通過pfet(正溝道fet)電流鏡負(fù)載電路，將數(shù)據(jù)單元電流與兩個(gè)參考電流的平均值的之間的差轉(zhuǎn)換為電壓差，pfet(正信道fet)電流鏡負(fù)載電路又由比較器感測以產(chǎn)生數(shù)字sa輸出。圖1描述了3-腳(3-legged)版本(1個(gè)數(shù)據(jù)+2個(gè)參考)。此外，可能存在第二數(shù)據(jù)腳添加到結(jié)構(gòu)中，創(chuàng)建4-腳版本(2個(gè)數(shù)據(jù)+2個(gè)參考)，所述4-腳版本在某種程度上可能改善電路100的對稱性。

由于pfet鏡負(fù)載柵極電容器僅在參考側(cè)出現(xiàn)，所以數(shù)據(jù)和參考側(cè)的電路不能完全對稱。盡管如此，該電路具有好的對稱性，這進(jìn)而例如對電源節(jié)點(diǎn)或nfetbl鉗位柵極節(jié)點(diǎn)(blclamp)上的瞬時(shí)噪聲提供良好的抗擾性。這種技術(shù)的主要缺點(diǎn)是按照從最高到最低敏感性的順序?qū)fet電流鏡負(fù)載電路、neetbl鉗位和比較器中fet失配的敏感性。

fet失配是影響模擬電路的性能的一個(gè)眾所周知并且不可避免的現(xiàn)象。盡管使用布局技術(shù)來最小化失配，但是由于器件尺寸、柵極氧化層厚度、溝道摻雜和其他物理參數(shù)的局部變化，任意兩個(gè)看似相同的fet將具有稍微不同的閾值電壓值和跨導(dǎo)值。這些失配會(huì)導(dǎo)致電路中的有限隨機(jī)偏移，否則電路將具有零偏移。此外，隨著fet器件技術(shù)的發(fā)展，fet過驅(qū)動(dòng)電壓(vgs-vt)通常會(huì)降低，增加了對fet失配的靈敏度。vgs＝vg-vs。

在mram感測放大器(sa)的情況下，fet失配導(dǎo)致讀取余量的劣化。閾值數(shù)據(jù)單元電阻(sa從輸出0切換到輸出1的數(shù)據(jù)單元mtj電阻)從其理想值中被移除。注意，存在用于修整mramsa中(盡管在圖1中沒有討論)的fet失配的影響的技術(shù)。實(shí)質(zhì)上，修整允許閾值數(shù)據(jù)單元電阻在sa上以sa為基礎(chǔ)移回到接近理想值。然而，修整需要大量的測試時(shí)間和電路面積。此外，修整對于初始測試和修整部分之后產(chǎn)生的fet參數(shù)偏移不校正。更進(jìn)一步的，修整不能校正瞬時(shí)噪聲影響，所述瞬時(shí)噪聲影響對時(shí)間實(shí)際上是隨機(jī)的。

如圖所示，圖2是通過引入2階段、“采樣和保持”技術(shù)來嘗試解決這個(gè)問題的電路200。在第一階段(階段1)，類似于常規(guī)方法通過nfet源極跟隨器將參考bl鉗位到目標(biāo)讀取電壓上。pfet負(fù)載(p0)配置為二極管(vg＝vd)，并且對應(yīng)于參考單元電流的柵極電壓被存儲(chǔ)在電容器上。在第二階段(階段2)期間，將數(shù)據(jù)bl鉗位到目標(biāo)讀取電壓上，并將pfet負(fù)載配置為電流源(vg＝vphase1)。在兩個(gè)階段之間電流的變化驅(qū)動(dòng)漏極節(jié)點(diǎn)d0相對于柵極節(jié)點(diǎn)g0高或低。該電壓差被饋送到比較器(comp)，所述比較器產(chǎn)生數(shù)字sa輸出。

由于在比較器之前的信號(hào)路徑中沒有匹配的器件對，并且信號(hào)已被這一點(diǎn)顯著地放大，所以這種技術(shù)具有對fet失配幾乎完全不敏感的特征。但是，這種技術(shù)對電源節(jié)點(diǎn)或nfetbl鉗位柵極節(jié)點(diǎn)(blclamp)上的瞬時(shí)噪聲非常敏感。作為單腳設(shè)計(jì)，其對fet失配不敏感，但是沒有數(shù)據(jù)/參考對稱性，使得所述技術(shù)對瞬時(shí)噪聲非常敏感?；蛟S更重要的是，這種設(shè)計(jì)不容易適應(yīng)兩個(gè)參考單元(兩種狀態(tài)之一)的平均。使用圖2中的電路200，通過在第一參考階段期間將32個(gè)相鄰的sa輸入節(jié)點(diǎn)(任意狀態(tài)的16個(gè))短接在一起來解決該問題。不幸的是，這種設(shè)計(jì)選擇將sa暴露于fet失配，因?yàn)樵趨⒖茧A段關(guān)閉時(shí)，存儲(chǔ)在電容c0上的電壓取決于32個(gè)短路的sa的fet參數(shù)，而數(shù)據(jù)階段僅涉及一個(gè)sa。這有效地消除了這種技術(shù)的有利特征：所示技術(shù)對fet失配的不敏感性。

圖3是試圖用2階段、采樣和保持、“電容耦合”電壓感測技術(shù)來嘗試解決這些問題的電路300，所述電路對fet失配固有地不敏感。對sa的電壓輸入是通過使用階段1期間的數(shù)據(jù)單元和參考單元a以及階段2期間的參考單元b和數(shù)據(jù)單元的電阻分壓器配置創(chuàng)建的。這種方法允許兩個(gè)參考單元的(任意狀態(tài)中的一個(gè))平均。但是，類似于圖2，圖3中的數(shù)據(jù)/參考對稱的缺失使得所述方法對在電源和讀取電壓節(jié)點(diǎn)上的瞬時(shí)噪聲敏感。尤其，需要非常低的阻抗電壓源來驅(qū)動(dòng)讀取電壓節(jié)點(diǎn)以防止依賴于數(shù)據(jù)模式的瞬時(shí)噪聲影響系統(tǒng)。

實(shí)施例描述了一種改進(jìn)的sttmram感測技術(shù)，所述技術(shù)對fet失配(非常)不敏感，對瞬時(shí)噪聲不敏感，并且允許兩個(gè)參考單元(任意狀態(tài)中的一個(gè))的平均?，F(xiàn)有技術(shù)和電路不能滿足所有的這三個(gè)要求。

圖4a和4b圖示根據(jù)實(shí)施例的用于失配和噪聲不敏感的sttmram感測技術(shù)的感測放大器(sa)電路400。圖4a示出了電路400的階段1配置，并且圖4b示出了階段2配置。

samram電路400是(完全地)對稱的，兩半都是由nfet(nfetn0和n1)源極跟隨器bl鉗位串聯(lián)pfet負(fù)載器件組成，所述電路的柵極通過電容器強(qiáng)耦合到電源電壓節(jié)點(diǎn)405，并且可以通過開關(guān)器件或器件連接到其漏極。例如，腳0是一半，腳1是另外一半。

腳0包括pfetp0、電容器c0、開關(guān)s0和nfetn0。pfetp0使其源極連接到電壓源節(jié)點(diǎn)405，并且使其漏極(在節(jié)點(diǎn)d0)連接到開關(guān)s0和nfetn0的源極。pfetp0的柵極(在節(jié)點(diǎn)g0)連接到開關(guān)s0和電容器c0的一端。電容器c0的另一端連接到電壓源節(jié)點(diǎn)405。nfetn0的柵極連到blclamp節(jié)點(diǎn)，nfetn0的漏極連到多路復(fù)用器(mux)420的一個(gè)輸入端in0。

腳1包括pfetp1、電容器c1、開關(guān)s1和nfetn1。pfetp1使其源極連接到電壓源節(jié)點(diǎn)405，并且使其漏極(在節(jié)點(diǎn)d1)連接到開關(guān)s1和nfetn1的源極。pfetp1的柵極(在節(jié)點(diǎn)g1)連接到開關(guān)s1和電容器c1的一端。電容器c1的另一端連接到電壓源節(jié)點(diǎn)405。nfetn1的柵極連到blclamp節(jié)點(diǎn)，nfetn1的漏極連到多路復(fù)用器(mux)420的一個(gè)輸入端in1。

腳0和腳1都饋送到多路復(fù)用器420。腳0的in0是一個(gè)sa輸入，并且腳1的in1是一個(gè)sa輸入。兩個(gè)腳0和1是對稱的，這意味著在每個(gè)腳中出現(xiàn)完全相同的元件和連接。數(shù)據(jù)和參考腳的電路結(jié)構(gòu)中的對稱是本領(lǐng)域技術(shù)人員理解的一種電路技術(shù)，其提供對瞬時(shí)噪聲的抗擾性，并且通常被認(rèn)為是共模噪聲抑制。相比之下，圖2和圖3的技術(shù)缺乏數(shù)據(jù)和參考之間的物理電路對稱性，導(dǎo)致對這些技術(shù)對瞬時(shí)噪聲的高靈敏度。

sa電路400包括sttmram數(shù)據(jù)單元410(存儲(chǔ)器單元)(rdata)，參考單元a415a(rrefa)和參考單元b415b(rrefb)。兩個(gè)sa輸入(腳0中的in0，腳1中的in1)的每個(gè)可以選擇性地連接到數(shù)據(jù)單元410或者任一個(gè)參考單元(in0到參考單元a415a，in1到參考單元b415b)。盡管其他架構(gòu)也有可能，但是多路復(fù)用器(mux)420的多路復(fù)用操作通常包含列解碼器(cd)430a、430b、430c。列解碼器確定要選擇的位線(即，列)。

此外，兩個(gè)半-sa(比如，腳0和腳1)的漏極節(jié)點(diǎn)d0和d1饋送到比較器480，比較器480產(chǎn)生數(shù)字感測放大器(sa)輸出。數(shù)字sa輸出指示mram數(shù)據(jù)單元410的數(shù)據(jù)狀態(tài)(高或低)。存在并且可以利用多種比較器設(shè)計(jì)。例如，圖5所示的眾所周知的鎖存式比較器是對這種應(yīng)用的一個(gè)好的候選，并且保持該設(shè)計(jì)的完美對稱性。

在第一階段期間(階段1)，數(shù)據(jù)單元410連接到兩個(gè)sa輸入中的一個(gè)(在這種情況下是in1)，并且兩個(gè)參考單元a或者b中的一個(gè)連接到另外一個(gè)(例如，參考單元415a連接到輸入端in0)。允許電路400穩(wěn)定，然后開關(guān)s0和s1斷開。

在第二階段期間(階段2)，數(shù)據(jù)單元410連接到另外一個(gè)sa輸入(在這種情況下是in0)，并且其他參考單元b連接到原始sa輸入(例如，參考單元415b在這種情況下連接到輸入in1)。再次允許電路400穩(wěn)定，然后輸出經(jīng)由比較器480鎖存(存儲(chǔ))，完成讀取操作。

圖4中的設(shè)計(jì)對fet失配具有較好的靈敏度。另外，仍然可以修剪sa電路400，尤其是在非常先進(jìn)的節(jié)點(diǎn)處。這可以通過增加與pfet負(fù)載器件并聯(lián)(即，與pfetp0和p1并聯(lián))的小器件或通過其他方法來實(shí)現(xiàn)。

現(xiàn)在轉(zhuǎn)到圖4的電路400的細(xì)節(jié)，每個(gè)腳0和腳1的對稱性示出了連接到pfetp0和p1的源極以及電容器c0和c1的電壓源405。在節(jié)點(diǎn)g0，pfetp0的柵極連到電容器c0的另外一端和開關(guān)s0。在節(jié)點(diǎn)g1，pfetp1的柵極連到電容器c1的另外一端和開關(guān)s1。

在節(jié)點(diǎn)d0，pfetp0的漏極連接到nfetn0的源極和開關(guān)s0的另外一端。類似地，在節(jié)點(diǎn)d1，pfetp1的漏極連接到nfetn1的源極和開關(guān)s1的另外一端。此外，節(jié)點(diǎn)d0連接到比較器480的一個(gè)輸入，同時(shí)節(jié)點(diǎn)d1連接到比較器480的另外一個(gè)輸入。節(jié)點(diǎn)d0和d1處的電壓輸入到比較器480中，比較器480的輸出是sttmram的數(shù)據(jù)單元410是邏輯0還是邏輯1的答案。

在電路400中，nfetn0經(jīng)由blclamp將其柵極連接到nfetn1的柵極。nfetn0和n1被偏置為源極跟隨器。生成blclamp(通過未示出的電壓源)，使得n0和n1的源極節(jié)點(diǎn)被驅(qū)動(dòng)到目標(biāo)讀取電壓vread，幾乎完全獨(dú)立于對地的阻抗。nfetn0的漏極連接到多路復(fù)用器(mux)420的輸入端in0，nfetn1的漏極連接到多路復(fù)用器420的輸入端in1。mux420的三個(gè)輸出分別連接到三個(gè)不同的列解碼器(cd)430a、430b、430c。

經(jīng)由位線參考a(blrefa)，列解碼器430a的一個(gè)輸出連接到代表為電阻器/電阻rrefa的參考a存儲(chǔ)器單元415a。經(jīng)由位線數(shù)據(jù)單元(bldata)，列解碼器430b的一個(gè)輸出連接到代表為電阻器/電阻rdata的sttmram數(shù)據(jù)單元410。經(jīng)由位線參考b(blrefb)，列解碼器430c的一個(gè)輸出連接到代表為電阻器/電阻rrefb的參考b存儲(chǔ)器單元415b。

晶體管trrefa的源極連接到參考a存儲(chǔ)器單元415a的另外一端，并且晶體管trdata的源極連接到sttmram數(shù)據(jù)單元410的另外一端。此外，晶體管trrefb的源極連接到參考b存儲(chǔ)器單元415b的另外一端。晶體管trrefa、trdata和trrefb的柵極每個(gè)連接到相同的字線(wl)。晶體管trrefa、trdata和trrefb的漏極連接到地。

根據(jù)實(shí)施例，圖6示出了用于感測放大器電路400的技術(shù)的示例時(shí)序圖600，盡管其他變化是可能的。時(shí)序圖600示出了對每個(gè)元件的電壓/電流電平的增加和減少。

通過啟用字線(wl)和列解碼器(cd)430a-c，感測或讀取循環(huán)在時(shí)間t0開始，使得從samux420到所選擇的數(shù)據(jù)和參考單元(415a，410，415b)建立低阻抗路徑，然后向電路接地。但是，samux420尚未啟用。sa電路400的任一腳0或1中沒有電流流動(dòng)，因此節(jié)點(diǎn)d0和d1在低于電壓源405的電壓的不確定電壓處浮動(dòng)。

接下來，在時(shí)間t1，確定階段1的信號(hào)，其使得samux420能夠如圖4a示出的階段1部分所示。也就是說，參考a單元415a經(jīng)由mux輸入in0連接到nfetn0，并且數(shù)據(jù)單元410經(jīng)由mux輸入in1連接到nfetn1。電流開始在sa電路400的兩腳0和1中流動(dòng)，并且參考a位線(blrefa)和數(shù)據(jù)位線(bldata)都通過nfet源極跟隨器n0和n1驅(qū)動(dòng)到目標(biāo)讀取電壓(例如，在一種情況下為50mv)。到目前為止，開關(guān)器件(s0，s1)已經(jīng)閉合，使得節(jié)點(diǎn)d0和g0短路，并且使得節(jié)點(diǎn)d1和g1短路。pfetp0和p1是二極管連接(柵極連接到漏極)，節(jié)點(diǎn)g0和d0以及節(jié)點(diǎn)g1和d1尋找與流經(jīng)pfetp0和p1的單元電流(分別為irefa和idata)相對應(yīng)的電壓電平。此時(shí)柵極-漏極連接的節(jié)點(diǎn)g0/d0處的電壓可能與柵極-漏極連接的節(jié)點(diǎn)g1/d1的電壓只有幾mv的差異，這就是為什么它們在圖6中顯示為一條線。

階段1在c0和c1上存儲(chǔ)電壓，包括關(guān)于數(shù)據(jù)單元和參考a單元阻抗的信息，以及關(guān)于與該特定sa相關(guān)聯(lián)的器件失配信息的信息。

在電路400已經(jīng)穩(wěn)定之后，在時(shí)間t2，確認(rèn)斷開開關(guān)信號(hào)(opensw)信號(hào)，其斷開開關(guān)器件s0和s1。在此時(shí)，pfetp0和p1成為電流源，在開關(guān)s0和s1斷開時(shí)，各自分別驅(qū)動(dòng)流經(jīng)它們的電流。電流是pfetp0的參考單元a電流(irefa)和pfetp1的數(shù)據(jù)單元電流(idata)。

接下來，在時(shí)間t3，階段1信號(hào)被解除(de-assert)，并且確認(rèn)階段2信號(hào)。如圖4的階段2部分所示，確認(rèn)階段2重新配置samux420。在階段2，數(shù)據(jù)單元410經(jīng)由輸入muxin0連接到nfetn0，并且參考單元b415b經(jīng)由輸入muxin1連接到nfetn1。當(dāng)數(shù)據(jù)單元位線bldata(數(shù)據(jù)(存儲(chǔ)器)單元410)和參考b位線blrrefb(存儲(chǔ)器單元415b)通過nfet源極跟隨器n0和n1驅(qū)動(dòng)到目標(biāo)讀取電壓(例如，一種情況下為50mv)時(shí)，允許參考a位線(用于rrefa存儲(chǔ)器單元415a)放電回到地。在階段2期間，nfetn0驅(qū)動(dòng)數(shù)據(jù)單元電流(idata)，而nfetn1驅(qū)動(dòng)參考b單元電流(irefb)。

pfetp0(irefa)和nfetn0(idata)之間在節(jié)點(diǎn)d0處的電流差驅(qū)動(dòng)節(jié)點(diǎn)d0處的電壓上升或下降；節(jié)點(diǎn)d0(vd0)處的該電壓可以近似為(ron||rop)*(irefa-idata)。在pfetp0和nfetn0，vd0＝(ron||rop)*(irefa-idata)的情況下，ron是nfetn0的小信號(hào)輸出阻抗，rop是pfetp0的小信號(hào)輸出阻抗，并且ron||rop是(1/ron)+(1/rop)的并行計(jì)算。

pfetp1(idata)和nfetn1(irefb)之間的在節(jié)點(diǎn)d1處的電流差驅(qū)動(dòng)節(jié)點(diǎn)d1處的電壓上升或下降；節(jié)點(diǎn)d1處的該電壓可以類似地近似為(ron||rop)*(idata-irefb)。在pfetp1和nfetn1，vd1＝(ron||rop)*(irefa-idata)的情況下，ron是nfetn1的小信號(hào)輸出阻抗，rop是pfetp1的小信號(hào)輸出阻抗，并且ron||rop是(1/ron)+(1/rop)的并行計(jì)算。

注意ron是nfetn0或n1的小信號(hào)輸出阻抗，對應(yīng)于正在計(jì)算的電壓d0或d1。并且，注意rop是pfetp0或p1的小信號(hào)輸出阻抗，對應(yīng)于正在計(jì)算的電壓d0或d1。

在比較器480的兩個(gè)輸入的(差分)電壓(vcomp)可以近似如下：

vcomp＝vd1–vd0＝(ron||rop)*[(idata–irefb)–(irefa–idata)]

vcomp＝(ron||rop)*[(2*idata–irefb–irefa)]

vcomp＝2*(ron||rop)*[idata–(irefb+irefa)/2]。

因此，根據(jù)需要，比較器480輸入處的電壓對應(yīng)于數(shù)據(jù)單元電流(idata)和兩個(gè)參考的平均值(irefa和irefb的平均)之間的差。盡管現(xiàn)有技術(shù)系統(tǒng)的分析可能似乎產(chǎn)生類似的表達(dá)式，但是現(xiàn)有技術(shù)系統(tǒng)對于vcomp未能提供在開始等式處2的因子，如由sa電路400表現(xiàn)的。原始信號(hào)(對于vcomp)的這種倍增(因子2)是sa電路400中該技術(shù)的許多優(yōu)點(diǎn)之一。與圖1和圖2中只在階段1期間相反，實(shí)施例中在兩個(gè)階段(階段1和階段2)期間感測數(shù)據(jù)單元410，從而導(dǎo)致2的因子。

一旦sa電路400已經(jīng)穩(wěn)定，從時(shí)間t4到t5，clk脈沖被施加到比較器480(假設(shè)圖5所示類型的比較器)。兩個(gè)比較器輸出(out+，out-)中的一個(gè)將會(huì)在clk脈沖的持續(xù)時(shí)間內(nèi)接地，構(gòu)成sa的數(shù)字輸出。out+或out-將會(huì)接地，取決于節(jié)點(diǎn)d0和d1的相對電壓。這又反過來決定了感測到的狀態(tài)。這些信號(hào)可能會(huì)被用來驅(qū)動(dòng)用于存儲(chǔ)最近感測的數(shù)據(jù)的設(shè)置復(fù)位(sr)鎖存器。

現(xiàn)在(sttmram數(shù)據(jù)單元410的)數(shù)據(jù)已經(jīng)被感測，sa電路400必須回到待機(jī)狀態(tài)，而不會(huì)干擾數(shù)據(jù)單元410。在時(shí)間t6，階段2信號(hào)被解除，禁用samux420并允許位線(blrefa、bldata、blrefb)放電到地。

在時(shí)間t7，wl、cd和opensw信號(hào)恢復(fù)到它們的待機(jī)狀態(tài)，完成循環(huán)。

在數(shù)據(jù)單元410處于1或高電阻狀態(tài)的情況下，idata(電流)將通常小于或等于圖4b中的irefa和irefb，導(dǎo)致節(jié)點(diǎn)d1在電壓上低于節(jié)點(diǎn)d0。該電壓差由比較器480感測以確定輸出狀態(tài)(例如，邏輯1)。

圖8示出了根據(jù)實(shí)施例的sa電路400的電路仿真的仿真結(jié)果的曲線圖800。曲線圖800將來自根據(jù)實(shí)施例的sa電路400的模擬結(jié)果與現(xiàn)有技術(shù)系統(tǒng)進(jìn)行比較。

所公開的技術(shù)的優(yōu)越性能通過使用假設(shè)的代表性集合的電路仿真來展示。假設(shè)包括90nm的技術(shù)節(jié)點(diǎn)，2千歐姆(kω)的r0和4kω的r1，盡管對于其他相關(guān)假設(shè)集合預(yù)期類似的結(jié)果。在該仿真中，假設(shè)r0是mtj的低電阻(例如，rrefa(數(shù)據(jù)單元410))，并且r1是高電阻。

對每一個(gè)感測技術(shù)，確定閾值數(shù)據(jù)單元電阻對各種噪聲和失配項(xiàng)的靈敏度。閾值數(shù)據(jù)單元電阻是sa從邏輯0輸出切換到邏輯1輸出的數(shù)據(jù)單元mtj電阻(例如，數(shù)據(jù)單元410)。該值大致在r0和r1標(biāo)稱值之間的中間。最優(yōu)值取決于r0和r1的分布。除了抵消fet失配的影響，修整允許閾值數(shù)據(jù)單元電阻被設(shè)在基于r0和r1的分布的最優(yōu)值上。

但是，閾值數(shù)據(jù)單元電阻響應(yīng)于瞬時(shí)噪聲或?qū)?yīng)于fet失配的任何變化都是不合需求的，因?yàn)檫@裂化讀取余量。盡管很繁重，但是修整可以使fet失配的影響被大大抵消。但是，由于在時(shí)間上的隨機(jī)性，瞬時(shí)噪聲的影響不能通過修整抵消。

對于每一種感測技術(shù)，確定閾值數(shù)據(jù)單元電阻對各種噪聲和失配項(xiàng)的靈敏度。靈敏度單位是ohms(閾值數(shù)據(jù)單元電阻的)每mv(瞬時(shí)噪聲或fetvt失配的)。瞬時(shí)噪聲被插入到對于sa的讀取電壓基準(zhǔn)上(連接nfetn0和n1柵極的節(jié)點(diǎn)blclamp)，并且所得到的靈敏度由曲線圖800中曲線上的vrd_bump表示。類似地，在sa源節(jié)點(diǎn)上的瞬時(shí)噪聲(電壓)由曲線圖800中曲線上vdd_bump表示。在為傳統(tǒng)技術(shù)設(shè)置sa之前和為其他技術(shù)的階段2開始施加瞬時(shí)噪聲，這兩者被認(rèn)為是瞬時(shí)噪聲最壞情況的時(shí)序。fet失配用nfetbl鉗位器件的vt失配表示，并且在曲線圖800中用曲線上的clamp_dvt表示。pfet負(fù)載器件在曲線圖800中表示為load_dvt，nfet比較器輸入器件在曲線圖800中表示為comp_dvt。這些是在sa中最失配-靈敏的器件。雖然為了簡潔沒有包含，但是這些器件中的跨導(dǎo)失配具有類似的效果。

圖3中現(xiàn)有技術(shù)系統(tǒng)使用非常不同的電路架構(gòu)，使得與其他電路的直接對比有些困難。但是，vread(在曲線圖800中)是圖3中的sa讀取電壓參考，類似于blclamp，并且這個(gè)節(jié)點(diǎn)的瞬時(shí)噪聲在曲線圖800中用vrd_bump表示。實(shí)際上，vread可能更難控制，因?yàn)樵摴?jié)點(diǎn)上的負(fù)載具有更低的阻抗，并且具有比blclamp更強(qiáng)的數(shù)據(jù)模式依賴性。雖然在這種情況下這些名稱是任意的，但是在第一階段(階段1)的nfet中的fet失配由clamp_dvt表示(在曲線圖800中)，第一階段的pfet由load_dvt表示(在曲線圖800中)，并且第二階段(階段2)的nfet由comp_dvt表示(在曲線圖800中)。這些被認(rèn)為是該技術(shù)最失配敏感的器件。

除了各個(gè)靈敏度之外，還呈現(xiàn)了各個(gè)靈敏度的總和。這是個(gè)普遍的品質(zhì)因素，因?yàn)閱蝹€(gè)噪聲和失配項(xiàng)幾乎肯定是不同量級(jí)的。

圖8中的曲線圖800清楚地示出了sa電路400的公開的技術(shù)的最先進(jìn)的失配和噪聲不靈敏性。

現(xiàn)有技術(shù)(圖1中)的良好對稱性提供了良好的瞬時(shí)噪聲抗擾性。然而，眾所周知，該技術(shù)對負(fù)載、鉗位和比較器輸入器件(按照最大到最小靈敏性順序)中的失配非常靈敏。雖然這些技術(shù)已經(jīng)被使用了很多次，但是在非常先進(jìn)的節(jié)點(diǎn)處將越來越難使用，因?yàn)閷et失配的靈敏度將增加。

采樣和保持技術(shù)(圖2中)具有對瞬時(shí)噪聲的高靈敏度，尤其是對那些在讀取電壓基準(zhǔn)上的靈敏度，因?yàn)閷υO(shè)計(jì)沒有數(shù)據(jù)/參考物理對稱性，因此沒有共模抑制。從這里沒有呈現(xiàn)的模擬結(jié)果可以看出，已知該技術(shù)對fet失配非常不靈敏，除非在參考階段期間，當(dāng)多個(gè)sa輸入節(jié)點(diǎn)短接在一起時(shí)，因?yàn)閟a本身不能平均兩個(gè)參考單元。因此，該技術(shù)對bl鉗位器件的失配非常靈敏。

正如對這項(xiàng)技術(shù)所期望的那樣，電容耦合技術(shù)(在圖3中)具有良好的失配不靈敏度。放大級(jí)的仔細(xì)設(shè)計(jì)使源極瞬時(shí)靈敏度最小化。然而，這項(xiàng)技術(shù)對讀取電壓基準(zhǔn)(vread)上的瞬時(shí)噪聲固有地非常靈敏。這是令人特別擔(dān)憂的，因?yàn)樵摴?jié)點(diǎn)上的負(fù)載具有低阻抗并且具有強(qiáng)的數(shù)據(jù)模式依賴性。由于時(shí)間上的隨機(jī)性，這種噪聲的影響無法消除。

由于完美的數(shù)據(jù)/參考物理對稱性，在圖4中的sa電路400中的本公開的技術(shù)對瞬時(shí)噪聲非常免疫。由于在2階段，該技術(shù)的采樣和保持特性，電路400對fet失配具有非常好的不靈敏性。從曲線圖800看出，這項(xiàng)技術(shù)對失配的靈敏度比對瞬時(shí)噪聲的靈敏度大。這是個(gè)有利的特性，因?yàn)槭溆绊懣梢员幌欢肼曈绊懖豢梢员幌Ｗ詈?，電?00的這項(xiàng)技術(shù)容易地適應(yīng)兩個(gè)參考單元(例如，rrefa存儲(chǔ)器單元415a和rrefb存儲(chǔ)器單元415b)的平均。

電路400中的該技術(shù)超過圖3的另外一個(gè)優(yōu)勢涉及感測性能。對于圖3中的技術(shù)，控制著bl的時(shí)間常數(shù)是bl的電容器和任何與列解碼器相關(guān)的扇出電容乘以單元電阻。對于所討論所有其他技術(shù)，sa通過nfet源極跟隨器bl鉗位電路將bl驅(qū)動(dòng)到目標(biāo)讀取電壓，nfet源極跟隨器bl鉗位電路的小信號(hào)或者戴維寧等效電阻必須比單元的電阻要低得多以使sa正確操作。因此，bl時(shí)間常數(shù)是相同的電容乘以這個(gè)低得多的阻抗，導(dǎo)致bl電壓的更快發(fā)展。這種現(xiàn)象在存儲(chǔ)器設(shè)計(jì)中很好理解，因?yàn)殡娏鞲袦y通常被認(rèn)為比電壓感測更快。

雖然圖4中的電路技術(shù)描述了bl側(cè)感測，但是這種技術(shù)也支持(源線)sl側(cè)感測。

現(xiàn)在轉(zhuǎn)到圖7，根據(jù)實(shí)施例中的用于感測sttmram感測放大電路400中的數(shù)據(jù)單元410的數(shù)據(jù)狀態(tài)(例如，高或低)的方法。

在框705，比較器480配置有在節(jié)點(diǎn)a(例如，節(jié)點(diǎn)d0)處的第一輸入，在節(jié)點(diǎn)b(例如，節(jié)點(diǎn)d1)處的第二輸入，使得比較器的輸出基于節(jié)點(diǎn)a(節(jié)點(diǎn)d0)和節(jié)點(diǎn)b(節(jié)點(diǎn)d1)。

在框710，第一n溝道晶體管(例如，nfetn0)在節(jié)點(diǎn)a處(節(jié)點(diǎn)d0)連接到第一p溝道晶體管(例如，pfetp0)。在框715，第二n溝道晶體管(例如，nfetn1)在節(jié)點(diǎn)b處(節(jié)點(diǎn)d1)連接到第二p溝道晶體管(例如，pfetp1)。

在框720，多路復(fù)用器420配置用來選擇性地將第一參考單元a415a(例如,rrefa)(在階段1)或數(shù)據(jù)單元410(rdata)連接到第一n溝道晶體管(nfetn0)，并且多路復(fù)用器配置用來選擇性地將數(shù)據(jù)單元410(在階段2)或第二參考單元b415b連接到第二n溝道晶體管(nfetn1)。第一參考單元a415a和第二參考單元b415b在相同的階段期間都不連接到nfetsn0和n1中的一個(gè)。

在框725，比較器480基于節(jié)點(diǎn)a電壓(例如，在節(jié)點(diǎn)d0)和節(jié)點(diǎn)b電壓(例如，在節(jié)點(diǎn)d1)來輸出數(shù)據(jù)單元410的數(shù)據(jù)狀態(tài)。

列解碼器430a-430c將多路復(fù)用器420連接到第一參考單元a415a、第二參考單元b415b和數(shù)據(jù)單元410。在一個(gè)實(shí)施例中，可以存在單個(gè)列解碼器而不是三個(gè)分開的列解碼器430a-c。在另外一個(gè)實(shí)施例中，多路復(fù)用器420和單個(gè)列解碼器可能是單獨(dú)的單元。

電壓源405連接到第一p溝道晶體管和第二p溝道晶體管。

第一開關(guān)s0經(jīng)由第一電容器c0選擇性地將第一p溝道晶體管pfetp0的漏極(在節(jié)點(diǎn)a(即，節(jié)點(diǎn)d0))連接到電壓源405。第二開關(guān)s1經(jīng)由第一電容器c1選擇性地將第二p溝道晶體管pfetp1的漏極(在節(jié)點(diǎn)b(即，節(jié)點(diǎn)d1))連接到電壓源405。比較器480處的差分電壓(vcomp)輸入基于第一輸出的節(jié)點(diǎn)a(電壓)和第二輸入的節(jié)點(diǎn)b(電壓)。

在階段1期間，第一開關(guān)s0選擇性地閉合，以將第一p溝道晶體管pfetp0的漏極(節(jié)點(diǎn)d0)經(jīng)由第一電容器c0連接到電壓源405，使得對應(yīng)于第一參考單元a415a的第一參考單元電流(irefa)流過第一n溝道晶體管nfetn0。此外，在階段1期間，第二開關(guān)s1選擇性地閉合，以將第二p溝道晶體管pfetp1的漏極(節(jié)點(diǎn)d1)經(jīng)由第二電容器c1連接到電壓源405，使得對應(yīng)于數(shù)據(jù)單元410的數(shù)據(jù)單元電流(idata)流過第二n溝道晶體管nfetn1。

在階段2期間，第一開關(guān)s0選擇性地打開，以將第一p溝道晶體管pfetp0的漏極(節(jié)點(diǎn)d0)與電壓源405斷開，使得對應(yīng)于數(shù)據(jù)單元的數(shù)據(jù)單元電流(idata)流過第一n溝道晶體管。在階段2期間，第二開關(guān)s1選擇性地打開，以將第二p溝道晶體管pfetp1的漏極(節(jié)點(diǎn)d1)與電壓源405斷開，使得對應(yīng)于第二參考單元的第二參考單元電流(irefb)流過第二n溝道晶體管nfetn1。在節(jié)點(diǎn)a處(節(jié)點(diǎn)d0)的節(jié)點(diǎn)a電壓基于第一參考單元電流減去數(shù)據(jù)單元電流(例如，irefa-idata)。在節(jié)點(diǎn)b處(節(jié)點(diǎn)d1)的節(jié)點(diǎn)b電壓基于數(shù)據(jù)單元電流減去第二參考單元電流(例如，idata-irefb)。

比較器480處輸入的差分電壓是節(jié)點(diǎn)b電壓和節(jié)點(diǎn)a電壓之間的差。

在階段1期間，多路復(fù)用器420配置用來選擇性地將第一參考單元a415a連接到第一n溝道晶體管nfetn0，從而使得第一參考單元電流(irefa)向下流過第一n溝道晶體管nfetn0。此外，在階段1期間，多路復(fù)用器420配置用來選擇性地將數(shù)據(jù)單元410連接到第二n溝道晶體管nfetn1，從而使得數(shù)據(jù)單元電流(idata)向下流過第二n溝道晶體管nfetn1。

在階段2期間，多路復(fù)用器420配置用來選擇性地將數(shù)據(jù)單元410連接到第一n溝道晶體管nfetn0，從而使得數(shù)據(jù)單元電流(idata)向下流過第一n溝道晶體管nfetn0。此外，在階段2期間，多路復(fù)用器420配置用來選擇性地將第二參考單元b415b連接到第二n溝道晶體管nfetn1，從而使得第二參考單元電流(irefb)向下流過第二n溝道晶體管nfetn1。

圖9示出了具有可以包括在示例性實(shí)施例中的能力的計(jì)算機(jī)900的示例。本文討論的各種方法、程序、模塊、流程圖、工具、應(yīng)用、電路、元件和技術(shù)也可以包含和/或利用計(jì)算機(jī)900的能力。此外，計(jì)算機(jī)900的能力也可以被用來實(shí)現(xiàn)本文討論的示例性實(shí)施例的特征?？梢允褂糜?jì)算機(jī)900的一個(gè)或多個(gè)能力來實(shí)現(xiàn)、并入、連接到和/或支持本文所討論圖4-8中的任何元件(如本領(lǐng)域技術(shù)人員所理解的)。

通常，在硬件架構(gòu)方面，計(jì)算機(jī)900可能包含經(jīng)由本地界面(沒有顯示)通信耦合的一個(gè)或多個(gè)處理器910、計(jì)算機(jī)可讀存儲(chǔ)內(nèi)存器920和一個(gè)或多個(gè)輸入和/或輸出(i/o)設(shè)備970。本地界面可以是，例如但是不限于，一個(gè)或多個(gè)總線或其他有線或無線連接，如本領(lǐng)域已知的那樣。本地界面可以具有附加元件，諸如控制器、緩存器(存儲(chǔ))、驅(qū)動(dòng)器、中繼器和接收器，以實(shí)現(xiàn)通信。進(jìn)一步的，本地界面可以包含地址、控制和/或數(shù)據(jù)連接，以實(shí)現(xiàn)上述組件之間的適當(dāng)通信。

處理器910是硬件設(shè)備，用于執(zhí)行存儲(chǔ)在存儲(chǔ)器920中的軟件。處理器910實(shí)際上可以是任何定制的或可商購的處理器、中央處理單元(cpu)、數(shù)據(jù)信號(hào)處理器(dsp)或與計(jì)算機(jī)900相關(guān)聯(lián)的多個(gè)處理器之間的輔助處理器，并且處理器910可以是基于半導(dǎo)體的微處理器(以微芯片的形式)或微處理器。注意存儲(chǔ)器920可以具有分布式體系架構(gòu)，其中各組件彼此遠(yuǎn)離，但是可被處理器910訪問。

計(jì)算機(jī)可讀存儲(chǔ)器920中的軟件可以包含一個(gè)或多個(gè)單獨(dú)的程序，每個(gè)程序包括用于實(shí)現(xiàn)邏輯功能的執(zhí)行指令的有序列表。存儲(chǔ)器920中的軟件包括示例性實(shí)施例中合適的操作系統(tǒng)(o/s)950和一個(gè)或多個(gè)應(yīng)用960。如圖所示，應(yīng)用960包括用于實(shí)現(xiàn)示例性實(shí)施例的特征、過程、方法、功能和操作的許多功能組件。計(jì)算機(jī)900的應(yīng)用程序960可以表示如本文所討論的許多應(yīng)用、代理、軟件組件、模塊、接口、控制器等，但是應(yīng)用程序960并不意味著是限制。

操作系統(tǒng)950可以控制其他計(jì)算機(jī)程序的執(zhí)行，并且提供調(diào)度、輸入-輸出控制、文件和數(shù)據(jù)管理、存儲(chǔ)管理以及通信管理和相關(guān)服務(wù)。

應(yīng)用程序960可以是源程序、可執(zhí)行程序(目標(biāo)代碼)、腳本或包括要執(zhí)行的一組指令的任何其他實(shí)體。當(dāng)應(yīng)用程序是源程序時(shí)，程序通常通過編譯器、匯編器、解釋器或類似的來翻譯，其可以包括或不包括在存儲(chǔ)器920內(nèi)，以便連同o/s950相適應(yīng)地操作。此外，應(yīng)用程序960可以被寫為具有數(shù)據(jù)和方法的類別的面向?qū)ο蟮木幊陶Z言，或者具有程序、子程序和/或功能的過程編程語言。

i/o設(shè)備970包括輸入設(shè)備(或外圍設(shè)備)諸如，例如但不限于，鼠標(biāo)、鍵盤、掃描儀、麥克風(fēng)、照相機(jī)等。進(jìn)一步的，i/o設(shè)備970也包含輸出設(shè)備(或外圍設(shè)備)，例如但是不限于，打印機(jī)、顯示器等。最后，i/o設(shè)備970進(jìn)一步包括傳送輸入和輸出兩者的設(shè)備，例如但是不限于，nic或調(diào)制器/解調(diào)器(用于訪問遠(yuǎn)程設(shè)備、其他文件、設(shè)備、系統(tǒng)或網(wǎng)絡(luò))、射頻(rf)或者其他收發(fā)器、電話接口、橋接器、路由器等。i/o設(shè)備970也包括用于在各種網(wǎng)絡(luò)之間通信的器件，例如互聯(lián)網(wǎng)或內(nèi)聯(lián)網(wǎng)。i/o設(shè)備970可以利用藍(lán)牙連接和電纜(通過，例如，通用串行總線(usb)接口、串行端口、并行端口、火線、hdmi(高清多媒體)、pcie、或?qū)Ｓ薪涌诘?連接到處理器910和/或與處理器910通信。

當(dāng)計(jì)算機(jī)900在運(yùn)行時(shí)，處理器910配置用來執(zhí)行存儲(chǔ)在存儲(chǔ)器920中的軟件、向存儲(chǔ)器920傳送數(shù)據(jù)和從存儲(chǔ)器920傳送數(shù)據(jù)，并且通常根據(jù)該軟件來控制計(jì)算機(jī)900的操作。應(yīng)用程序960和o/s950被處理器910整體或部分讀取，可能在處理器910中被緩存，然后被執(zhí)行。

當(dāng)應(yīng)用程序960在軟件中實(shí)施時(shí)，應(yīng)該注意應(yīng)用程序960可以存儲(chǔ)在幾乎任何計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)上，供任何計(jì)算機(jī)相關(guān)的系統(tǒng)或方法使用或者與任何計(jì)算機(jī)相關(guān)的系統(tǒng)或方法相關(guān)聯(lián)。

應(yīng)用程序960可以體現(xiàn)在任意計(jì)算機(jī)可讀介質(zhì)中，以由指令執(zhí)行系統(tǒng)、裝置、服務(wù)器或者設(shè)備，諸如基于計(jì)算機(jī)的系統(tǒng)、包含處理器的系統(tǒng)或者可以從指令執(zhí)行系統(tǒng)、裝置或設(shè)備中獲取指令并執(zhí)行指令的其他系統(tǒng)使用或者與之相關(guān)聯(lián)。

在示例性實(shí)施例中，應(yīng)用程序960在硬件中實(shí)施，應(yīng)用程序960可以利用以下技術(shù)的任何一種或組合來實(shí)現(xiàn)，這些技術(shù)在本領(lǐng)域是眾所周知的：具有用于在數(shù)據(jù)信號(hào)上實(shí)現(xiàn)邏輯功能的邏輯門的離散邏輯電路、具有適當(dāng)組合邏輯門的專用集成電路(asic)、可編程門陣列(pga)、現(xiàn)場可編程門陣列(fpga)等。

應(yīng)當(dāng)理解，計(jì)算機(jī)900包括可以被包含在本文討論的各種設(shè)備、服務(wù)器和系統(tǒng)中的軟件和硬件組件的非限制性示例，并且應(yīng)當(dāng)理解，附加的硬件和軟件組件可以被包括在示例性實(shí)施例中討論的各種設(shè)備和系統(tǒng)中。

在一些實(shí)施例中，許多功能或動(dòng)作可以在給定位置實(shí)現(xiàn)，和/或與一個(gè)或多個(gè)裝置或系統(tǒng)的操作相關(guān)聯(lián)。在一些實(shí)施例中，可以在第一設(shè)備或位置上執(zhí)行給定功能或動(dòng)作的一部分，并且在一個(gè)或多個(gè)另外的設(shè)備或位置上執(zhí)行的剩余的功能或動(dòng)作。

本文使用的術(shù)語的目的僅用于描述特定實(shí)施例，而不是限制性的。如本文所使用的，單數(shù)形式“(一)a”，“(一)an”和“(該)the”也旨在包括復(fù)數(shù)形式，除非上下文另有明確指示。進(jìn)一步理解，當(dāng)在本說明書中使用時(shí)，術(shù)語“(包括)comprises”和/或“(包含)comprising”指定所述特征、整數(shù)、步驟、操作、元件和/或組件的存在，但不排除存在或添加一個(gè)或多個(gè)其他特征、整數(shù)、步驟、操作、元件組件和/或其組合。

所附權(quán)利要求中的所有裝置或步驟加上功能元件的相應(yīng)結(jié)構(gòu)、材料、作用和等同物旨在包括與特別要求保護(hù)的其它要求保護(hù)的元件相組合地執(zhí)行該功能的任何結(jié)構(gòu)、材料或動(dòng)作。本發(fā)明是為了說明和描述的目的而呈現(xiàn)的，但并不旨在窮舉或限于所公開的形式。在不脫離本發(fā)明的范圍的情況下，對于本領(lǐng)域普通技術(shù)人員來說，許多修改和變化將是顯而易見的。選擇和描述實(shí)施例以便最好地解釋本公開的原理和實(shí)際應(yīng)用，并且使得本領(lǐng)域普通技術(shù)人員能夠使用適合于所預(yù)期的特定用途的各種修改的各種實(shí)施例來理解本發(fā)明。

這里所示的圖示是說明性的。在不脫離本發(fā)明的范圍的情況下，圖示或步驟(或操作)可能存在許多變化。例如，可以以不同的順序執(zhí)行動(dòng)作，或可以添加、刪除或修改動(dòng)作。此外，術(shù)語“耦合”描述了在兩個(gè)元件之間具有信號(hào)路徑，并且不意味著元件之間沒有中間元件/連接之間的直接連接。所有這些變化都被認(rèn)為是本發(fā)明的一部分。

應(yīng)當(dāng)理解，本領(lǐng)域技術(shù)人員現(xiàn)在和將來都可以在所附權(quán)利要求的范圍內(nèi)進(jìn)行各種改進(jìn)和增強(qiáng)。