本發(fā)明涉及顯示技術(shù)，尤其涉及移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路、顯示裝置。

背景技術(shù)：

顯示器中的顯示面板，例如液晶顯示面板通常包括像素矩陣，以逐行掃描的方式驅(qū)動(dòng)像素矩陣來(lái)進(jìn)行顯示。常見(jiàn)的薄膜晶體管液晶顯示面板(TFT-LCD)的驅(qū)動(dòng)電路包括柵極驅(qū)動(dòng)器和數(shù)據(jù)驅(qū)動(dòng)器。柵極驅(qū)動(dòng)器包括移位寄存器，移位寄存器包括多個(gè)級(jí)聯(lián)的移位寄存器單元。移位寄存器單元的輸出信號(hào)端與像素矩陣的柵線對(duì)應(yīng)連接，每條柵線與像素矩陣的一行像素連接。移位寄存器在時(shí)鐘信號(hào)的驅(qū)動(dòng)下，依次對(duì)于每條柵線輸出脈沖形式的柵掃描信號(hào)，實(shí)現(xiàn)像素矩陣的逐行掃描。

隨著顯示技術(shù)的發(fā)展，顯示器變得更大并且更薄。顯示器中的移位寄存器單元集成化程度變高，結(jié)構(gòu)也更復(fù)雜，降低功耗、增加系統(tǒng)穩(wěn)定性方面的需求也隨之增加。如何降低移位寄存器單元的功耗，提高移位寄存器單元的穩(wěn)定性是研究中的重點(diǎn)。

現(xiàn)有的移位寄存器單元存在改進(jìn)空間。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的實(shí)施例提供一種移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路、顯示裝置。

根據(jù)第一個(gè)方面，本發(fā)明的實(shí)施例提供一種移位寄存器單元，包括輸入模塊、以及與輸入模塊耦接的多個(gè)輸出模塊。輸入模塊與輸入信號(hào)端耦接，并且被配置為在輸入信號(hào)端處的電壓的控制下，使得多個(gè)輸出模塊工作。每個(gè)輸出模塊與相應(yīng)的時(shí)鐘信號(hào)端、輸出信號(hào)端耦接，并且被配置為工作以將時(shí)鐘信號(hào)端耦接到輸出信號(hào)端，以在輸出信號(hào)端輸出驅(qū)動(dòng)信號(hào)。

在本發(fā)明的實(shí)施例中，所述多個(gè)輸出模塊至少包括：第一輸出模塊、第二輸出模塊；所述移位寄存器單元至少還包括：復(fù)位模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊；輸入模塊與輸入信號(hào)端、第一電壓端、第一上拉點(diǎn)以及第二上拉點(diǎn)耦接，并且被配置為在輸入信號(hào)端處的電壓的控制下，將第一電壓端耦接到第一上拉點(diǎn)、第二上拉點(diǎn)。第一輸出模塊與第一時(shí)鐘信號(hào)端、第一輸出信號(hào)端耦接，并且被配置為在第一上拉點(diǎn)處的電壓的控制下，將第一時(shí)鐘信號(hào)端耦接到第一輸出信號(hào)端。第二輸出模塊與第二時(shí)鐘信號(hào)端、第二輸出信號(hào)端耦接，并且被配置為在第二上拉點(diǎn)處的電壓的控制下，將第二時(shí)鐘信號(hào)端耦接到第二輸出信號(hào)端。復(fù)位模塊與復(fù)位信號(hào)端、第二電壓端、以及輸入模塊耦接，并且被配置為在復(fù)位信號(hào)端處的電壓的控制下，將輸入模塊耦接到第二電壓端。下拉控制模塊與第三電壓端、第三時(shí)鐘信號(hào)端、第一上拉點(diǎn)、第二上拉點(diǎn)、以及下拉點(diǎn)耦接，并且被配置為在第三時(shí)鐘信號(hào)端、第一上拉點(diǎn)、以及第二上拉點(diǎn)處的電壓的控制下，選擇性地將下拉點(diǎn)耦接到第三電壓端和第三時(shí)鐘信號(hào)端中的一個(gè)。第一下拉模塊與下拉點(diǎn)、第三電壓端、第一上拉點(diǎn)、以及第一輸出信號(hào)端耦接，并且被配置為在下拉點(diǎn)處的電壓的控制下，將第一上拉點(diǎn)、第一輸出信號(hào)端耦接到第三電壓端。第二下拉模塊與下拉點(diǎn)、第三電壓端、第二上拉點(diǎn)、以及第二輸出信號(hào)耦接，并且被配置為在下拉點(diǎn)處的電壓的控制下，將第二上拉點(diǎn)、第二輸出信號(hào)端耦接到第三電壓端。

在本發(fā)明的實(shí)施例中，移位寄存器單元還包括：上拉點(diǎn)隔離模塊。上拉點(diǎn)隔離模塊與輸入模塊、第一上拉點(diǎn)、以及第二上拉點(diǎn)耦接，并且被配置為使得輸入模塊至第一上拉點(diǎn)、以及輸入模塊至第二上拉點(diǎn)為單向?qū)ā?/p>

在本發(fā)明的實(shí)施例中，上拉點(diǎn)隔離模塊包括：第一晶體管、以及第二晶體管。第一晶體管的控制極以及第一極與輸入模塊耦接，第二極與第一上拉點(diǎn)耦接。第二晶體管的控制極以及第一極與輸入模塊耦接，第二極與第二上拉點(diǎn)耦接。

在本發(fā)明的實(shí)施例中，下拉控制模塊還與第一輸出信號(hào)端、以及第二輸出信號(hào)端耦接，并且被配置為在第三時(shí)鐘信號(hào)端、第一上拉點(diǎn)、第二上拉點(diǎn)、第一輸出信號(hào)端、以及第二輸出信號(hào)端處的電壓的控制下，選擇性地將下拉點(diǎn)耦接到第三電壓端和第三時(shí)鐘信號(hào)端中的一個(gè)。

在本發(fā)明的實(shí)施例中，下拉控制模塊包括：第三晶體管、第四晶體管、第五晶體管、第六晶體管以及第七晶體管。第三晶體管的控制極以及第一極與第三時(shí)鐘信號(hào)端耦接，第二極與下拉點(diǎn)耦接。第四晶體管的控制極與第一上拉點(diǎn)耦接，第一極與下拉點(diǎn)耦接，第二極與第三電壓端耦接。第五晶體管的控制極與第一輸出信號(hào)端耦接，第一極與下拉點(diǎn)耦接，第二極與第三電壓端耦接。第六晶體管的控制極與第二上拉點(diǎn)耦接，第一極與下拉點(diǎn)耦接，第二極與第三電壓端耦接。第七晶體管的控制極與第二輸出信號(hào)端耦接，第一極與下拉點(diǎn)耦接，第二極與第三電壓端耦接。

在本發(fā)明的實(shí)施例中，輸入模塊包括第八晶體管。第八晶體管的控制極與輸入信號(hào)端耦接，第一極與第一電壓端耦接，第二極與第一上拉點(diǎn)以及第二上拉點(diǎn)耦接。

在本發(fā)明的實(shí)施例中，復(fù)位模塊包括第九晶體管。第九晶體管的控制極與復(fù)位信號(hào)端耦接，第一極與輸入模塊耦接，第二極與第二電壓端耦接。

在本發(fā)明的實(shí)施例中，第一輸出模塊包括：第十晶體管、以及第一電容。第十晶體管的控制極與第一上拉點(diǎn)耦接，第一極與第一時(shí)鐘信號(hào)端耦接，第二極與第一輸出信號(hào)端耦接。第一電容耦接在第十晶體管的控制極以及第二極之間。

在本發(fā)明的實(shí)施例中，第二輸出模塊包括：第十一晶體管、以及第二電容。第十一晶體管的控制極與第二上拉點(diǎn)耦接，第一極與第二時(shí)鐘信號(hào)端耦接，第二極與第二輸出信號(hào)端耦接。第二電容耦接在第十一晶體管的控制極以及第二極之間。

在本發(fā)明的實(shí)施例中，第一下拉模塊包括：第十二晶體管、第十三晶體管、以及第三電容。第十二晶體管的控制極與下拉點(diǎn)連接，第一極與第一上拉點(diǎn)連接，第二極與第三電壓端連接。第十三晶體管的控制極與下拉點(diǎn)連接，第一極與第一輸出信號(hào)端連接，第二極與第三電壓端連接。第三電容耦接在下拉點(diǎn)與第三電壓端之間。

在本發(fā)明的實(shí)施例中，第二下拉模塊包括：第十四晶體管、以及第十五晶體管。第十四晶體管的控制極與下拉點(diǎn)連接，第一極與第二上拉點(diǎn)連接，第二極與第三電壓端連接。第十五晶體管的控制極與下拉點(diǎn)連接，第一極與第二輸出信號(hào)端連接，第二極與第三電壓端連接。

根據(jù)第二個(gè)方面，本發(fā)明的實(shí)施例提供一種移位寄存器單元的驅(qū)動(dòng)方法，包括：向輸入信號(hào)端施加有效電壓，使得多個(gè)輸出模塊處于工作的狀態(tài)；向時(shí)鐘信號(hào)端施加有效電壓，使得輸出模塊輸出驅(qū)動(dòng)信號(hào)。

在本發(fā)明的實(shí)施例中，該驅(qū)動(dòng)方法所驅(qū)動(dòng)的移位寄存器單元至少還包括：復(fù)位模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊。多個(gè)輸出模塊至少包括：第一輸出模塊、第二輸出模塊。輸入模塊與輸入信號(hào)端、第一電壓端、第一上拉點(diǎn)以及第二上拉點(diǎn)耦接。第一輸出模塊與第一時(shí)鐘信號(hào)端、第一輸出信號(hào)端耦接。第二輸出模塊與第二時(shí)鐘信號(hào)端、第二輸出信號(hào)端耦接。復(fù)位模塊與復(fù)位信號(hào)端、第二電壓端、以及輸入模塊耦接。下拉控制模塊與第三電壓端、第三時(shí)鐘信號(hào)端、第一上拉點(diǎn)、第二上拉點(diǎn)、以及下拉點(diǎn)耦接。第一下拉模塊與下拉點(diǎn)、第三電壓端、第一上拉點(diǎn)、以及第一輸出信號(hào)端耦接。第二下拉模塊與下拉點(diǎn)、第三電壓端、第二上拉點(diǎn)、以及第二輸出信號(hào)耦接。移位寄存器單元的驅(qū)動(dòng)方法包括：向輸入信號(hào)端施加有效電壓，向第一時(shí)鐘信號(hào)端、第二時(shí)鐘信號(hào)端、第三時(shí)鐘信號(hào)端、復(fù)位信號(hào)端施加無(wú)效電壓；輸入模塊將第一電壓端耦接至第一上拉點(diǎn)、以及第二上拉點(diǎn)，使得第一上拉點(diǎn)、第二上拉點(diǎn)處的電壓有效；第一輸出模塊將第一時(shí)鐘信號(hào)端耦接到第一輸出信號(hào)端，第一輸出信號(hào)端輸出無(wú)效電壓；第二輸出模塊將第二時(shí)鐘信號(hào)端耦接到第二輸出信號(hào)端，第二輸出信號(hào)端輸出無(wú)效電壓。向第一時(shí)鐘信號(hào)端施加有效電壓，向輸入信號(hào)端、第二時(shí)鐘信號(hào)端、第三時(shí)鐘信號(hào)端、復(fù)位信號(hào)端施加無(wú)效電壓；第一上拉點(diǎn)處、第二上拉點(diǎn)處的電壓有效；第一輸出模塊將第一時(shí)鐘信號(hào)端耦接到第一輸出信號(hào)端，第一輸出信號(hào)端輸出有效電壓；第二輸出模塊將第二時(shí)鐘信號(hào)端耦接到第二輸出信號(hào)端，第二輸出信號(hào)端輸出無(wú)效電壓。向第二時(shí)鐘信號(hào)端施加有效電壓，向輸入信號(hào)端、第一時(shí)鐘信號(hào)端、第三時(shí)鐘信號(hào)端、復(fù)位信號(hào)端施加無(wú)效電壓；第一上拉點(diǎn)處、第二上拉點(diǎn)處的電壓有效；第一輸出模塊將第一時(shí)鐘信號(hào)端耦接到第一輸出信號(hào)端，第一輸出信號(hào)端輸出無(wú)效電壓；第二輸出模塊將第二時(shí)鐘信號(hào)端耦接到第二輸出信號(hào)端，第二輸出信號(hào)端輸出有效電壓。向第三時(shí)鐘信號(hào)端、復(fù)位信號(hào)端施加有效電壓，向輸入信號(hào)端、第一時(shí)鐘信號(hào)端、第二時(shí)鐘信號(hào)端施加無(wú)效電壓；下拉點(diǎn)處的電壓有效；下拉模塊將第三電壓端耦接到第一上拉點(diǎn)、第二上拉點(diǎn)、第一輸出信號(hào)端、以及第二輸出信號(hào)端；第一輸出信號(hào)端輸出無(wú)效電壓，第二輸出信號(hào)端輸出無(wú)效電壓。

根據(jù)第三個(gè)方面，本發(fā)明的實(shí)施例提供一種柵極驅(qū)動(dòng)電路，包括多個(gè)級(jí)聯(lián)的上述任一項(xiàng)的移位寄存器單元；其中，一級(jí)的移位寄存器單元的一個(gè)輸出信號(hào)端與下一級(jí)的移位寄存器單元的輸入信號(hào)端耦接。

在本發(fā)明的實(shí)施例中，移位寄存器單元還包括：復(fù)位模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊；多個(gè)輸出模塊包括：第一輸出模塊、第二輸出模塊；輸入模塊與輸入信號(hào)端、第一電壓端、第一上拉點(diǎn)以及第二上拉點(diǎn)耦接；第一輸出模塊與第一時(shí)鐘信號(hào)端、第一輸出信號(hào)端耦接；第二輸出模塊與第二時(shí)鐘信號(hào)端、第二輸出信號(hào)端耦接；復(fù)位模塊與復(fù)位信號(hào)端、第二電壓端、以及輸入模塊耦接；下拉控制模塊與第三電壓端、第三時(shí)鐘信號(hào)端、第一上拉點(diǎn)、第二上拉點(diǎn)、以及下拉點(diǎn)耦接；第一下拉模塊與下拉點(diǎn)、第三電壓端、第一上拉點(diǎn)、以及第一輸出信號(hào)端耦接；第二下拉模塊與下拉點(diǎn)、第三電壓端、第二上拉點(diǎn)、以及第二輸出信號(hào)耦接。其中，一級(jí)的移位寄存器單元的第二輸出信號(hào)端與下一級(jí)的移位寄存器單元的輸入信號(hào)端耦接，一級(jí)的移位寄存器單元的第一輸出信號(hào)端與上一級(jí)的移位寄存器單元的復(fù)位信號(hào)端耦接。

根據(jù)第四個(gè)方面，本發(fā)明的實(shí)施例提供一種顯示裝置，包括上述的柵極驅(qū)動(dòng)電路。

根據(jù)本發(fā)明的實(shí)施例提供的移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路、顯示裝置，增加了驅(qū)動(dòng)電路的驅(qū)動(dòng)能力。

附圖說(shuō)明

為了更清楚地說(shuō)明本發(fā)明的實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例的附圖進(jìn)行簡(jiǎn)要說(shuō)明，應(yīng)當(dāng)知道，以下描述的附圖僅僅涉及本發(fā)明的一些實(shí)施例，而非對(duì)本發(fā)明的限制，其中：

圖1是本發(fā)明的實(shí)施例提供的移位寄存器單元的第一個(gè)示例性的框圖；

圖2是本發(fā)明的實(shí)施例提供的移位寄存器單元的第二個(gè)示例性的框圖；

圖3是本發(fā)明的實(shí)施例提供的移位寄存器單元的第三個(gè)示例性的框圖；

圖4是圖3所示的移位寄存器單元的示例性的電路圖；

圖5是本發(fā)明的實(shí)施例提供的移位寄存器單元的驅(qū)動(dòng)方法的示例性的流程圖；

圖6是圖5所示的驅(qū)動(dòng)方法對(duì)應(yīng)的示例性的操作時(shí)序圖；

圖7是本發(fā)明的實(shí)施例提供的柵極驅(qū)動(dòng)電路的示例性的框圖；

圖8是圖7所示的柵極驅(qū)動(dòng)電路的示例性的操作時(shí)序圖。

具體實(shí)施方式

為了使本發(fā)明的實(shí)施例的技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖，對(duì)本發(fā)明的實(shí)施例的技術(shù)方案進(jìn)行清楚、完整的描述。顯然，所描述的實(shí)施例是本發(fā)明的一部分實(shí)施例，而不是全部的實(shí)施例?；谒枋龅谋景l(fā)明的實(shí)施例，本領(lǐng)域技術(shù)人員在無(wú)需創(chuàng)造性勞動(dòng)的前提下所獲得的所有其他實(shí)施例，也都屬于本發(fā)明保護(hù)的范圍。

圖1是本發(fā)明的實(shí)施例提供的移位寄存器單元的第一個(gè)示例性的框圖。如圖1所示，移位寄存器單元，包括輸入模塊1、以及與輸入模塊1耦接的多個(gè)輸出模塊201、202……。輸入模塊1與輸入信號(hào)端IP耦接，并且被配置為在輸入信號(hào)端IP處的電壓的控制下，使得多個(gè)輸出模塊201、202……工作。輸出模塊201、202……的每一個(gè)與時(shí)鐘信號(hào)端CLK1、CLK2……中的相應(yīng)的一個(gè)、輸出信號(hào)端OP1、OP2……中的相應(yīng)的一個(gè)耦接，并且被配置為工作以將時(shí)鐘信號(hào)端CLK1、CLK2……中的相應(yīng)的一個(gè)耦接到輸出信號(hào)端OP1、OP2……中的相應(yīng)的一個(gè)，以在輸出信號(hào)端OP1、OP2……中的相應(yīng)的一個(gè)輸出驅(qū)動(dòng)信號(hào)。

本領(lǐng)域技術(shù)人員容易理解，參照附圖1所示結(jié)構(gòu)，容易將該移位寄存器單元的輸出模塊擴(kuò)展為所需要的數(shù)量，并相應(yīng)配置所需的時(shí)鐘信號(hào)端以及對(duì)應(yīng)的上拉和下拉。

在本發(fā)明的實(shí)施例中，上述移位寄存器單元的驅(qū)動(dòng)方法可以包括：向輸入信號(hào)端施加有效電壓，使得多個(gè)輸出模塊處于工作的狀態(tài)；向時(shí)鐘信號(hào)端施加有效電壓，使得輸出模塊輸出驅(qū)動(dòng)信號(hào)。

在本發(fā)明的實(shí)施例中，一個(gè)移位寄存器單元可以輸出多個(gè)驅(qū)動(dòng)信號(hào)。并且，多個(gè)驅(qū)動(dòng)信號(hào)可以是順序輸出，這樣，能夠用于相鄰的多行的像素的驅(qū)動(dòng)。

圖2是本發(fā)明的實(shí)施例提供的移位寄存器單元的第二個(gè)示例性的框圖。如圖2所示，該實(shí)施例提供的移位寄存器單元包括：輸入模塊1、第一輸出模塊201、第二輸出模塊202、復(fù)位模塊3、第一下拉模塊401、第二下拉模塊402、下拉控制模塊5。輸入模塊1與輸入信號(hào)端IP、第一電壓端V1、第一上拉點(diǎn)PU1以及第二上拉點(diǎn)PU2耦接，并且被配置為在輸入信號(hào)端IP處的電壓的控制下，將第一電壓端V1耦接到第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2。第一輸出模塊201與第一時(shí)鐘信號(hào)端CLK1、第一輸出信號(hào)端OP1耦接，并且被配置為在第一上拉點(diǎn)PU1處的電壓的控制下，將第一時(shí)鐘信號(hào)端CLK1耦接到第一輸出信號(hào)端OP1。第二輸出模塊202與第二時(shí)鐘信號(hào)端CLK2、第二輸出信號(hào)端OP2耦接，并且被配置為在第二上拉點(diǎn)PU2處的電壓的控制下，將第二時(shí)鐘信號(hào)端CLK2耦接到第二輸出信號(hào)端OP2。復(fù)位模塊3與復(fù)位信號(hào)端RST、第二電壓端V2、以及輸入模塊1耦接，并且被配置為在復(fù)位信號(hào)端RST處的電壓的控制下，將輸入模塊1耦接到第二電壓端V2。下拉控制模塊5與第三電壓端V3、第三時(shí)鐘信號(hào)端CLK3、第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2、以及下拉點(diǎn)PD耦接，并且被配置為在第三時(shí)鐘信號(hào)端CLK3、第一上拉點(diǎn)PU1、以及第二上拉點(diǎn)PU2處的電壓的控制下，選擇性地將下拉點(diǎn)PD耦接到第三電壓端V3和第三時(shí)鐘信號(hào)端CLK3中的一個(gè)。第一下拉模塊401與下拉點(diǎn)PD、第三電壓端V3、第一上拉點(diǎn)PU1、以及第一輸出信號(hào)端OP1耦接，并且被配置為在下拉點(diǎn)PD處的電壓的控制下，將第一上拉點(diǎn)PU1、第一輸出信號(hào)端OP1耦接到第三電壓端V3。第二下拉模塊402與下拉點(diǎn)PD、第三電壓端V3、第二上拉點(diǎn)PU2、以及第二輸出信號(hào)耦接，并且被配置為在下拉點(diǎn)PD處的電壓的控制下，將第二上拉點(diǎn)PU2、第二輸出信號(hào)端OP2耦接到第三電壓端V3。

根據(jù)本發(fā)明的實(shí)施例的移位寄存器單元，能夠輸出兩路驅(qū)動(dòng)信號(hào)，增加了驅(qū)動(dòng)電路的驅(qū)動(dòng)能力。此外，按照本領(lǐng)域技術(shù)人員的通常理解，耦接是指直接或者間接的電連接。

基于該實(shí)施例和附圖，本領(lǐng)域技術(shù)人員容易設(shè)計(jì)相應(yīng)的移位寄存器單元，使其能夠輸出多路的驅(qū)動(dòng)信號(hào)。

圖3是本發(fā)明的實(shí)施例提供的移位寄存器單元的第三個(gè)示例性的框圖。如圖3所示，移位寄存器單元還包括：上拉點(diǎn)隔離模塊6。上拉點(diǎn)隔離模塊6與輸入模塊1、第一上拉點(diǎn)PU1、以及第二上拉點(diǎn)PU2耦接，并且被配置為使得輸入模塊1至第一上拉點(diǎn)PU1、以及輸入模塊1至第二上拉點(diǎn)PU2為單向?qū)ā?/p>

根據(jù)本發(fā)明的實(shí)施例的移位寄存器單元，能夠?qū)⒌谝簧侠c(diǎn)PU1和第二上拉點(diǎn)PU2隔離，防止兩路輸出信號(hào)之間的相互影響，增強(qiáng)了防噪聲的能力。

此外，下拉控制模塊5還與第一輸出信號(hào)端OP1、以及第二輸出信號(hào)端OP2耦接，并且被配置為在第三時(shí)鐘信號(hào)端CLK3、第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2、第一輸出信號(hào)端OP1、以及第二輸出信號(hào)端OP2處的電壓的控制下，選擇性地將下拉點(diǎn)PD耦接到第三電壓端V3和第三時(shí)鐘信號(hào)端CLK3中的一個(gè)。

根據(jù)本發(fā)明的實(shí)施例的移位寄存器單元，能夠反饋第一輸出信號(hào)端OP1、第二輸出信號(hào)端OP2、第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2處的電壓來(lái)控制下拉點(diǎn)PD，并且，也可以通過(guò)改變下拉點(diǎn)PD處的電壓來(lái)控制第一輸出信號(hào)端OP1、第二輸出信號(hào)端OP2、第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2處的電壓，增強(qiáng)了防噪聲的能力，使得輸出更加平穩(wěn)。

圖4是圖3所示的移位寄存器單元的示例性的電路圖。如圖4所示，上拉點(diǎn)隔離模塊6包括：第一晶體管T1、以及第二晶體管T2。第一晶體管T1的控制極以及第一極與輸入模塊1耦接，第二極與第一上拉點(diǎn)PU1耦接。第二晶體管T2的控制極以及第一極與輸入模塊1耦接，第二極與第二上拉點(diǎn)PU2耦接。

在本發(fā)明的實(shí)施例中，第一晶體管T1、第二晶體管T2的連接方式形成了類似于二極管的單向?qū)ńY(jié)構(gòu)，起到了隔離的功能。晶體管的實(shí)現(xiàn)方式有利于制作集成電路，但是應(yīng)當(dāng)理解，這并不是對(duì)于本發(fā)明的限制，也可以采用其它的具有單向?qū)üδ艿脑蛘唠娐穪?lái)實(shí)現(xiàn)。

下拉控制模塊5包括：第三晶體管T3、第四晶體管T4、第五晶體管T5、第六晶體管T6以及第七晶體管T7。第三晶體管T3的控制極以及第一極與第三時(shí)鐘信號(hào)端CLK3耦接，第二極與下拉點(diǎn)PD耦接。第四晶體管T4的控制極與第一上拉點(diǎn)PU1耦接，第一極與下拉點(diǎn)PD耦接，第二極與第三電壓端V3耦接。第五晶體管T5的控制極與第一輸出信號(hào)端OP1耦接，第一極與下拉點(diǎn)PD耦接，第二極與第三電壓端V3耦接。第六晶體管T6的控制極與第二上拉點(diǎn)PU2耦接，第一極與下拉點(diǎn)PD耦接，第二極與第三電壓端V3耦接。第七晶體管T7的控制極與第二輸出信號(hào)端OP2耦接，第一極與下拉點(diǎn)PD耦接，第二極與第三電壓端V3耦接。

在本發(fā)明的實(shí)施例中，使用第四晶體管T4、第五晶體管T5、第六晶體管T6以及第七晶體管T7以反饋第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2、第一輸出信號(hào)端OP1、以及第二輸出信號(hào)端OP2處的電壓來(lái)控制下拉點(diǎn)PD處的電壓，增強(qiáng)了防噪聲的能力，使得輸出更加平穩(wěn)。

以下，作為一個(gè)示例，也對(duì)于其他的模塊的實(shí)現(xiàn)方式進(jìn)行說(shuō)明。

輸入模塊1包括第八晶體管T8。第八晶體管T8的控制極與輸入信號(hào)端IP耦接，第一極與第一電壓端V1耦接，第二極與第一上拉點(diǎn)PU1以及第二上拉點(diǎn)PU2耦接。

復(fù)位模塊3包括第九晶體管T9。第九晶體管T9的控制極與復(fù)位信號(hào)端RST耦接，第一極與輸入模塊1耦接，第二極與第二電壓端V2耦接。

第一輸出模塊201包括：第十晶體管T10、以及第一電容C1。第十晶體管T10的控制極與第一上拉點(diǎn)PU1耦接，第一極與第一時(shí)鐘信號(hào)端CLK1耦接，第二極與第一輸出信號(hào)端OP1耦接。第一電容C1耦接在第十晶體管T10的控制極以及第二極之間。

第二輸出模塊202包括：第十一晶體管T11、以及第二電容C2。第十一晶體管T11的控制極與第二上拉點(diǎn)PU2耦接，第一極與第二時(shí)鐘信號(hào)端CLK2耦接，第二極與第二輸出信號(hào)端OP2耦接。第二電容C2耦接在第十一晶體管T11的控制極以及第二極之間。

第一下拉模塊401包括：第十二晶體管T12、第十三晶體管T13、以及第三電容C3。第十二晶體管T12的控制極與下拉點(diǎn)PD連接，第一極與第一上拉點(diǎn)PU1連接，第二極與第三電壓端V3連接。第十三晶體管T13的控制極與下拉點(diǎn)PD連接，第一極與第一輸出信號(hào)端OP1連接，第二極與第三電壓端V3連接。第三電容C3耦接在下拉點(diǎn)PD與第三電壓端V3之間。

第二下拉模塊402包括：第十四晶體管T14、以及第十五晶體管T15。第十四晶體管T14的控制極與下拉點(diǎn)PD連接，第一極與第二上拉點(diǎn)PU2連接，第二極與第三電壓端V3連接。第十五晶體管T15的控制極與下拉點(diǎn)PD連接，第一極與第二輸出信號(hào)端OP2連接，第二極與第三電壓端V3連接。

圖5是本發(fā)明的實(shí)施例提供的移位寄存器單元的驅(qū)動(dòng)方法的示例性的流程圖。圖6是圖5所示的驅(qū)動(dòng)方法對(duì)應(yīng)的第一個(gè)示例性的操作時(shí)序圖。以下，結(jié)合圖4、圖5和圖6對(duì)于移位寄存器單元驅(qū)動(dòng)方法和操作時(shí)序進(jìn)行說(shuō)明，并且，以圖4中的晶體管均為N型晶體管，有效電壓為高電壓為例進(jìn)行說(shuō)明。其中，按照本領(lǐng)域技術(shù)人員的通常理解，有效電壓是指能夠使相關(guān)模塊工作的電壓，此處高電壓可以使得N型晶體管導(dǎo)通。應(yīng)當(dāng)理解，此處的“高電壓”僅用來(lái)表示電壓的功能，并不限制其幅值，例如，“高電壓”可以是3.3V、5V等。此外，如果是P型晶體管，則有效電壓是低電壓，“低電壓”可以是0V、-3.3V、-5V等。

如圖5所示，驅(qū)動(dòng)方法開(kāi)始于步驟S501，該步驟可以稱為信號(hào)輸入步驟。在步驟S501中，向輸入信號(hào)端IP施加有效電壓，向第一時(shí)鐘信號(hào)端CLK1、第二時(shí)鐘信號(hào)端CLK2、第三時(shí)鐘信號(hào)端CLK3、復(fù)位信號(hào)端RST施加無(wú)效電壓；輸入模塊1將第一電壓端V1耦接至第一上拉點(diǎn)PU1、以及第二上拉點(diǎn)PU2，使得第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2處的電壓有效。第一輸出模塊201將第一時(shí)鐘信號(hào)端CLK1耦接到第一輸出信號(hào)端OP1，第一輸出信號(hào)端OP1輸出無(wú)效電壓；第二輸出模塊202將第二時(shí)鐘信號(hào)端CLK2耦接到第二輸出信號(hào)端OP2，第二輸出信號(hào)端OP2輸出無(wú)效電壓。

如圖6所示，具體而言，輸入信號(hào)端IP處是高電壓，第一時(shí)鐘信號(hào)端CLK1、第二時(shí)鐘信號(hào)端CLK2、第三時(shí)鐘信號(hào)端CLK3、復(fù)位信號(hào)端RST處是低電壓。第八晶體管T8、第一晶體管T1、第二晶體管T2導(dǎo)通，使得第一電壓端V1與第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2耦接。第一電壓端V1處是高電壓，使得第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2處是高電壓。第十晶體管T10、第十一晶體管T11導(dǎo)通，使得第一輸出信號(hào)端OP1與第一時(shí)鐘信號(hào)端CLK1耦接，第二輸出信號(hào)端OP2與第二時(shí)鐘信號(hào)端CLK2耦接。第一時(shí)鐘信號(hào)端CLK1、第二時(shí)鐘信號(hào)端CLK2是低電壓，使得第一輸出信號(hào)端OP1與第二輸出信號(hào)端OP2處是低電壓。

應(yīng)當(dāng)理解，輸入模塊1、復(fù)位模塊3是對(duì)稱結(jié)構(gòu)。如果第一電壓端V1處保持為低電壓，在第二電壓端V2處保持高電壓，并且在步驟S401中，向復(fù)位信號(hào)端RST施加高電壓，使得第二電壓端V2與第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2耦接，也可以使得第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2處是高電壓。這樣的方式可以稱為反向掃描。即，本發(fā)明的移位寄存器單元的結(jié)構(gòu)可以實(shí)現(xiàn)正向、反向掃描。

然后，進(jìn)入步驟S502，該步驟可以稱為第一輸出信號(hào)輸出步驟。在步驟S502中，向第一時(shí)鐘信號(hào)端CLK1施加有效電壓，向輸入信號(hào)端IP、第二時(shí)鐘信號(hào)端CLK2、第三時(shí)鐘信號(hào)端CLK3、復(fù)位信號(hào)端RST施加無(wú)效電壓；第一上拉點(diǎn)PU1處、第二上拉點(diǎn)PU2處的電壓有效；第一輸出模塊201將第一時(shí)鐘信號(hào)端CLK1耦接到第一輸出信號(hào)端OP1，第一輸出信號(hào)端OP1輸出有效電壓；第二輸出模塊202將第二時(shí)鐘信號(hào)端CLK2耦接到第二輸出信號(hào)端OP2，第二輸出信號(hào)端OP2輸出無(wú)效電壓。

如圖6所示，具體而言，第一時(shí)鐘信號(hào)端CLK1處是高電壓，輸入信號(hào)端IP、第二時(shí)鐘信號(hào)端CLK2、第三時(shí)鐘信號(hào)端CLK3、復(fù)位信號(hào)端RST處是低電壓。第八晶體管T8、第一晶體管T1、第二晶體管T2截止，使得第一電壓端V1與第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2斷開(kāi)耦接。第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2處維持高電壓。第十晶體管T10、第十一晶體管T11維持導(dǎo)通，使得第一輸出信號(hào)端OP1與第一時(shí)鐘信號(hào)端CLK1耦接，第二輸出信號(hào)端OP2與第二時(shí)鐘信號(hào)端CLK2耦接。第一時(shí)鐘信號(hào)端CLK1處是高電壓，使得第一輸出信號(hào)端OP1處是高電壓。并且，第一輸出信號(hào)端OP1處的電壓升高后，由于第一電容C1的自舉作用，使得第一上拉點(diǎn)PU1處的電壓進(jìn)一步升高，這可以使得第十晶體管T10穩(wěn)定導(dǎo)通，保證輸出的平穩(wěn)性。第二時(shí)鐘信號(hào)端CLK2處是低電壓，使得第二輸出信號(hào)端OP2處是低電壓。

然后，進(jìn)入步驟S503，該步驟可以稱為第二輸出信號(hào)輸出步驟。在步驟S503中，向第二時(shí)鐘信號(hào)端CLK2施加有效電壓，向輸入信號(hào)端IP、第一時(shí)鐘信號(hào)端CLK1、第三時(shí)鐘信號(hào)端CLK3、復(fù)位信號(hào)端RST施加無(wú)效電壓；第一上拉點(diǎn)PU1處、第二上拉點(diǎn)PU2處的電壓有效；第一輸出模塊201將第一時(shí)鐘信號(hào)端CLK1耦接到第一輸出信號(hào)端OP1，第一輸出信號(hào)端OP1輸出無(wú)效電壓。第二輸出模塊202將第二時(shí)鐘信號(hào)端CLK2耦接到第二輸出信號(hào)端OP2，第二輸出信號(hào)端OP2輸出有效電壓。

如圖6所示，具體而言，第二時(shí)鐘信號(hào)端CLK2處是高電壓，輸入信號(hào)端IP、第一時(shí)鐘信號(hào)端CLK1、第三時(shí)鐘信號(hào)端CLK3、復(fù)位信號(hào)端RST處是低電壓。第八晶體管T8、第一晶體管T1、第二晶體管T2截止，使得第一電壓端V1與第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2斷開(kāi)耦接。第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2處維持高電壓。第十晶體管T10、第十一晶體管T11維持導(dǎo)通，使得第一輸出信號(hào)端OP1與第一時(shí)鐘信號(hào)端CLK1耦接，第二輸出信號(hào)端OP2與第二時(shí)鐘信號(hào)端CLK2耦接。第一時(shí)鐘信號(hào)端CLK1處是低電壓，使得第一輸出信號(hào)端OP1處是低電壓。第二時(shí)鐘信號(hào)端CLK2處是高電壓，使得第二輸出信號(hào)端OP2處是高電壓。并且，第二輸出信號(hào)端OP2處的電壓升高后，由于第二電容C2的自舉作用，使得第二上拉點(diǎn)PU2處的電壓進(jìn)一步升高，這可以使得第十一晶體管T11穩(wěn)定導(dǎo)通，保證輸出的平穩(wěn)性。

最后，進(jìn)入步驟S504，該步驟可以稱為復(fù)位步驟。在步驟S504中，向第三時(shí)鐘信號(hào)端CLK3、復(fù)位信號(hào)端RST施加有效電壓，向輸入信號(hào)端IP、第一時(shí)鐘信號(hào)端CLK1、第二時(shí)鐘信號(hào)端CLK2施加無(wú)效電壓；下拉點(diǎn)PD處的電壓有效；下拉模塊將第三電壓端V3耦接到第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2、第一輸出信號(hào)端OP1、以及第二輸出信號(hào)端OP2；第一輸出信號(hào)端OP1輸出無(wú)效電壓，第二輸出信號(hào)端OP2輸出無(wú)效電壓。

如圖6所示，具體而言，第三時(shí)鐘信號(hào)端CLK3處是高電壓，輸入信號(hào)端IP、第一時(shí)鐘信號(hào)端CLK1、第二時(shí)鐘信號(hào)端CLK2、復(fù)位信號(hào)端RST處是低電壓。第八晶體管T8、第一晶體管T1、第二晶體管T2截止，使得第一電壓端V1與第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2斷開(kāi)耦接。第三晶體管T3導(dǎo)通，使得第三時(shí)鐘端與下拉點(diǎn)PD耦接，下拉點(diǎn)PD處是高電壓。下拉點(diǎn)PD處的高電壓使得第十二晶體管T12、第十三晶體管T13、第十四晶體管T14、第十五晶體管T15導(dǎo)通，第三電壓端V3與第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2、第一輸出信號(hào)端OP1、第二輸出信號(hào)端OP2耦接。第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2、第一輸出信號(hào)端OP1、第二輸出信號(hào)端OP2處是低電壓，第十晶體管T10、第十一晶體管T11截止。第三電容C3對(duì)于下拉點(diǎn)PD的電壓進(jìn)行保持。

根據(jù)本發(fā)明的實(shí)施例，能夠輸出兩路驅(qū)動(dòng)信號(hào)，增加了驅(qū)動(dòng)電路的驅(qū)動(dòng)能力。能夠?qū)⒌谝簧侠c(diǎn)PU1和第二上拉點(diǎn)PU2隔離，防止兩路輸出信號(hào)之間的相互影響，增強(qiáng)了防噪聲的能力。能夠反饋第一輸出信號(hào)端OP1、第二輸出信號(hào)端OP2、第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2處的電壓來(lái)控制下拉點(diǎn)PD，并且，也可以通過(guò)改變下拉點(diǎn)PD處的電壓來(lái)控制第一輸出信號(hào)端OP1、第二輸出信號(hào)端OP2、第一上拉點(diǎn)PU1、第二上拉點(diǎn)PU2處的電壓，增強(qiáng)了防噪聲的能力，使得輸出更加平穩(wěn)。

圖7是本發(fā)明的實(shí)施例提供的柵極驅(qū)動(dòng)電路的示例性的框圖。如圖7所示，柵極驅(qū)動(dòng)電路包括多個(gè)級(jí)聯(lián)的上述的移位寄存器單元。圖7示出了前三級(jí)的移位寄存器單元，對(duì)之后的重復(fù)結(jié)構(gòu)進(jìn)行了省略。對(duì)于一級(jí)(例如，第二級(jí))移位寄存器單元，其第二輸出信號(hào)端OP2與下一級(jí)(第三級(jí))的移位寄存器單元的輸入信號(hào)端IP耦接。并且，該級(jí)的移位寄存器單元的第一輸出信號(hào)端OP1與上一級(jí)(第一級(jí))的移位寄存器單元的復(fù)位信號(hào)端RST耦接。

圖8是圖7所示的柵極驅(qū)動(dòng)電路的示例性的操作時(shí)序圖。第一級(jí)移位寄存器單元GOA1的輸入信號(hào)端IP被施加掃描開(kāi)始信號(hào)STV以開(kāi)始掃描，第一級(jí)移位寄存器單元GOA1依次輸出第一行像素的掃描信號(hào)G(1)、第二行像素的掃描信號(hào)G(2)。第二級(jí)移位寄存器單元GOA2依次輸出第三行像素的掃描信號(hào)G(3)、第四行像素的掃描信號(hào)G(4)。

為了使得各行像素的掃描信號(hào)能夠依次輸出，在圖7和圖8中，舉例示出了使用四個(gè)波形相同、相位依次相差90度、占空比是1：4的時(shí)鐘信號(hào)CLK1、CLK2、CLK3、CLK4的情況，應(yīng)當(dāng)理解，這并不是對(duì)于本發(fā)明的限制。

根據(jù)本發(fā)明的實(shí)施例提供的柵極驅(qū)動(dòng)電路，可以由一個(gè)移位寄存器單元輸出兩行像素的掃描信號(hào)，這可以節(jié)省電路資源，降低成本。

本發(fā)明的實(shí)施例，提供了顯示基板，包括上述的柵極驅(qū)動(dòng)電路。

本發(fā)明的實(shí)施例，提供了顯示裝置，包括上述的顯示基板。顯示裝置可以是手機(jī)、平板電腦、電視機(jī)、顯示器、筆記本電腦、數(shù)碼相框、導(dǎo)航儀等任何具有顯示功能的產(chǎn)品或部件。

根據(jù)本發(fā)明實(shí)施例的顯示基板、顯示裝置，可以節(jié)省電路資源，降低成本，降低噪聲，提高輸出的平穩(wěn)性。

可以理解的是，以上實(shí)施方式僅僅是為了說(shuō)明本發(fā)明的原理而采用的示例性實(shí)施方式，然而本發(fā)明并不局限于此。對(duì)于本領(lǐng)域內(nèi)的普通技術(shù)人員而言，在不脫離本發(fā)明的精神和實(shí)質(zhì)的情況下，可以做出各種變型和改進(jìn)，這些變型和改進(jìn)也視為落入本發(fā)明的保護(hù)范圍。