本實用新型涉及用于讀取非易失性存儲器器件的存儲器單元的電路以及非易失性存儲器器件，該非易失性存儲器器件例如為浮柵閃存式的。如將在以下更加詳細(xì)描述的，讀取電路和方法并不設(shè)想?yún)⒖茧娐吩蚪Y(jié)構(gòu)的使用以讀取存儲在存儲器單元中的數(shù)據(jù)。

背景技術(shù)：

以已知的方式，并且如在圖1中示意性圖示的，由1標(biāo)記的例如為閃存類型的非易失性存儲器器件通常包括由多個存儲器單元3制成的存儲器陣列2，該多個存儲器單元3成行(通常由字線WL定義)以及成列(通常由位線BL定義)而被布置。

每個存儲器單元3由例如通過閃存存儲器中的浮柵晶體管形成的儲存元件構(gòu)成，其中柵極端子被設(shè)計為耦接到相應(yīng)的字線WL，第一導(dǎo)電端子被設(shè)計為耦接到相應(yīng)的位線BL，并且第二導(dǎo)電端子被連接到參考電勢(例如接地GND)。特別地，相同字線WL的存儲器單元3的柵極端子被連接在一起。

讀取電路4(圖1中示意性地表示)使能基于在輸入處接收到的尋址信號(以已知方式生成并且通常由AS標(biāo)記)選擇存儲器單元3，特別是選擇每次被尋址所對應(yīng)的字線WL和位線BL，這使得在存儲的數(shù)據(jù)的讀取的操作期間，其偏壓處于適當(dāng)電壓和電流值。

讀取電路4特別提供了讀取路徑，其被設(shè)計為在每次被選擇時創(chuàng)建在存儲器陣列2的位線BL之間的導(dǎo)電路徑以及差分型的、被設(shè)計為將在尋址的(即激活的)存儲器單元3(其接收在相應(yīng)的柵極端子上的適當(dāng)偏壓)中流通的電流與參考電流進(jìn)行比較的感應(yīng)放大器級，以便于確定存儲的數(shù)據(jù)的值并且因此生成指示所存儲的數(shù)據(jù)的數(shù)字讀取信號。

已知類型的讀取電路4因而通常設(shè)想在圖2中示意性地圖示的由6標(biāo)記的感應(yīng)放大器級，其具有：第一差分輸入6a，耦接到存儲器單元3(到供應(yīng)的合適行偏壓電壓VWL其柵極端子)，從該第一差分輸入6a其接收單元讀取電流I_cell，其值是所存儲的數(shù)據(jù)的函數(shù)；第二差分輸入6b，耦接到參考電路元件8，其從該第二差分輸入6b接收參考電流I_ref；以及輸出6b，其供應(yīng)數(shù)字輸出信號S_out，其值是在單位讀取電流I_cell與參考電流I_ref之間的比較的函數(shù)，并且指示用于讀取相同的數(shù)據(jù)而被激活的存儲在存儲器單元3中的數(shù)據(jù)的值。

在已知的方案中，前述參考電路元件8例如可以是：與待被讀取并且具有受控的和事前已知(以用于供應(yīng)參考電流I_ref的已知值)的電氣特性的存儲器單元3結(jié)構(gòu)上相同的參考單元8a；或者是被設(shè)計為生成期望值的相同參考電流I_ref的參考電流生成器8b。

存儲在存儲器單元3中的數(shù)據(jù)的讀取操作因而設(shè)想單元讀取電流I_cell的檢測以及其與參考電流I_ref之間的比較，以便于經(jīng)由感應(yīng)放大器級6而生成數(shù)字輸出信號S_out。例如，在單元讀取電流I_cell比參考電流I_ref更高的情況下，數(shù)字輸出信號S_out可以具有高邏輯值“1”；但數(shù)字輸出信號S_out可以在相反的情況下具有低邏輯值“0”，在其中，單元讀取電流I_cell比參考電流I_ref更低。

技術(shù)實現(xiàn)要素：

本申請人已經(jīng)認(rèn)識到用于實施存儲在非易失性存儲設(shè)備的存儲器單元中的數(shù)據(jù)的讀取的已知類型的方案可能不與存儲器單元的尺寸減小(所謂的“按比例縮小”)以及電氣性能的同時增大(特別是，關(guān)于讀取速度的增加或接入時間和消耗的減小的可能性)的需求匹配，如由技術(shù)進(jìn)展所設(shè)想的。

本實用新型的目的是提供具有改進(jìn)的電氣性能和減小的面積占用的、用于讀取非易失性存儲器器件的存儲器單元的方案。

根據(jù)本公開的一個方面，提供了一種讀取電路，所述讀取電路用于讀取設(shè)置有存儲器陣列的非易失性存儲器器件的存儲器單元，所述存儲器陣列具有以字線和位線布置的存儲器單元，其中第一位線與待被讀取的所述存儲器單元關(guān)聯(lián)并且第二位線與所述第一位線不同，所述讀取電路包括：與所述第一位線關(guān)聯(lián)的第一電路分支以及與所述第二位線關(guān)聯(lián)的第二電路分支，所述第一電路分支和所述第二電路分支中的每一個電路分支具有耦接到第一分壓電容器的第一局部節(jié)點以及耦接到第二分壓電容器的全局節(jié)點；解碼器級，被配置為將所述局部節(jié)點耦接到所述位線并且將所述全局節(jié)點選擇性地耦接到所述局部節(jié)點；差分比較器級，具有能夠選擇性地耦接到所述第一電路分支以及第二電路分支的所述全局節(jié)點的第一輸入和第二輸入，以及供應(yīng)輸出信號的輸出，所述輸出的值指示存儲在所述存儲器單元中的數(shù)據(jù)；耦接級，能夠操作用于耦接所述第一電路分支和所述第二電路分支的所述全局節(jié)點；以及控制單元，在讀取操作期間控制所述解碼器級、所述耦接級以及所述差分比較器級以用于生成所述輸出信號。

在一個實施例中，所述控制單元被配置為控制：預(yù)充電的第一操作步驟，其中所述全局節(jié)點和所述局部節(jié)點被預(yù)充電到預(yù)充電電壓；均衡的第二操作步驟，其中所述耦接級耦接所述第一電路分支和所述第二電路分支的所述全局節(jié)點使得它們達(dá)到相同的初始電壓；以及讀取所存儲的數(shù)據(jù)的第三操作步驟，其中：所述第一電路分支的所述局部節(jié)點被耦接到所述第一位線并且耦接到被激活以用于讀取的所述存儲器單元，使得相應(yīng)的電壓值作為所存儲的數(shù)據(jù)的函數(shù)放電或不放電；隨后，所述局部節(jié)點被耦接到所述全局節(jié)點以用于生成在所述第一分壓電容器與所述第二分壓電容器之間的電荷分配，接著所述全局節(jié)點的所述電壓值作為所存儲的數(shù)據(jù)的函數(shù)變?yōu)楸人龀跏贾蹈呋蚋偷闹?；并且隨后，所述差分比較器級基于在第一比較電壓與第二比較電壓之間的比較而生成所述輸出信號，所述第一比較電壓是所述第一電路分支的所述全局節(jié)點的電壓的函數(shù)，所述第二比較電壓是所述第二電路分支的所述全局節(jié)點的電壓的函數(shù)。

在一個實施例中，所述控制單元被配置為確定時間間隔的持續(xù)時間，在其中所述第一電路分支的所述局部節(jié)點被耦接到所述第一位線并且耦接到被激活用于讀取的所述存儲器單元，使得所述第一電路分支的所述局部節(jié)點的電壓在所述耦接之后變?yōu)楸仍谒鎯Φ臄?shù)據(jù)是邏輯“1”的情況下的所述初始電壓更低的第一值并且變?yōu)楸仍谒鎯Φ臄?shù)據(jù)是邏輯“0”的情況下的所述初始電壓更高的第二值。

在一個實施例中，所述電路包括列解碼器級，具有：至少一個局部解碼晶體管，具有連接到所述局部節(jié)點的第一導(dǎo)電端子、連接到所述全局節(jié)點的第二導(dǎo)電端子、以及接收來自所述控制單元的局部解碼信號的控制端子；以及至少一個全局解碼晶體管，具有連接到所述全局節(jié)點的第一導(dǎo)電端子、連接到內(nèi)部節(jié)點的第二導(dǎo)電端子、以及接收來自所述控制單元的全局解碼信號的控制端子；所述第一電路分支的所述內(nèi)部節(jié)點能夠選擇性地耦接到所述差分比較器級的所述第一輸入，并且所述第二電路分支的所述內(nèi)部節(jié)點能夠選擇性地耦接到所述差分比較器級的所述第二輸入。

在一個實施例中，所述耦接級包括：第一耦接晶體管，被連接在所述第一電路分支的所述全局節(jié)點與所述第二電路分支的所述全局節(jié)點之間并且具有接收來自所述控制單元的均衡信號的控制端子。

在一個實施例中，所述耦接級進(jìn)一步包括：第二耦接晶體管，被連接在所述第一電路分支的所述內(nèi)部節(jié)點與所述第二電路分支的所述內(nèi)部節(jié)點之間并且具有接收所述均衡信號的控制端子。

在一個實施例中，所述第一位線和所述第二位線在所述存儲器陣列中相鄰，并且針對相應(yīng)的第一分壓電容器和第二分壓電容器具有電容的基本上等效的值。

在一個實施例中，所述第一分壓電容器和所述第二分壓電容器是與所述第一位線和所述第二位線關(guān)聯(lián)的寄生電容器。

在一個實施例中，所述第二分壓電容器的電容的值高于所述第一分壓電容器的電容的相應(yīng)值。

根據(jù)本公開的另一個方面，所述非易失性存儲器器件包括其中存儲器單元以字線和位線被布置的存儲器陣列，以及根據(jù)前述權(quán)利要求中任一項所述的讀取電路，所述讀取電路被耦接到所述存儲器陣列并被設(shè)計為實施存儲在所述存儲器陣列的所述存儲器單元中的所述數(shù)據(jù)的讀取的操作。

在一個實施例中，所述非易失性存儲器器件是具有浮柵存儲器單元的閃存類型的。

本公開的各個實施例帶來的技術(shù)效果在于，存儲器器件和讀取電路能夠在更小的面積內(nèi)實現(xiàn)更高效的讀取操作。

附圖說明

為了更好地理解本實用新型，其優(yōu)選的實施例現(xiàn)在僅通過非限制性的示例以及參照所附的附圖進(jìn)行描述，其中：

圖1示出了已知類型的非易失性存儲器器件的一般性框圖；

圖2示出了也是已知類型的圖1的非易失性存儲器器件中的讀取電路的一般性框圖；

圖3示出了根據(jù)本實用新型的一個實施例的用于讀取存儲單元的電路；

圖4、圖5、圖6a-6c和圖7a-7c示出了圖3的讀取電路，其中在給定的操作條件中在相應(yīng)的節(jié)點上指示的電壓值指的是存儲在存儲器單元中的數(shù)據(jù)的讀取的操作；以及

圖8、圖9a-9b示出了在圖3的讀取電路中的電氣量的繪圖。

具體實施方式

如將具體描述的，本方案的特定方面首先參照圖3設(shè)想了排除參考電路元件(無論這是參考存儲器單元、或是參考電流生成器、或是旨在提供用于生成參考電氣量或比較電氣量的任何其他的元件)。為此目的，本實用新型設(shè)想了執(zhí)行在與存儲器陣列2的兩個位線相關(guān)聯(lián)的電氣量之間的比較操作，特別是存儲器單元3屬于的、激活以用于讀取存儲的數(shù)據(jù)的位線BL，以及不同的位線BL'，例如在相同的存儲器陣列2中(物理或邏輯)相鄰的位線。

參照圖3，由20標(biāo)記的讀取電路的實施例現(xiàn)在被描述，其在非易失性存儲器器件中實施以兩個解碼水平(局部和全局)解碼的分層列(例如，具有浮柵存儲器單元的閃存類型的圖1的非易失性存儲器器件1)。

讀取電路20(其中僅示出用于描述本方案所需的元件)包括控制單元21(示意性表示的)，以及還有針對存儲器陣列2的每個位線的控制單元。在圖3中，如在隨后的附圖中的，僅參考存儲器陣列2的相鄰位線BL和BL'。

在下文中，為了說明簡單起見，將僅描述電路分支22，類似的考慮顯然也適用于在電路分支22'(如在另一方面從上述圖3的檢查是顯而易見的)。

具體而言，電路分支22包括：

至少一個局部解碼晶體管23(在示例中是NMOS型的)具有連接到與局部位線BL₁耦接的局部節(jié)點N₁的第一導(dǎo)電端子、連接到與全局位線BL_g(也被稱為“主位線”)耦接的節(jié)點N_g的第二導(dǎo)電端子、以及接收來自非易失性存儲器器件1的控制單元21的局部解碼信號VY0的控制端子，第一導(dǎo)電端子繼而被物理連接到位線BL并且連接到被激活以用于讀取(在此示意性地表示為單元讀取電流I_cell的發(fā)生器)的存儲器單元3，第二導(dǎo)電端子表示比局部位線BL₁更高分層的解碼的水平。

至少一個全局解碼晶體管25(在該示例為NMOS型)具有連接到全局節(jié)點N_g的第一導(dǎo)電端子、連接到內(nèi)部節(jié)點N_i的第二導(dǎo)電端子、以及接收來自控制單元21的全局解碼信號VYN的控制端子；

至少一個保護(hù)晶體管26(在該示例為NMOS型)具有連接到內(nèi)部節(jié)點N_i的第一導(dǎo)電端子、連接到比較節(jié)點N_c(在其上存在比較電壓V_c)的第二導(dǎo)電端子、以及接收偏壓信號V_b的控制端子；以及

使能晶體管28(在該示例為PMOS型)具有連接到比較節(jié)點N_c的第一導(dǎo)電端子、連接到供電端子(其接收供電電壓VDD以用于為存儲器器件1供電)的第二導(dǎo)電端子、以及接收使能信號EN的控制端子。

以將對本領(lǐng)域技術(shù)人員明顯的方式，用于選擇和偏壓局部位線BL₁的局部列解碼可以通過進(jìn)一步的局部解碼晶體管(在此未示出)而被實施，類似地，用于選擇和偏壓全局位線BL_g的全局列解碼可以通過進(jìn)一步的全局解碼晶體管(在此也未示出)而被實施，這取決于存儲器陣列2的尺寸以及解碼需求。

電路分支22'的局部解碼晶體管23'在控制端子上接收相應(yīng)的局部解碼信號(由VY1標(biāo)記)，但全局解碼晶體管25'接收全局解碼晶體管25的全局解碼信號VYN(通常，例如四個的多個局部位線實際上可以被選擇性地耦接到相同的全局位線，其隨后選擇且偏壓連接到這些局部位線的由存儲器單元3構(gòu)成的存儲器陣列2的“扇區(qū)”)。

電路分支22'的保護(hù)晶體管26'接收與保護(hù)晶體管26相同的偏壓信號V_b，但使能晶體管28'接收相應(yīng)的使能信號EN'。特別地，前述保護(hù)晶體管26、26'具有級聯(lián)功能；即，偏壓電壓V_b的值諸如為設(shè)定允許在內(nèi)部節(jié)點N_i、N_i'以下的電壓的最大值，防止在讀取期間的任何可能的應(yīng)力及損害。

而且，使能晶體管28、28'具有使能電路分支22、22'的節(jié)點的以及與對應(yīng)的位線BL、BL'關(guān)聯(lián)的寄生電容的預(yù)充電的功能。

特別地，在圖3中所示的是：

第一寄生電容30(由虛線表示)耦接在與局部位線BL₁相關(guān)聯(lián)的局部節(jié)點N₁與讀取電路20的接地參考GND之間；以及

第二寄生電容32(其也以虛線表示)耦接在與全局位線BL_g關(guān)聯(lián)的全局節(jié)點N_g與相同的接地參考GND之間。

通常，如將在另一方面對本領(lǐng)域技術(shù)人員明顯的是，第二寄生電容32的電容C_g(即與全局位線BL_g關(guān)聯(lián)的寄生電容)比第一寄生電容30的電容C₁(即與局部位線BL₁關(guān)聯(lián)的寄生電容)大得多(例如至少大一個量級)。

與電路分支22關(guān)聯(lián)的電容C₁和C_g的值還大致等于與電路分支22'關(guān)聯(lián)的對應(yīng)電容C₁'和C_g'的值。

順便，要指出的是與全局位線BL_g和局部位線BL₁關(guān)聯(lián)的電阻的比率通常相反，局部位線BL₁實際上比全局位線BL_g電阻更大。

電路分支22還包括進(jìn)一步的輸出電容34，其可以是寄生的或者在電路中物理存在于比較節(jié)點N_c與接地參考GND之間。

該輸出電容器34的電容C_o的值比與相同電路分支22的全局位線BL_g關(guān)聯(lián)的電容C_g小得多；而且，電路分支22的輸出電容器34的電容C_o的值與電路分支22'的輸出電容器34'的電容C_o'的值基本上相同。

讀取電路20還包括不同類型的感應(yīng)放大器級36，其具有相應(yīng)地連接到電路分支的比較節(jié)點N_c并且連接到電路分支22'的比較節(jié)點N_c'的第一輸入36a和第二輸入36b，這些比較節(jié)點隨后接收相應(yīng)的比較電壓V_c、V_c'和供應(yīng)數(shù)字輸出信號的輸出36c(再次由S_out標(biāo)記)，該數(shù)字輸出信號具有指示存儲在被激活以用于讀取的存儲器單元3中的數(shù)據(jù)的值的邏輯值“1”或“0”。

根據(jù)本方案的特定方面，讀取電路20還包括耦接級，由以下形成：

第一耦接晶體管40(在該示例中為NMOS型)，其被連接在電路分支22、22'的全局節(jié)點N_g和N_g'之間并且具有接收均衡信號EQ的控制端子；以及

第二耦接晶體管41(在該示例中也為NMOS型)，其被連接在電路分支22、22'的內(nèi)部節(jié)點N_i和N_i'之間并且具有接收相同的均衡信號EQ的相應(yīng)的控制端子。

如將在以下具體討論的，第一和第二耦接晶體管40、41具有在它們的端子上均衡節(jié)點(被稱為相鄰位線BL、BL'的電路分支22、22')的功能，這保證在給定的操作條件下對應(yīng)的電壓值基本上相等。

在讀取存儲在存儲器單元3中的數(shù)據(jù)期間，讀取電路20的操作的描述現(xiàn)在被呈現(xiàn)；通過生成及供應(yīng)適當(dāng)?shù)钠珘盒盘枺摬僮魍ǔＲ杂煽刂茊卧?1管理的彼此連續(xù)的三個不同的操作步驟被闡明：

第一操作步驟，用于準(zhǔn)備在節(jié)點處的電壓，特別是用于預(yù)充電電路分支22的寄生電容器30、32；

第二操作步驟，用于均衡在電路分支22和22'的節(jié)點處的電壓；以及

第三操作步驟，用于基于存儲在存儲器單元3中的數(shù)據(jù)的值使得在電路分支22、22'的全局節(jié)點N_g和N_g'上的電壓、以及因此的在比較節(jié)點N_c和N_c'上的比較電壓V_c、V_c'、以及用于生成指示存儲的數(shù)據(jù)的值的數(shù)字輸出信號S_out的相同電壓V_c、V_c'的比較失去平衡。

以更多細(xì)節(jié)并且參照圖4，第一操作步驟設(shè)想以下條件：

局部解碼信號VY0高(即，局部解碼晶體管23接通)；

局部解碼信號VY1低(局部解碼晶體管23'關(guān)斷；為此原因，局部解碼晶體管23'并未在圖4中表示)；

使能信號EN低(使能晶體管28接通)；

使能信號EN'高(使能晶體管28'接通)；

均衡信號EQ低(第一和第二耦接晶體管40、41關(guān)斷)；

全局解碼信號VYN接通(全局解碼晶體管25、25'接通)；以及

偏壓信號V_b高(保護(hù)晶體管26、26'接通)。

這些操作條件意味著電路分支22的局部和全局位線的寄生電容器30、32的電容被預(yù)充電，特別是在相同值V_dd-V_b(如在前述圖4中所示)。相反，相鄰的位線BL'處于接地，其中在電路分支22'的節(jié)點上有基本上零電壓值(特別地，在全局節(jié)點N_g'上以及因此在內(nèi)部節(jié)點N_i'上以及在比較節(jié)點N_c'上)。

在該步驟中，存儲器單元3仍然關(guān)斷或去激活(以未示出的方式，對應(yīng)的字線WL并未在由讀取操作所需的值處被尋址和/或偏壓)。

隨后，在第二操作步驟期間，見圖5，操作條件被修改為以下：

局部解碼信號VY0被切換至低值(局部解碼晶體管23關(guān)斷)。

使能信號EN被切換至高值(使能晶體管28關(guān)斷)；以及

均衡信號EQ被切換至高值(耦接晶體管40、41接通)。

耦接晶體管40、41的接通導(dǎo)致在相鄰的位線BL、BL'之間的均衡的以及在對應(yīng)的寄生電容器32、32'之間的電荷分配。

特別地，在全局節(jié)點N_g、N_g'上的電壓基本上達(dá)到相同值(V_dd-V_b)/2，即比在之前的預(yù)充電步驟期間假定的值更低的值(關(guān)于電路分支22)。

使能晶體管28、28'的關(guān)斷導(dǎo)致在比較節(jié)點N_c、N_c'上的電壓到達(dá)內(nèi)部節(jié)點N_i、N_i'的相同值，其繼而基本上等于在全局節(jié)點N_g、N_g'上的前述電壓。

而且，與待被讀取的存儲器單元3關(guān)聯(lián)的、在電路分支22的局部節(jié)點N1上的電壓保持在初始值V_dd-V_b(由于局部解碼晶體管23的關(guān)斷和相同局部節(jié)點N₁的浮動狀況)。

作為存儲的數(shù)據(jù)的函數(shù)，以單元讀取電流I_cell在存儲器單元3中流動的這種方式，與存儲器單元3關(guān)聯(lián)的字線WL在同一時間被控制單元21尋址并且適當(dāng)?shù)仄珘?以本身已知的方式)。特別地，行偏壓電壓VWL被供應(yīng)到存儲器單元的柵極端子。

第三操作步驟隨后跟隨，其中兩個不同的操作條件可以根據(jù)待被讀取的存儲在存儲器單元3中的數(shù)據(jù)是邏輯“1”還是邏輯“0”而升高。

如在圖6a中所示，均衡信號EQ再次走低，以用于關(guān)斷耦接晶體管40、41；字線WL已經(jīng)達(dá)到正確的偏壓值。

在數(shù)據(jù)是“1”的情況下，從存儲器單元3獲取的單元電流I_cell已經(jīng)放電局部節(jié)點N₁，帶來其電壓值相對于在之前的步驟中假定的值(即，V_dd-V_b)的降低，可能達(dá)到零值。

隨后(圖6b)，通過接通局部解碼晶體管23，其因而將局部節(jié)點N1連接至全局節(jié)點Ng，局部解碼信號VY0被再次切換至高值。

產(chǎn)生的在第一與第二寄生電容器30、32之間的電荷分配導(dǎo)致在全局節(jié)點N_g上的電壓值的相應(yīng)降低。

具體而言，假定關(guān)系C_g＝10·C_l保持并且單元電流I_cell在計算中是可忽略的。

在電容分配之后，存儲在寄生電容器30、32中的電荷的量之和保持恒定。

鏈接電荷的量、電容以及寄生電容器30、32的值的關(guān)系Q＝C·V在局部解碼晶體管23的接通步驟之前和之后被應(yīng)用。

特別地，存儲在第一寄生電容器30中的初始電荷的量(即，在前述第三步驟的開始處)是：

Q(C_l)1＝C_l·V(C_l)1

其中基于存儲器單元3已經(jīng)一起放電第一寄生電容器30的電容的假設(shè)，V(C_l)1被假定等于0。

存儲在第二寄生電容器32中的初始電荷的量取而代之由以下給出

Q(C_g)1＝C_g·V(C_g)1

其中基于已經(jīng)在以上討論的，V(C_g)1等于(V_dd-V_b)/2。

而且，存儲在第一寄生電容器30中的最終電荷的量(即，在由于局部解碼晶體管23的接通導(dǎo)致的電荷分配的過程之后)是

Q(C_l)2＝C_l·V(C_l)2

其中V(Cl)2是最終值V_f。

類似地，存儲在第二寄生電容器32中的最終電荷的量是

Q(C_g)2＝C_g·V(C_g)2

其中由于電荷分配的過程，V(C_g)2等于相同的最終值V_f。

基于上述假設(shè)C_g＝10·C_l，通過使初始電荷的量以及最終電荷的量的總和相等，我們獲得

Q(C_l)1+Q(C_g)1＝Q(C_l)2+Q(C_g)2

0+10C_l·(V_dd-V_b)/2＝C_l·V_f+10C_l·V_f

于是

V_f＝5/11·(V_dd-V_b)＝0.45·(V_dd-V_b)

該最終值V_f因此比等于(V_dd-V_b)/2的全局節(jié)點Ng的初始電壓更低。

應(yīng)當(dāng)注意的是，由于單元電流I_cell在真實情況中是不可忽視的，最終值V_f通常仍比指示的值更低。

如在圖6c中所示，在第三步驟的結(jié)束處，局部解碼信號VY0再次被切換至低值，因而關(guān)斷局部解碼晶體管23以用于“凍結(jié)”在局部和全局節(jié)點N₁、N_g上的電壓的值(存儲在對應(yīng)的第一和第二寄生電容器30、32中)。

在該點處，存在于感應(yīng)放大器級36的第一和第二差分輸入36a、36b上的是兩個不同的電壓值，其中電路分支22的比較電壓V_c(其基本上等于最終值V_f)比電路分支22'的比較電壓V_c'(其已保持在等于(V_dd-V_b)/2的初始值)更低。

數(shù)字輸出信號S_out在該情況下具有第一邏輯值(例如高)，指示在存儲器單元3中的邏輯“1”的讀取。

通常，在讀取期間被允許給存儲器單元3以對局部節(jié)點N₁放電(在單元處于“1”的情況下)的時間必須是充分的以用于提供電壓的顯著變化或類似的顯著的電荷變化，使得在相繼的電容分配中發(fā)生全局節(jié)點N_g的和比較節(jié)點N_c的電壓的顯著減小，并且可以由差分感應(yīng)放大器結(jié)構(gòu)檢測到的充分的電壓差因而存在。

現(xiàn)在跟隨有存儲在存儲器單元3中的數(shù)據(jù)時邏輯“0”的類似分析。

如在圖7a中所示(作為之前的圖6a，其指的是第三讀取步驟的開始)，因為數(shù)據(jù)是“0”，在該情況下不存在通過存儲器單元3的放電電流。因此，并未發(fā)生第一寄生電容器30的任何放電以及局部節(jié)點N₁的電壓值的任何減小，其因而保持在初始值(V_dd-V_b)。

如在圖7b中所示，局部解碼信號VY0隨后被切換到高值，如關(guān)于之前的情況所述。然而，在該情況下，局部節(jié)點N1的電壓值比實際上最初等于(V_dd-V_b)/2的全局節(jié)點Ng的電壓值更高。

產(chǎn)生的在第一與第二寄生電容器30、32之間的電荷分配因而導(dǎo)致在相同的全局節(jié)點Ng上的電壓值的增大。

具體而言，再次假設(shè)關(guān)系C_g＝10·C_l成立，存儲在第一寄生電容器30中的初始電荷的量(即，在前述第三步驟的開始處)由以下給出

Q(C_l)1＝C_l·V(C_l)1

其中V(C_l)1在該情況下等于V_dd-V_b。

存儲在第二寄生電容器32中的初始電荷的量由以下給出

Q(C_g)1＝C_g·V(C_g)1

其中V(C_g)1等于(V_dd-V_b)/2。

而且，存儲在第一寄生電容器30中的最終電荷的量(即，在由于局部解碼晶體管23的接通導(dǎo)致的電荷分配的過程之后)是

Q(C_l)2＝C_l·V(C_l)2

其中V(C_l)2是最終值V_f。

類似地，存儲在第二寄生電容器32中的最終電荷的量是

Q(C_g)2＝C_g·V(C_g)2

其中由于電荷分配的過程，V(C_g)2等于最終值V_f。

基于上述假設(shè)C_g＝10·C_l，通過使初始電荷的量以及最終電荷的量的總和相等，我們獲得

Q(C_l)1+Q(C_g)1＝Q(C_l)2+Q(C_g)2

Cl·(V_dd-V_b)+10Cl·(V_dd-V_b)/2＝C_l·V_f+10C_l·V_f

于是

V_f＝6/11·(V_dd-V_b)＝0.54·(V_dd-V_b)

該最終值V_f在該情況下因此比等于(V_dd-V_b)/2的全局節(jié)點N_g上的初始電壓更高。

如在圖7c中所示，在第三步驟的結(jié)束處，局部解碼信號VY0再次被切換至低值，因而關(guān)斷局部解碼晶體管23以用于“凍結(jié)”在局部和全局節(jié)點N₁、N_g上的電壓的值。

在該點處，存在于感應(yīng)放大器級36的第一和第二差分輸入36a、36b上的是兩個不同的電壓值，其中電路分支22的比較電壓V_c(其基本上等于最終值V_f)在該情況下比電路分支22'的比較電壓V_c'(其已保持在(V_dd-V_b)/2的初始值)更高。

數(shù)字輸出信號S_out在該情況下具有第二邏輯值(例如低)，指示在存儲器單元3中的邏輯“0”的讀取。

在之前具體描述的讀取操作期間，繪制了主控制信號的和在讀取電路20中的節(jié)點上的主電壓的演進(jìn)的一些繪圖的描述現(xiàn)在被呈現(xiàn)。

特別地，參照之前描述的操作步驟(被稱為“步驟1”、“步驟2”和“步驟3”)，圖8示出了以下的波形：相鄰的電路分支22、22'的局部解碼信號VY0、VYN；與被激活以用于讀取的存儲器單元3的字線WL關(guān)聯(lián)的行偏壓電壓VWL；使能信號EN；以及均衡信號EQ。

圖9a示出了在讀取具有值“1”的存儲的數(shù)據(jù)的情況下相鄰電路分支22、22'的比較電壓V_c、V_c'的繪圖。特別地，要指出的是，在圖9a的底部部分中圖示的放大的繪圖中在最后的操作步驟期間比較電壓V_c如何跌到比較電壓V_c'以下，在電荷分配之后，該電荷分配在通過存儲器單元3的電路分支22的局部節(jié)點N₁的放電之后。

類似地，圖9b示出了在讀取具有值“0”的存儲的數(shù)據(jù)的情況下相鄰電路分支22、22'的比較電壓V_c、V_c'的繪圖；特別地，在該情況中要指出的是，在將局部解碼信號VY0切換至高狀態(tài)之后，在該情況下局部節(jié)點N₁處于高于相同電路分支的全局節(jié)點Ng的電壓值，其中最終結(jié)果是在電荷分配之后比較電壓V_c高于比較電壓V_c'。

在圖示的實施例中，本方案因而設(shè)想了行解碼的分層配置的利用(設(shè)置有全局和局部解碼)，其固有地提供了兩個電容，在其上可能實施用于檢測存儲的數(shù)據(jù)的充電分配的機(jī)制。特別地，與局部和全局位線BL₁、BL_g關(guān)聯(lián)的寄生電容C₁和C_g被利用，其中與局部位線BL₁關(guān)聯(lián)的寄生電容C₁比與全局位線BL_g關(guān)聯(lián)的寄生電容C_g更低(例如，低一個量級)。

本方案設(shè)想了充電分配的前述機(jī)制的利用以在電路分支22中根據(jù)存儲在存儲器單元3中的數(shù)據(jù)是“1”還是“0”而導(dǎo)致與全局位線BL_g關(guān)聯(lián)的電容C_g(其確定由感應(yīng)放大器級26所見的比較電壓V_c)被局部位線BL₁的電容C₁充電或放電。

特別地，在“1”被讀取的情況下，局部位線BL₁的電容C₁放電，并且一旦連接到全局位線BL_g，全局位線BL_g也放電。取而代之地，在“0”被讀取的情況下，如果電容C₁所處的電壓值比電容C_g所處的電壓值更高，將會是電容C₁將電荷傳遞到全局位線BL_g的電容，導(dǎo)致電壓上升。

因此：考慮到全局位線Bl_g的電容Cg被發(fā)現(xiàn)在預(yù)充電步驟之后的初始電壓V_gi、在存儲的數(shù)據(jù)等于“0”(V_l0)的最差情況中局部位線B1的電壓的值、并且相同局部位線B1的電壓的值在存儲的數(shù)據(jù)等于“1”(V_l1)的最差情況下，本方案設(shè)想以下關(guān)系將保持

V_l1<V_gi<V_l0

以本身已知的方式，“0”和“1”邏輯值理想地表示，關(guān)于“0”的完全沒有電流，諸如以不移動存儲器單元的漏極節(jié)點，即開路；以及關(guān)于“1”的雙重條件，即短路諸如以將存儲器單元的漏極接地。最差的值是可能導(dǎo)致在兩個邏輯值之間融合的極端值，因而在“0”的單元卻吸收非零電流或者在“1”的單元吸收比預(yù)期更少的電流，并且通常具有取決于讀取電路的靈敏度的值。

特定地，在提出的方案中，在位線BL、BL'之間的均衡的操作有利地使能相鄰于與被激活用于讀取的存儲器單元3關(guān)聯(lián)的一個的位線BL'的利用，其因而具有與寄生電容基本上相同的值，作用在可能被認(rèn)為相等的兩個結(jié)構(gòu)上以用于固定前述初始電壓值V_gi。

在讀取操作期間，位線BL'的比較節(jié)點N_c'相對于初始預(yù)充電值而言并不實質(zhì)地修改其自身的電壓值，但由于電容分配，位線BL的比較節(jié)點N_c修改其自身的電壓值，其根據(jù)待被讀取的數(shù)據(jù)而變得更高或更低。

提出的解決方案的優(yōu)點由前文的描述得以澄清。

在任何情況下，再次強(qiáng)調(diào)的是本方案并不設(shè)想(用于讀取存儲的數(shù)據(jù))使用任何參考元件或結(jié)構(gòu)，特別是并不設(shè)想使用存儲器參考單元或從其導(dǎo)出的電流，或參考電流生成器。

因此，產(chǎn)生的存儲器器件1具有與傳統(tǒng)方案相比更小的維度和更低的電消耗。

讀取速度被進(jìn)一步增大。特定地，經(jīng)由描述的方案，例如可能的是在相同的步驟中讀取(即，在相同的讀取操作期間)存儲器陣列2的位線BL的整個一半(例如奇數(shù)的)，并且在相繼的步驟中讀取位線BL的另一半(在該示例中是所有的偶數(shù)的)。換言之，第一半的位線BL因而在一個步驟中是被讀取的并且在相繼的步驟中作為比較操作(即，作為位線BL'，根據(jù)已經(jīng)在以上描述的)以用于讀取另一半的位線。

被描述的方案并未進(jìn)一步設(shè)想對非易失性存儲器器件1的架構(gòu)的任何實質(zhì)修改，除了引入在相鄰的位線BL、BL'之間的耦接晶體管40、41以及由控制單元21適當(dāng)?shù)厣煽刂菩盘栆杂糜诓僮髯x取步驟的計時和管理。

最終，顯然的是，可以對本文已經(jīng)描述和示出的做出修改和變化，而不會因此脫離本實用新型如在所附的權(quán)利要求書中限定的范圍。

以此方式，要強(qiáng)調(diào)的是所述方案可被應(yīng)用至不同類型的非易失性存儲器器件(嵌入的或獨立類型的)，例如EPROM、EEPROM、或PCM(相變存儲器)，其具有單層或多層存儲器單元，其中電流的比較對于讀取所存儲的數(shù)據(jù)而言是需要的。

通常，針對該方案的應(yīng)用，在解碼列中的兩個不同節(jié)點的存在是充分的(即，之前被稱為局部節(jié)點N1和全局節(jié)點Ng的節(jié)點)，與其關(guān)聯(lián)的是電容的不同值，用于實施所述的電荷分配的策略。特定地，在耦接到這些節(jié)點的寄生電容中的一個或兩個寄生電容均不存在的情況下，有意提供的電荷分配電容器可以被插入(電連接到相同的節(jié)點)以便于實施所述的方案。

而且，不同的實施例可以設(shè)想在相鄰的位線BL、BL'之間的單個耦接晶體管的存在，例如之前所稱的耦接晶體管40(即使通常具有兩個耦接晶體管40、41的方案可提供適當(dāng)操作和所存儲的數(shù)據(jù)的正確讀取的更大保證)。