磁阻式隨機(jī)存取存儲器（mram）差分位單元及其使用方法
【專利摘要】本申請公開了一種MRAM位單元，包括連接至第一數(shù)據(jù)線的第一磁隧道結(jié)（MTJ）和連接至第二數(shù)據(jù)線的第二MTJ。MRAM位單元進(jìn)一步包括第一晶體管，其具有連接至第一MTJ的第一端子和連接至第二MTJ的第二端子。MRAM位單元進(jìn)一步包括第二晶體管，其具有連接至驅(qū)動線的第一端子和連接至第一MTJ的第二端子。MRAM位單元進(jìn)一步包括第三晶體管，其具有連接至驅(qū)動線的第一端子和連接至第二MTJ的第二端子。本申請還描述了一種使用MRAM位單元的方法。本申請還公開了一種磁阻式隨機(jī)存取存儲器（MRAM）差分位單元及其使用方法。
【專利說明】磁阻式隨機(jī)存取存儲器(MRAM)差分位單元及其使用方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，更具體地，涉及磁阻式隨機(jī)存取存儲器(MRAM)差分位單元及其使用方法。
【背景技術(shù)】
[0002]磁阻式隨機(jī)存取存儲器(MRAM)使用磁隧道結(jié)(MTJ)存儲數(shù)據(jù)。一個MTJ包括被介電層隔開的固定層和自由層。固定層和自由層的相對取向決定MTJ的電阻。如果固定層和自由層定以同一方向定向，則MTJ具有低電阻。如果固定層和自由層以相反的方向定向，則MTJ具有高電阻。由于固定層是固定的，所以由自由層來決定相對取向。通過使高電流流經(jīng)MTJ來設(shè)置自由層的方向。電流的方向決定自由層的方向。
[0003]在現(xiàn)有方法中，第一 MRAM位單元包括連接至位線和傳輸門晶體管的一個MTJ。傳輸門晶體管選擇性地將MTJ與源線連接。為了在第一 MRAM位單元上實施讀取操作，形成用于比較的基準(zhǔn)電壓。形成該基準(zhǔn)電壓包括將額外的電路和復(fù)雜度引入至存儲器陣列設(shè)計。
[0004]在現(xiàn)有方法中,第二MRAM位單元包括分別連接至位線和位線條(bit line bar)以及兩個傳輸門晶體管的兩個MTJ。兩個晶體管中的每一個都選擇性地將對應(yīng)的MTJ連接至源線。兩個傳輸門晶體管都足夠穩(wěn)健以處理對轉(zhuǎn)動每一 MTJ的自由層所必要的全部電流。傳輸門晶體管的尺寸是確定MRAM位單元的總尺寸的一個因素。

【發(fā)明內(nèi)容】

[0005]為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種磁阻式隨機(jī)存取存儲器(MRAM)位單元，包括:
[0006]第一磁隧道結(jié)(MTJ)，連接至第一數(shù)據(jù)線；
[0007]第二 MTJ，連接至第二數(shù)據(jù)線；
[0008]第一晶體管，具有連接至所述第一 MTJ的第一端子和連接至所述第二 MTJ的第二端子；
[0009]第二晶體管，具有連接至驅(qū)動線的第一端子和連接至所述第一 MTJ的第二端子；以及
[0010]第三晶體管，具有連接至所述驅(qū)動線的第一端子和連接至所述第二 MTJ的第二端子。
[0011]在可選實施例中，所述第一晶體管的柵極連接至所述第二晶體管的柵極、所述第三晶體管的柵極和控制線。
[0012]在可選實施例中，所述第二晶體管的第二端子連接至所述第一晶體管的第一端子。
[0013]在可選實施例中，所述第三晶體管的第二端子連接至所述第一晶體管的第二端子。
[0014]在可選實施例中，所述驅(qū)動線經(jīng)由通過所述第二晶體管的第一路徑和通過所述第三晶體管和所述第一晶體管的第二路徑選擇性地連接至所述第一 MTJ。
[0015]在可選實施例中，所述驅(qū)動線經(jīng)由通過所述第三晶體管的第一路徑和通過所述第二晶體管和所述第一晶體管的第二路徑選擇性地連接至所述第二 MTJ。
[0016]根據(jù)本發(fā)明的另一方面，還提供了一種磁阻式隨機(jī)存取存儲器(MRAM)位單元，包括:
[0017]第一磁隧道結(jié)(MTJ)，連接至第一數(shù)據(jù)線；
[0018]第二 MTJ，連接至第二數(shù)據(jù)線；以及
[0019]晶體管組件，被配置成選擇性地將所述第一 MTJ和所述第二 MTJ連接至驅(qū)動線，所述晶體管組件包括:
[0020]用于將所述第一 MTJ選擇性地連接至所述驅(qū)動線的第一電路徑；
[0021]用于將所述第一 MTJ選擇性地連接至所述驅(qū)動線的不同于所述第一電路徑的第二電路徑；
[0022]用于將所述第二 MTJ選擇性地連接至所述驅(qū)動線的第三電路徑；以及
[0023]用于將所述第二 MTJ選擇性地連接至所述驅(qū)動線的不同于所述第三電路徑的第四電路徑。
[0024]在可選實施例中，傳輸門組件包括:第一晶體管，具有連接至控制線的柵極；第二晶體管，具有連接至所述控制線的柵極；以及，第三晶體管，具有連接至所述控制線的柵極。
[0025]在可選實施例中，所述第一電路徑包括第一晶體管；所述第二電路徑包括第二晶體管和第三晶體管；所述第三電路徑包括所述第二晶體管；以及，所述第四電路徑包括所述第一晶體管和所述第三晶體管。
[0026]根據(jù)本發(fā)明的又一方面，還提供了一種使用磁阻式隨機(jī)存取存儲器(MRAM)位單元的方法，所述方法包括:
[0027]將第一磁隧道結(jié)(MTJ)設(shè)置為第一阻態(tài)；
[0028]將第二 MTJ設(shè)置為第二阻態(tài)；
[0029]提供第一信號至所述第一 MTJ ；
[0030]提供第二信號至所述第二 MTJ ；
[0031]使用晶體管組件將所述第一 MTJ和所述第二 MTJ選擇性地連接至驅(qū)動線；以及
[0032]執(zhí)行待命操作、讀取操作或?qū)懭氩僮髦械闹辽僖粋€。
[0033]在可選實施例中，執(zhí)行所述讀取操作，所述讀取操作包括:將所述第一信號和所述第二信號設(shè)置為預(yù)充電電壓；將所述驅(qū)動線設(shè)置為基準(zhǔn)電壓；以及，將所述第一 MTJ和所述第二 MTJ連接至所述驅(qū)動線。
[0034]在可選實施例中，將所述第一 MTJ和所述第二 MTJ連接至所述驅(qū)動線包括:使用被設(shè)置為電源電壓的控制線來激活所述晶體管組件。
[0035]在可選實施例中，所述方法進(jìn)一步包括:從所述待命操作轉(zhuǎn)變?yōu)樗鲎x取操作，其中所述轉(zhuǎn)變包括:使所述第一信號和所述第二信號保持在預(yù)充電電壓；使所述驅(qū)動線上的電壓降至基準(zhǔn)電壓；以及，使所述第一 MTJ和所述第二 MTJ連接至所述驅(qū)動線。
[0036]在可選實施例中，將所述第一 MTJ和所述第二 MTJ選擇性地連接至所述驅(qū)動線包括:使用控制線激活所述晶體管組件。
[0037]在可選實施例中，如果執(zhí)行所述待命操作，則將所述控制線設(shè)置為第一電壓電平；如果執(zhí)行所述讀取操作，則將所述控制線設(shè)置為大于所述第一電壓電平的第二電壓電平；以及，如果執(zhí)行所述寫入操作，則將所述控制線設(shè)置為大于或等于所述第二電壓電平的第三電壓電平。
[0038]在可選實施例中，執(zhí)行所述待命操作，所述待命操作包括:將所述第一信號、所述第二信號和所述驅(qū)動線設(shè)置為基準(zhǔn)電壓或者預(yù)充電電壓；以及，使所述第一 MTJ和所述第二 MTJ與所述驅(qū)動線斷開。
[0039]在可選實施例中，執(zhí)行所述寫入操作，所述寫入操作包括:在第一寫入周期期間使第一電流沿第一方向通過所述第一 MTJ;在第二寫入周期期間使第二電流沿與所述第一方向相反的第二方向通過所述第二 MTJ。
[0040]在可選實施例中，所述寫入操作進(jìn)一步包括:在所述第一寫入周期期間將所述源線設(shè)置為第一電壓電平；以及，在所述第二寫入周期期間將所述源線設(shè)置為不同于所述第一電壓電平的第二電壓電平。
[0041]在可選實施例中，所述寫入操作進(jìn)一步包括:在所述第一寫入周期和所述第二寫入周期期間維持所述第一信號的電壓電平；以及，在所述第一寫入周期和所述第二寫入周期期間維持所述第二信號的電壓電平。
[0042]在可選實施例中，將所述第一 MTJ選擇性地連接至所述驅(qū)動線包括:通過第一電路徑將所述第一 MTJ選擇性地連接至所述驅(qū)動線；以及通過不同于所述第一電路徑的第二電路徑將所述第一 MTJ選擇性地連接至所述驅(qū)動線；以及，將所述第二 MTJ選擇性地連接至所述驅(qū)動線包括:通過第三電路徑將所述第二 MTJ選擇性地連接至所述驅(qū)動線；以及通過不同于所述第三電路徑的第四電路徑將所述第二 MTJ選擇性地連接至所述驅(qū)動線。
[0043]在可選實施例中，所述方法還包括:對MRAM差分位單元的寫入操作在兩個寫入周期期間執(zhí)行，其中，從高阻態(tài)轉(zhuǎn)換到低阻態(tài)的所述第一 MTJ或所述第二 MTJ在所述第一寫入周期執(zhí)行寫入操作。
【專利附圖】

【附圖說明】
[0044]通過實例示出了一個或多個實施例，但并不限于此，在附圖部分的所有圖中，相同的參考數(shù)字編號表示相同的元件。根據(jù)工業(yè)中的標(biāo)準(zhǔn)實踐，各種部件沒有按比例繪制并且僅用于說明的目的。實際上，為了清楚地論述，附圖中各種部件的尺寸可以任意地增大或縮小。本發(fā)明的特征示出如下:
[0045]圖1是根據(jù)一個或多個實施例的磁阻式隨機(jī)存取存儲器(MRAM)位單元的電路圖；
[0046]圖2是根據(jù)一個或多個實施例的使用MRAM位單元的方法的流程圖；
[0047]圖3是根據(jù)一個或多個實施例的用于MRAM位單元的數(shù)個操作的在MRAM位單元各個位置的電壓值的表格；
[0048]圖4是根據(jù)一個或多個實施例的用于MRAM位單元的數(shù)個操作的在MRAM位單元各個位置的電壓值的表格；
[0049]圖5是根據(jù)一個或多個實施例的包括MRAM位單元的存儲電路的示意圖；
[0050]圖6是根據(jù)一個或多個實施例的MRAM位單元的電路圖。
【具體實施方式】[0051]本發(fā)明提供了許多不同的實施例或?qū)嵗詫嵤┍景l(fā)明的不同特征。以下描述了部件和布置的具體實例以簡化本發(fā)明。這些僅是實例而不用于限制。
[0052]圖1是根據(jù)一個或多個實施例的磁阻式隨機(jī)存取存儲器(MRAM)位單元100的電路圖。MRAM位單元100包括第一 MTJ102和第二 MTJ104。第一 MTJ102連接至位線BL和傳輸門組件(pass gate assembly)105。第二 MTJ連接至位線條BLB (bit line bar,反向位線)和傳輸門組件105。在一些實施例中，位線BL和位線條被稱為數(shù)據(jù)線，因為位線和位線條將數(shù)據(jù)載入MRAM位單元100和從MRAM位單元100載出數(shù)據(jù)。設(shè)置傳輸門組件105以使源線SL與第一 MTJ102和第二 MTJ104電連接和斷開。在一些實施例中，源線SL被稱為驅(qū)動線，因為源線提供與位線BL和位線條BLB的電位差以驅(qū)動電流流經(jīng)第一 MTJ102和第二MTJ104。傳輸門組件105包括第一傳輸門晶體管106，其具有通過節(jié)點A連接至第一 MTJ102的源極，通過節(jié)點B連接至第二 MTJ104的漏極，以及連接至字線WL的柵極。在一些實施例中，字線WL被稱為控制線，因為字線控制傳輸門組件105。傳輸門組件105進(jìn)一步包括第二傳輸門晶體管108，其具有源極，連接至源線SL ;漏極，通過節(jié)點A連接至第一 MTJ102和連接至第一傳輸門晶體管106的源極；以及柵極，連接至字線WL和第一傳輸門晶體管106的柵極。傳輸門組件105進(jìn)一步包括第三傳輸門晶體管110，其具有源極，連接至源線SL ；漏極，通過節(jié)點B連接至第二 MTJ104和連接至第一傳輸門晶體管106的漏極，以及柵極，連接至字線WL、第一傳輸門晶體管106和第二傳輸門晶體管108的柵極。第二傳輸門晶體管108的漏極連接至第一傳輸門晶體管106的源極。第三傳輸門晶體管110的漏極連接至第一傳輸門晶體管106的漏極。第二傳輸門晶體管108的源極和第三傳輸門晶體管110連接。MRAM位單元100還被稱為三晶體管二結(jié)型(3T2J)MRAM差分位單元，因為該位單元包括三個晶體管和兩個MTJ。在圖1的實施例中，傳輸門組件105連接至第一 MTJ102和第二 MTJ104的固定層。傳輸門組件105連接至第一 MTJ102和第二 MTJ104的固定層被稱為標(biāo)準(zhǔn)連接。在一些實施例中，傳輸門組件105連接至第一 MTJ102和第二 MTJ104的自由層。傳輸門組件105連接至第一 MTJ102和第二 MTJ104的自由層被稱為反向連接。
[0053]第一 MTJ102和第二 MTJ104被配置成用以存儲互補(bǔ)的數(shù)據(jù)?；贛TJ的電阻水平(resistance level)在MTJ中存儲數(shù)據(jù)。電阻水平能夠在低阻態(tài)(RL)和高阻態(tài)(RH)之間轉(zhuǎn)換。在低阻態(tài)時，MTJ的固定層和自由層以同一方向定向。在高阻態(tài)時，固定層和自由層以相反的方向定向。在圖1所描述的實施例中，第一 MTJ102處于高阻態(tài)，如在第一 MTJ中用相反指向的箭頭所表示；而第二 MTJ104處于低阻態(tài)，如在第二 MTJ中用相同指向的箭頭所表示。為簡要起見，本文沒有詳細(xì)論述MTJ的結(jié)構(gòu)。于2010年7月I日提交的申請?zhí)枮?2/828，593的美國專利申請中對MTJ的結(jié)構(gòu)進(jìn)行了更加詳細(xì)的描述，其全部內(nèi)容結(jié)合于此作為參考。
[0054]傳輸門組件105被配置成根據(jù)字線WL的邏輯狀態(tài)選擇性地使第一 MTJ102和第二MTJ104中的每一個與源線SL電連接和斷開。如果激活MRAM位單元100，則字線WL處在邏輯高態(tài)并且傳輸門105將源線SL電連接至第一 MTJ102和第二 MTJ104。
[0055]傳輸門組件105包括三個傳輸門晶體管106、108和110,它們中的每一個都具有連接至字線WL的柵極。傳輸門晶體管106、108和110是η型金屬氧化物半導(dǎo)體(NMOS)晶體管。在一些實施例中，傳輸門晶體管106、108和110是不同類型的開關(guān)元件，諸如P型金屬氧化物半導(dǎo)體(PM0S)、雙極結(jié)型晶體管(BJT)、晶閘管或者其他合適的開關(guān)元件。[0056]傳輸門晶體管106、108和110足夠穩(wěn)健以傳導(dǎo)能夠改變第一 MTJ102和第二MTJ104的阻態(tài)的電流。傳輸門晶體管106、108和110中的每一個都具有基本相同的尺寸。在一些實施例中，傳輸門晶體管106、108和110中的至少一個的尺寸與傳輸門晶體管106、108和110中的至少另一個的尺寸不相同。
[0057]基于字線WL來激活傳輸門組件105。傳輸門晶體管106、108和110都包括電連接至字線WL的柵極。如果激活字線WL，則激活傳輸門晶體管106、108和110中的每一個。激活的傳輸門組件105提供了從源線SL至第一 MTJ102和第二 MTJ104中的每一個的兩條電路徑。從源線SL至第一 MTJ102的第一電路徑通過第二傳輸門晶體管108提供。從源線SL至第一 MTJ102的第二電路徑通過第三傳輸門晶體管110和第一傳輸門晶體管106提供。從源線SL至第二 MTJ104的第一電路徑通過第三傳輸門晶體管110提供。從源線SL至第二 MTJ104的第二電路徑通過第二傳輸門晶體管108和第一傳輸門晶體管106提供。
[0058]通過提供到第一 MTJ102和第二 MTJ104的每一個的兩條電路徑，相對于僅具有到第一 MTJ和第二 MTJ的一條電路徑的其他MRAM位單元設(shè)計來說，縮小了傳輸門晶體管106、108和110的尺寸。尺寸的縮小是在一個以上的晶體管之間共享寫入電流的結(jié)果，共享該寫入電流足以改變第一 MTJ102和第二 MTJ104的阻態(tài)。傳輸門組件105中的每一個晶體管都不單獨處理全部的寫入電流。流經(jīng)每一個傳輸門晶體管106、108和110的減小的電流允許傳輸門組件105和總的MRAM位單元100的尺寸縮小。在一些實施例中，每一個傳輸門晶體管106、108和110的尺寸大約是能夠處理寫入電流的單個晶體管的尺寸的一半。盡管傳輸門組件105包括三個晶體管而不是其他的位單元設(shè)計中的兩個晶體管，但是由于縮小了傳輸門組件的尺寸，所以傳輸門組件105的尺寸減小了 25%。
[0059]圖6是根據(jù)一個或多個實施例MRAM位單元600的電路圖。MRAM位單元600類似于MRAM位單元100。用于MRAM位單元600的參考序號與用于MRAM位單元100的參考序號增加500后的序號相同，例如傳輸門組件605類似于傳輸門組件105。在反向連接中，MRAM位單元600的傳輸門組件605連接至第一 MTJ602和第二 MTJ604的自由層。
[0060]圖2是操作MRAM位單元100的方法200的流程圖。方法200開始于操作202，將第一 MTJ設(shè)置為第一阻態(tài)。在MRAM位單元100中，將第一 MTJ設(shè)置為高阻態(tài)。方法200繼續(xù)操作204，將第二 MTJ設(shè)置為第二阻態(tài)。在MRAM位單元100中，將第二 MTJ104設(shè)置為低阻態(tài)。在一些實施例中，第一阻態(tài)和第二阻態(tài)相同。例如，在一些實施例中，在制造工藝期間將所有的MTJ都設(shè)置為初始阻態(tài)。在另一實例中，在雙相寫入工藝中，兩個MTJ在兩個寫入工藝之間都具有相同的阻態(tài)。
[0061]方法200繼續(xù)操作206，提供第一信號至第一 MTJ。在MRAM位單元100中，位線BL提供第一信號至第一 MTJ102。在一些實施例中，第一信號等于基準(zhǔn)電壓例如VSS。在一些實施例中，第一信號等于電源電壓例如VDD。在一些實施例中，第一信號等于介于基準(zhǔn)電壓和電源電壓之間的預(yù)充電電壓。在一些實施例中，第一信號具有不同的電壓值。
[0062]方法200繼續(xù)操作208，提供第二信號至第二 MTJ。在MRAM位單元100中，位線條BLB提供第二信號至第二 MTJ104。在一些實施例中，第二信號等于基準(zhǔn)電壓例如VSS。在一些實施例中，第二信號等于電源電壓例如VDD。在一些實施例中，第二信號等于介于基準(zhǔn)電壓和電源電壓之間的預(yù)充電電壓。在一些實施例中，第二信號具有不同的電壓值。
[0063]方法200繼續(xù)操作210，使用傳輸門組件將第一 MTJ和第二 MTJ選擇性地連接至源線。在MRAM位單元100中，通過傳輸門組件105將第一 MTJ102和第二 MTJ104選擇性地連接至源線SL。基于字線WL來激活傳輸門組件105，因此如果字線WL被激活，則第一 MTJ102和第二 MTJ104被電連接至源線SL。
[0064]方法200繼續(xù)操作212,實施待命操作(stand-by operation)、讀取操作或?qū)懭氩僮髦械闹辽僖粋€。以下依次論述這些操作的每一個的細(xì)節(jié)。圖3是對于一些實施例用于MRAM位單元的數(shù)個操作的在MRAM位單元100中各點的電壓值的表格。圖4是對于一些實施例用于MRAM位單元的數(shù)個操作的在MRAM位單元100中各點的電壓值的表格。圖3和圖4的表格中示出了在字線WL、位線BL、節(jié)點A、節(jié)點B、位線條BLB和源線SL的電壓值的實例。這些操作包括待命操作、讀取操作和寫入操作，其中寫入操作將低阻態(tài)寫入到MTJ102、將高阻態(tài)寫入到MTJ104、將高阻態(tài)寫入到第一 MTJ102和將低阻態(tài)寫入到第二 MTJ104。OV的電壓值被視為基準(zhǔn)電壓VSS。IV的電壓值被視為電源電壓VDD。在一些實施例中，基準(zhǔn)電壓和電源電壓具有不同的值。基于MRAM位單元100的設(shè)計來選擇用于基準(zhǔn)電壓和電源電壓的值。
[0065]待命操作
[0066]當(dāng)MRAM位單元存儲數(shù)據(jù)但不接收新數(shù)據(jù)或者輸出存儲的數(shù)據(jù)時，發(fā)生待命操作。在一些實施例中，在待命操作期間使MRAM位單元100與電源斷開。在一些實施例中，MRAM位單元100保持連接至電源，位線BL、位線條BLB和源線SL保持在預(yù)充電電壓電平。在待命操作期間，字線WL處于基準(zhǔn)電壓，因此傳輸門組件105是不活躍的(未被激活)，并且源線SL與第一 MTJ102和第二 MTJ104電斷開。此外，第一 MTJ102和第二 MTJ104相互之間電斷開。在一些實施例中，如圖3所示，位線BL、位線條BLB、源線SL、節(jié)點A和節(jié)點B都處于基準(zhǔn)電壓。在一些實施例中，如圖4所示，位線BL、位線條BLB、源線SL、節(jié)點A和節(jié)點B處在介于基準(zhǔn)電壓和電源電壓之間的預(yù)充電電壓電平。在一些實施例中，預(yù)充電電壓電平等于
0.2V。在一些實施例中，預(yù)充電電壓電平大于或者小于0.2V。在圖3和圖4中，位線BL、位線條BLB和源線SL的電壓值相同，因此，不存在電位差以驅(qū)動電流流經(jīng)第一 MTJ102和第二MTJ104。
[0067]在待命操作期間，傳輸門晶體管106、108和110的減小的尺寸提供了減少泄露的額外益處。存儲在第一 MTJ102或第二 MTJ104中的電荷可能通過第二傳輸門晶體管108或第三傳輸門晶體管110泄漏至源線SL，甚至在第二傳輸門晶體管和第三傳輸門晶體管處于不活躍狀態(tài)的情況下。然而，因為較小的電流能夠穿過傳輸門晶體管108和110的較小的溝道，所以與其他的MRAM位單元設(shè)計相比，第二傳輸門晶體管108和第三傳輸門晶體管110的減小的尺寸降低了潛在的泄漏量。與其他的MRAM位單元設(shè)計相比，電流泄露的降低有助于保護(hù)多個電源并且維持從MRAM位單元100讀取數(shù)據(jù)或?qū)懭霐?shù)據(jù)到MRAM位單元100的更高的準(zhǔn)確性。
[0068]讀取操作
[0069]當(dāng)存儲在MRAM位單元100中的數(shù)據(jù)被檢測到并且被傳輸至外部電路時，發(fā)生讀取操作。在讀取操作中，字線WL處于電源電壓以激活傳輸門組件105從而使第一 MTJ102和第二 MTJ104電連接至源線SL。在圖3的實施例中，位線BL和位線條BLB處在預(yù)充電電壓值，而源線SL保持在基準(zhǔn)電壓。位線BL和源線SL之間的電壓差使得電流從字線流至源線并且使節(jié)點A處的電壓降至預(yù)充電電壓以下的值。同樣，位線條BLB和源線SL之間的電壓差使得電流從位線條流至源線并且使節(jié)點B處的電壓降至預(yù)充電電壓以下的值。第一 MTJ102和第二 MTJ104的電阻決定相應(yīng)的電流中的每一個的量級。感測放大器(圖5)測量位線BL和位線條BLB之間的電流差。以這種方式，感測放大器確定MRAM位單元100存儲“I”還是“O”。
[0070]在圖4的實施例中，位線BL和位線條BLB保持在預(yù)充電電壓值，而源線SL處在基準(zhǔn)電壓。通過維持位線BL和位線條BLB處的常量電壓值，避免或者降低了因電壓值的改變所產(chǎn)生的從BL至節(jié)點A和從BLB至節(jié)點B的寄生電流對存儲器陣列(包含MRAM位單元100)中屬于同一列的非選擇單元的影響，因為節(jié)點A和節(jié)點B的電壓基本上等于位線BL和位線條BLB的電壓。減小的寄生電流使讀取干擾以及對非選擇單元中MTJ的阻態(tài)的無意轉(zhuǎn)換的可能性降到最低。此外，由于源線SL從預(yù)充電電壓值降至基準(zhǔn)電壓所必需的時間小于位線BL和位線條BLB從基準(zhǔn)電壓預(yù)充至預(yù)充電電壓的時間(這是由于源線SL較低的總電容導(dǎo)致的)，所以讀取操作更快速。較少的時間使得位線BL和位線條BLB上的電流差更快地產(chǎn)生并且被感測放大器更早地檢測到。
[0071]與包括單個MTJ的其他MRAM位單元設(shè)計相比，MRAM位單元100省略了用于與位線BL上產(chǎn)生的電流比較的基準(zhǔn)電流的產(chǎn)生。因為沒有電路需要用于產(chǎn)生基準(zhǔn)電流，因此與其他的MRAM位單元設(shè)計相比，外部電路的量減少了。此外，由于基準(zhǔn)電流中的錯誤可能導(dǎo)致不正確的讀取操作，所以消除了潛在的錯誤來源。
[0072]與單端的MRAM位單元設(shè)計相比，MRAM位單元100作為差分單元的額外優(yōu)點是能夠形成較大量級的電流差。用于MRAM位單元100的電流差的量級比用于單端的MRAM位單元設(shè)計的量級大兩倍。較大量級的電流差減小了感測放大器的尺寸并且縮短了執(zhí)行讀取操作的時間。
[0073]寫入操作
[0074]當(dāng)新數(shù)據(jù)被傳輸至用于存儲的MRAM位單元100時，發(fā)生寫入操作。在圖3和圖4的實施例中寫入操作是類似的。寫入操作發(fā)生在兩個部分。在一些實施例中，在用于MRAM位單元100的兩個不同的時鐘周期期間發(fā)生寫入操作。在第一寫入操作中，將第一 MTJ102設(shè)置為第一阻態(tài)。在第二寫入操作中，將第二 MTJ104設(shè)置為互補(bǔ)的第二阻態(tài)。
[0075]在寫入操作期間，將字線WL設(shè)置為兩倍的電源電壓。字線WL設(shè)置為兩倍的電源電壓以便使流經(jīng)傳輸門晶體管106、108和110的電流比字線WL設(shè)置為電源電壓時的電流高。傳導(dǎo)更高的電流的能力使得寫入操作更快。
[0076]為了在MRAM位單元100中寫入邏輯“0”，在第一寫入周期期間將第一MTJ102設(shè)置為低阻態(tài)(RL)，然后在第二寫入周期期間將第二 MTJ104設(shè)置為高阻態(tài)(RH)。為了在MRAM位單元100中寫入邏輯“1”，在第一寫入周期期間將第一 MTJ102設(shè)置為高阻態(tài)(RH)，然后在第二寫入周期期間將第二MTJ104設(shè)置為低阻態(tài)(RL)。在一些實施例中，用于第一MTJ102和第二 MTJ104的邏輯值和電阻值之間的關(guān)系是相反的。
[0077]在邏輯“O”寫入MRAM位單元100期間，將位線BL設(shè)置為電源電壓并且將位線條BLB設(shè)置為基準(zhǔn)電壓。位線BL和位線條BLB的電壓值在第一寫入周期和第二寫入周期之間不會改變。
[0078]為將第一 MTJ102設(shè)置為低阻態(tài)，將源線SL設(shè)置為基準(zhǔn)電壓。處于基準(zhǔn)電壓的源線SL產(chǎn)生了從位線BL穿過第一 MTJ102至源線SL的方向的電流。源線SL經(jīng)由通過第二傳輸門晶體管108的第一電路徑和經(jīng)由通過第三傳輸門晶體管110和第一傳輸門晶體管106的第二電路徑連接至第一 MTJ102。電流的方向設(shè)置與第一 MTJ104的固定層的方向相同的第一 MTJ102的自由層的方向。處于基準(zhǔn)電壓的源線SL在從位線條BLB至源線SL沒有產(chǎn)生電位差，因此第二 MTJ104的阻態(tài)保持不變。更準(zhǔn)確地說，流經(jīng)第二電路徑的電流在節(jié)點B產(chǎn)生了電壓。然而，考慮到MTJ的電阻顯著大于第二電路徑的總電阻，節(jié)點B處的電壓接近于基準(zhǔn)電壓，參見圖3和圖4的實施例。節(jié)點B處的電壓并不足以改變第二 MTJ104的阻態(tài)。
[0079]為將第二 MTJ104設(shè)置為高阻態(tài)，將源線SL設(shè)置為電源電壓。處于電源電壓的源線SL產(chǎn)生了從源線SL穿過第二 MTJ104至位線BL的方向的電流。源線SL經(jīng)由通過第三傳輸門晶體管110的第一電路徑和經(jīng)由通過第二傳輸門晶體管108和第一傳輸門晶體管106的第二電路徑連接至第二 MTJ104。因為穿過第三傳輸門晶體管110的電壓降小于穿過第一傳輸門晶體管106和第二傳輸門晶體管108的總電壓降，所以節(jié)點B處的電壓大于節(jié)點A處的電壓。電流的方向設(shè)置與第二 MTJ104的固定層的方向相反的第二 MTJ104的自由層的方向。處在電源電壓的源線SL在從位線BL至源線SL沒有產(chǎn)生電位差，因此第一 MTJ102的阻態(tài)保持不變。在這兩個寫入步驟之后，在MRAM位單元100中存儲邏輯“O”。
[0080]在邏輯“I”寫入MRAM位單元100期間，將位線BL設(shè)置為基準(zhǔn)電壓并且將位線條BLB設(shè)置為源電壓。位線BL和位線條BLB的電壓值在第一寫入周期和第二寫入周期之間不會改變。
[0081]獨立于寫入的數(shù)據(jù)，源線SL可以在設(shè)置第一MTJ102的阻態(tài)時保持在基準(zhǔn)電壓；在設(shè)置第二 MTJ104的阻態(tài)時保持在電源電壓。
[0082]為將第二 MTJ104設(shè)置為低阻態(tài)，將源線SL設(shè)置為基準(zhǔn)電壓。處于基準(zhǔn)電壓的源線SL產(chǎn)生了在從位線BL穿過第二 MTJ104至源線SL的方向的電流。源線經(jīng)由通過第三傳輸門晶體管110的第一電路徑和經(jīng)由通過第二傳輸門晶體管108和第一傳輸門晶體管106的第二電路徑連接至第二 MTJ104。電流的方向設(shè)置為第二 MTJ104的自由層的方向，其與第二 MTJ的固定層的方向相同。處于基準(zhǔn)電壓的源線SL在從位線BL至源線SL沒有產(chǎn)生電位差，因此第一 MTJ102的阻態(tài)保持不變。流經(jīng)第二電路徑的電流在節(jié)點A處產(chǎn)生了電壓。然而，考慮到MTJ的電阻顯著大于第二電路徑的總電阻，節(jié)點A處的電壓接近基準(zhǔn)電壓，參見圖3和圖4的實施例。
[0083]為使第一 MTJ102設(shè)置為高阻態(tài)，將源線SL設(shè)置為電源電壓。處于電源電壓的源線SL產(chǎn)生了在從源線SL穿過第一 MTJ102至位線BL的方向的電流。源線SL經(jīng)由通過第二傳輸門晶體管108的第一電路徑和經(jīng)由通過第三傳輸門晶體管110和第一傳輸門晶體管106的第二電路徑連接至第一 MTJ102。因為穿過第一傳輸門晶體管106的電壓降小于穿過第二傳輸門晶體管108和第三傳輸門晶體管110的總電壓低，所以節(jié)點A處的電壓大于節(jié)點B處的電壓。電流的方向設(shè)置與第一 MTJ的固定層的方向相反的第一 MTJ102的自由層的方向。處于電源電壓的源線SL在從位線條BLB至源線SL沒有產(chǎn)生電位差，因此第二MTJ104的阻態(tài)保持不變。
[0084]在這兩個寫入步驟之后，邏輯“I”存儲在MRAM位單元100中。以上所描述的并且在圖3和圖4中示出的電壓值用于示例說明的目的，用于待命、讀取和寫入操作的不同的電壓值都包括在本發(fā)明的范圍內(nèi)。[0085]MRAM 框圖
[0086]圖5是包括MRAM位單元100的存儲電路500的示意圖。存儲電路500包括以行和列布置的MRAN位單元100的陣列。存儲電路500還包括多根位線BL、位線條BLB、源線SL和字線WL，為簡要起見，圖中只標(biāo)示出一根位線BL、位線條BLB、源線SL和字線WL。每一MRAM位單元100連接至一根位線BL、一根位線條BLB、一根源線SL和一根字線WL。同一列中的MRAM位單元100共享共同的位線BL、位線條BLB和源線SL。同一行中的MRAM位單元100共享共同的字線WL。
[0087]存儲電路500包括被配置成從與存儲電路500相關(guān)的外部電路接收各種信號的控制塊502。控制塊502連接至讀取/寫入驅(qū)動器504a和端部讀取/寫入驅(qū)動器504b，被配置成控制位線BL、位線條BLB和源線SL的電壓值?？刂茐K502還連接至行解碼器和字線驅(qū)動器506，行解碼器和字線驅(qū)動器506被配置成控制字線WL的電壓值和確定用于被選單元的行地址?？刂茐K502還連接至寫入驅(qū)動器控制508，寫入驅(qū)動器控制508被配置成控制讀取/寫入驅(qū)動器504a和端部讀取/寫入驅(qū)動器504b?？刂茐K502連接至列解碼器，列解碼器被配置成確定用于被選單元的列地址。控制塊502還連接至讀取復(fù)用器512，讀取復(fù)用器512被配置成將數(shù)列輸出結(jié)合成單一輸出?？刂茐K502還連接至感測放大器514，感測放大器514被配置成增強(qiáng)從讀取復(fù)用器512接收的單一輸出和產(chǎn)生輸出信號RD0UT。
[0088]在操作中，控制塊502接收時鐘信號CLK、芯片使能信號CE、寫入信號WR和地址信號AD。時鐘信號CLK用于確定用于存儲電路500的時鐘周期。例如,在一些實施例中所描述的寫入操作期間，在基于時鐘信號確定的一個時鐘周期期間發(fā)生第一寫入周期，而在另一時鐘周期期間發(fā)生第二寫入周期。芯片使能信號CE用于選擇性地激活存儲電路500。輸入數(shù)據(jù)信號WRDIN將要寫入的信息傳輸至所選擇的MRAM位單元100。地址信號AD包括所選擇的MRAM位單元100的地址。
[0089]控制塊502處理信號CLK、CE和WR并且提供控制信號到存儲電路500的各種部件。如果寫入信號WR指示寫入操作，則控制塊502發(fā)送寫入使能信號WEN到讀取/寫入驅(qū)動器504a、端部讀取/寫入驅(qū)動器504b和寫入驅(qū)動器控制508?；趯懭胧鼓苄盘朩EN，位線BL、位線條BLB和源線SL充電。圖3和圖4示出了用于寫入操作的電壓值的實例。如果寫入信號WR指示讀取操作，即寫入信號不包含要寫入的信息，但芯片使能信號CE指示存儲電路500實施操作，則控制塊502發(fā)送讀取使能信號REN到讀取/寫入驅(qū)動器504a、端部讀取/寫入驅(qū)動器504b和讀取復(fù)用器512?？刂茐K502還發(fā)送感測放大器使能信號SAEN到感測放大器514以激活感測放大器?；谧x取使能信號REN，激活讀取復(fù)用器512。讀取/寫入驅(qū)動器504a和端部讀取/寫入驅(qū)動器504b為用于讀取操作的位線BL、位線條BLB和源線SL充電。如果芯片使能信號CE處在低邏輯電平，則存儲電路500實施待命操作。圖3和圖4示出了用于讀取操作的電壓值的實例。
[0090]控制塊502還處理地址信號AD并且提供控制信號到存儲電路500的各種部件。列地址信號AY被傳輸?shù)搅薪獯a器510以識別所選的MRAM位單元100的列?；诹械刂沸盘朅Y,列解碼器510選擇性地激活被識別的列的讀取/寫入驅(qū)動器504a和端部讀取/寫入驅(qū)動器504b。剩下的讀取/寫入驅(qū)動器504a和端部讀取/寫入驅(qū)動器504b保持不活躍以避免無意地寫入到非選擇的MRAM位單元100中。行地址信號AX被傳輸?shù)叫薪獯a器和字線驅(qū)動器506以識別所選的MRAM位單元100的行。基于行地址信號AX，行解碼器和字線驅(qū)動器506選擇性地激活被連接至所選擇的MRAM位單元100的字線WL。
[0091]讀取/寫入驅(qū)動器504a和端部讀取/寫入驅(qū)動器504b的包括有助于保證足夠的電流被提供給MRAM位單元100以促進(jìn)MRAM位單元內(nèi)MTJ的阻態(tài)的改變。通過包括讀取/寫入驅(qū)動器504a和端部讀取/寫入驅(qū)動器504b，減少了沿位線BL、位線條BLB和源線SL的電壓降，從而使得讀取和寫入操作都以基本相似的速度發(fā)生而與列內(nèi)的MRAM位單元100的位置無關(guān)。在一些實例中，由位線BL、位線條BLB或源線SL內(nèi)固有的電阻所導(dǎo)致的電壓降太大，則讀取或?qū)懭氩僮鲗⒉荒茉跁r鐘周期內(nèi)完成，從而錯誤的數(shù)據(jù)被寫入到MRAM位單元100或從MRAM位單元100讀取。
[0092]本發(fā)明的一個方面涉及磁阻式隨機(jī)存取存儲器(MRAM)位單元。MRAM位單元包括連接至第一數(shù)據(jù)線的第一磁隧道結(jié)(MTJ)和連接至第二數(shù)據(jù)線的第二 MTJ。MRAM位單元進(jìn)一步包括第一晶體管，其具有連接至第一 MTJ的第一端子和連接至第二 MTJ的第二端子。MRAM位單元進(jìn)一步包括第二晶體管，其具有連接至驅(qū)動線的第一端子和連接至第一 MTJ的第二端子。MRAM位單元進(jìn)一步包括第三晶體管，其具有連接至驅(qū)動線的第一端子和連接至第二 MTJ的第二端子。
[0093]本發(fā)明的另一方面涉及磁阻式隨機(jī)存取存儲器(MRAM)位單元。MRAM位單元包括連接至第一數(shù)據(jù)線的第一磁隧道結(jié)(MTJ)和連接至第二數(shù)據(jù)線的第二 MTJ。MRAM位單元進(jìn)一步包括晶體管組件，被配置成選擇性地將第一 MTJ和第二 MTJ連接至驅(qū)動線。晶體管組件包括用于將第一 MTJ選擇性地連接至驅(qū)動線的第一電路徑和用于將第一 MTJ選擇性地連接至驅(qū)動線的不同于第一電路徑的第二電路徑。晶體管組件進(jìn)一步包括用于將第二 MTJ選擇性地連接至驅(qū)動線的第三電路徑和用于將第二 MTJ選擇性地連接至驅(qū)動線的不同于第三電路徑的第四電路徑。
[0094]本發(fā)明的又一方面涉及一種使用磁阻式隨機(jī)存取存儲器(MRAM)位單元的方法。該方法包括將第一磁隧道結(jié)(MTJ)設(shè)置為第一阻態(tài)以及將第二 MTJ設(shè)置為第二阻態(tài)。該方法進(jìn)一步包括提供第一信號至第一 MTJ以及提供第二信號至第二 MTJ。該方法進(jìn)一步包括使用晶體管組件來將第一 MTJ和第二 MTJ選擇性地連接至驅(qū)動線，以及執(zhí)行待命操作、讀取操作或?qū)懭氩僮髦械闹辽僖粋€。
[0095]本領(lǐng)域技術(shù)人員可以很容易地理解以上所列舉的本發(fā)明實施例的一個或多個優(yōu)點。在閱讀上述說明書后，本領(lǐng)域技術(shù)人員將能夠設(shè)想出本發(fā)明寬泛披露的各種變化、等同的替代和各種其他的實施例。因此，本發(fā)明的授權(quán)保護(hù)范圍旨在只受包含在所附權(quán)利要求和其等同中的限定的限制。
【權(quán)利要求】
1.一種磁阻式隨機(jī)存取存儲器(MRAM)位單元，包括: 第一磁隧道結(jié)(MTJ)，連接至第一數(shù)據(jù)線； 第二 MTJ，連接至第二數(shù)據(jù)線； 第一晶體管，具有連接至所述第一 MTJ的第一端子和連接至所述第二 MTJ的第二端子; 第二晶體管，具有連接至驅(qū)動線的第一端子和連接至所述第一 MTJ的第二端子；以及 第三晶體管，具有連接至所述驅(qū)動線的第一端子和連接至所述第二 MTJ的第二端子。
2.根據(jù)權(quán)利要求1所述的MRAM位單元，其中，所述第一晶體管的柵極連接至所述第二晶體管的柵極、所述第三晶體管的柵極和控制線。
3.根據(jù)權(quán)利要求1所述的MRAM位單元，其中，滿足下列條件中的至少一個: 所述第二晶體管的第二端子連接至所述第一晶體管的第一端子；或者， 所述第三晶體管的第二端子連接至所述第一晶體管的第二端子。
4.根據(jù)權(quán)利要求1所述的MRAM位單元，其中: 所述驅(qū)動線經(jīng)由通過所述第二晶體管的第一路徑和通過所述第三晶體管和所述第一晶體管的第二路徑選擇性地連接至所述第一 MTJ ;或者， 所述驅(qū)動線經(jīng)由通過所述第·三晶體管的第一路徑和通過所述第二晶體管和所述第一晶體管的第二路徑選擇性地連接至所述第二 MTJ。
5.一種磁阻式隨機(jī)存取存儲器(MRAM)位單元，包括: 第一磁隧道結(jié)(MTJ)，連接至第一數(shù)據(jù)線； 第二 MTJ，連接至第二數(shù)據(jù)線；以及 晶體管組件，被配置成選擇性地將所述第一 MTJ和所述第二 MTJ連接至驅(qū)動線，所述晶體管組件包括: 用于將所述第一 MTJ選擇性地連接至所述驅(qū)動線的第一電路徑； 用于將所述第一 MTJ選擇性地連接至所述驅(qū)動線的不同于所述第一電路徑的第二電路徑； 用于將所述第二 MTJ選擇性地連接至所述驅(qū)動線的第三電路徑；以及用于將所述第二 MTJ選擇性地連接至所述驅(qū)動線的不同于所述第三電路徑的第四電路徑。
6.根據(jù)權(quán)利要求5所述的MRAM位單元，還包括傳輸門，其中，傳輸門組件包括: 第一晶體管，具有連接至控制線的柵極； 第二晶體管，具有連接至所述控制線的柵極；以及 第三晶體管，具有連接至所述控制線的柵極。
7.根據(jù)權(quán)利要求5所述的MRAM位單元，其中: 所述第一電路徑包括第一晶體管； 所述第二電路徑包括第二晶體管和第三晶體管； 所述第三電路徑包括所述第二晶體管；以及 所述第四電路徑包括所述第一晶體管和所述第三晶體管。
8.一種使用磁阻式隨機(jī)存取存儲器(MRAM)位單元的方法，所述方法包括: 將第一磁隧道結(jié)(MTJ)設(shè)置為第一阻態(tài)；將第二 MTJ設(shè)置為第二阻態(tài)； 提供第一信號至所述第一 MTJ ； 提供第二信號至所述第二 MTJ ； 使用晶體管組件將所述第一 MTJ和所述第二 MTJ選擇性地連接至驅(qū)動線；以及 執(zhí)行待命操作、讀取操作或?qū)懭氩僮髦械闹辽僖粋€。
9.根據(jù)權(quán)利要求8所述的方法，其中，執(zhí)行所述讀取操作，所述讀取操作包括: 將所述第一信號和所述第二信號設(shè)置為預(yù)充電電壓； 將所述驅(qū)動線設(shè)置為基準(zhǔn)電壓；以及 將所述第一 MTJ和所述第二 MTJ連接至所述驅(qū)動線。
10.根據(jù)權(quán)利要求8所述的方法，進(jìn)一步包括:從所述待命操作轉(zhuǎn)變?yōu)樗鲎x取操作，其中所述轉(zhuǎn)變包括: 使所述第一信號和所述第二信號保持在預(yù)充電電壓； 使所述驅(qū)動線上的電壓降至基準(zhǔn)電壓；以及 使所述第一 MTJ和所述第二 MTJ連接至所述驅(qū)動線。
11.根據(jù)權(quán)利要求8所述的方法，其中: 將所述第一 MTJ和所述第二 MTJ選擇性地連接至所述驅(qū)動線包括:使用控制線激活所述晶體管組件；或 者， 所述方法還包括: 如果執(zhí)行所述待命操作，則將所述控制線設(shè)置為第一電壓電平； 如果執(zhí)行所述讀取操作，則將所述控制線設(shè)置為大于所述第一電壓電平的第二電壓電平；以及 如果執(zhí)行所述寫入操作，則將所述控制線設(shè)置為大于或等于所述第二電壓電平的第三電壓電平。
12.根據(jù)權(quán)利要求8所述的方法，其中，執(zhí)行所述待命操作，所述待命操作包括: 將所述第一信號、所述第二信號和所述驅(qū)動線設(shè)置為基準(zhǔn)電壓或者預(yù)充電電壓；以及 使所述第一 MTJ和所述第二 MTJ與所述驅(qū)動線斷開。
13.根據(jù)權(quán)利要求8所述的方法，其中，執(zhí)行所述寫入操作，所述寫入操作包括: 在第一寫入周期期間使第一電流沿第一方向通過所述第一 MTJ ; 在第二寫入周期期間使第二電流沿與所述第一方向相反的第二方向通過所述第二MTJ。
14.根據(jù)權(quán)利要求13所述的方法，其中: 所述寫入操作進(jìn)一步包括: 在所述第一寫入周期期間將所述源線設(shè)置為第一電壓電平；以及在所述第二寫入周期期間將所述源線設(shè)置為不同于所述第一電壓電平的第二電壓電平；或者， 所述寫入操作進(jìn)一步包括: 在所述第一寫入周期和所述第二寫入周期期間維持所述第一信號的電壓電平；以及 在所述第一寫入周期和所述第二寫入周期期間維持所述第二信號的電壓電平。
15.根據(jù)權(quán)利要求8所述的方法，其中:將所述第一 MTJ選擇性地連接至所述驅(qū)動線包括:通過第一電路徑將所述第一 MTJ選擇性地連接至所述驅(qū)動線；以及通過不同于所述第一電路徑的第二電路徑將所述第一 MTJ選擇性地連接至所述驅(qū)動線；以及，將所述第二 MTJ選擇性地連接至所述驅(qū)動線包括:通過第三電路徑將所述第二 MTJ選擇性地連接至所述驅(qū)動線；以及通過不同于所述第三電路徑的第四電路徑將所述第二 MTJ選擇性地連接至所述驅(qū)動線；或者， 對MRAM差分位單元的寫入操作在兩個寫入周期期間執(zhí)行，其中，從高阻態(tài)轉(zhuǎn)換到低阻態(tài)的所述第一 MT J或所述第二 MTJ在所述第一寫入周期執(zhí)行寫入操作。
【文檔編號】G11C11/16GK103854693SQ201310618992
【公開日】2014年6月11日 申請日期:2013年11月27日 優(yōu)先權(quán)日:2012年11月29日
【發(fā)明者】謝爾吉·羅曼諾夫斯基 申請人:臺灣積體電路制造股份有限公司