專利名稱：五晶體管非易失性存儲(chǔ)器單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路存儲(chǔ)器裝置，且尤其涉及一種五晶體管非易失性存儲(chǔ)器(NVM)單元，其促進(jìn)NVM單元陣列中的經(jīng)編程N(yùn)VM單元的浮動(dòng)?xùn)艠O與所述陣列中的未經(jīng)編程N(yùn)VM單元的浮動(dòng)?xùn)艠O之間的電壓差的增大。
背景技術(shù)：
2007年I月16日頒于拋坡威恩(Poplevine)等人的第7，164，606 BI號(hào)美國(guó)專利揭示一種全PMOS四晶體管非易失性存儲(chǔ)器(NVM)單元，其利用反向福勒-諾德海姆隧穿(reverse Fowler-Nordheim tunneling)來(lái)進(jìn)行編程。 參看圖1，如第7，164，606號(hào)美國(guó)專利所揭示，根據(jù)對(duì)包含浮動(dòng)?xùn)艠O被共同連接的全PMOS四晶體管NVM單元的NVM陣列進(jìn)行編程的方法，對(duì)于所述陣列中待編程的每一單元，使所述單元的所有電極接地。接著，將禁止電壓Vn施加到所述單元的讀取晶體管P1^的主體連接的源極區(qū)Vp所述單元的擦除晶體管P6的共同連接的漏極、主體和源極區(qū)V6以及讀取晶體管匕的漏極區(qū)W。使所述單元的編程晶體管Pw的源極區(qū)Vp和漏極區(qū)Dp接地。編程晶體管Pw的主體Vnw是任選的；其可接地或其可保持處于禁止電壓\。對(duì)于所述陣列中未經(jīng)選擇用于編程的所有單元，將禁止電壓Vn施加到電極\、\和W，且還將禁止電壓Vn施加到電極VP、DP和Vnw。接著，使所述單元的控制晶體管P。的控制電壓V。在編程時(shí)間Tprog中從OV掃掠到最大編程電壓VMax。接著，使控制柵極電壓V。從最大編程電壓V。.傾斜下降到0V。接著，使所述單元的所有電極和禁止電壓Vn返回到接地。如丨606專利詳細(xì)地所描述，其中所揭示的全PMOS四晶體管NVM單元依賴于反向福勒-諾德海姆隧穿來(lái)進(jìn)行編程。也就是說(shuō)，當(dāng)全PMOS NVM單元的編程晶體管的浮動(dòng)?xùn)艠O電極與所述編程晶體管的漏極、源極和主體電極之間的電勢(shì)差超過(guò)隧穿閾值電壓時(shí)，電子從漏極和源極電極隧穿到浮動(dòng)?xùn)艠O，從而使浮動(dòng)?xùn)艠O帶負(fù)電。第7，164，606號(hào)美國(guó)專利的全文特此以引用的方式并入本文中，以提供關(guān)于本發(fā)
明的背景信息。' 606專利所揭示的全PMOS四晶體管NVM單元編程技術(shù)提供低電流消耗和簡(jiǎn)單編程序列兩個(gè)優(yōu)點(diǎn)，其中低電流消耗實(shí)現(xiàn)在無(wú)需高電流電源的情況下同時(shí)對(duì)大量單元進(jìn)行編程的能力。然而，如上文所論述，在編程序列期間，將所述陣列中的未經(jīng)編程N(yùn)VM單元的讀取晶體管己和編程晶體管Pw的漏極和源極區(qū)設(shè)置為固定禁止電SVn，同時(shí)將擦除晶體管Pe的Ve電極設(shè)置為禁止電壓\，且使控制晶體管P。的V。電極從OV傾斜上升到VMax。因而，在未經(jīng)編程單元的浮動(dòng)電極上捕獲到負(fù)電荷，即使所捕獲電荷的量小于在經(jīng)編程單元的浮動(dòng)?xùn)艠O上所捕獲的負(fù)電荷。這將未經(jīng)編程單元的浮動(dòng)?xùn)艠O的電壓電平設(shè)置為比經(jīng)編程單元的浮動(dòng)?xùn)艠O的電壓電平高約Vn。這意味著經(jīng)編程單元的浮動(dòng)?xùn)艠O與未經(jīng)編程單元的浮動(dòng)?xùn)艠O之間的最大可能電壓差是\。具有此條件的未經(jīng)編程單元被稱為“受擾單元”。因此，需要一種NVM單元設(shè)計(jì)，所述NVM單元設(shè)計(jì)增大經(jīng)編程N(yùn)VM單元與未經(jīng)編程N(yùn)VM單元的浮動(dòng)?xùn)艠O之間的電壓差，但仍保留全PMOS四晶體管NVM單元的優(yōu)點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明提供一種對(duì)非易失性存儲(chǔ)器(NVM)單元陣列進(jìn)行編程的方法，所述NVM單元陣列包含多個(gè)NVM單元。所述陣列中的每一 NVM單元包含NM0S控制晶體管，其具有共同連接的源極、漏極和主體區(qū)電極以及連接到存儲(chǔ)節(jié)點(diǎn)的柵極電極；PMOS擦除晶體管，其具有共同連接的源極、漏極和主體區(qū)電極以及連接到存儲(chǔ)節(jié)點(diǎn)的柵極電極；NMOS數(shù)據(jù)晶體管，其具有源極、漏極和主體區(qū)電極以及連接到存儲(chǔ)節(jié)點(diǎn)的柵極電極，主體區(qū)電極連接到共同主體節(jié)點(diǎn)；第一NMOS傳送柵極晶體管，其具有連接到NMOS數(shù)據(jù)晶體管的漏極電極的源極電極、連接到第一陣列位線的漏極電極、連接到共同主體節(jié)點(diǎn)的主體區(qū)電極以及連接到第一陣列字線的柵極電極；以及第二NMOS傳送柵極晶體管，其具有連接到NMOS數(shù)據(jù)晶體管的源極電極的漏極電極、連接到第二陣列位線的源極電極、連接到共同主體節(jié)點(diǎn)的主體區(qū)電極以及連接到第二陣列字線的柵極電極。NVM單元陣列編程方法包括對(duì)于所述陣列中的每一 NVM單元，將NVM單元的NMOS控制晶體管、PMOS擦除晶體管和NMOS數(shù)據(jù)晶體管的源極、漏極、主體區(qū)和柵極電極設(shè)置為OV ;對(duì)于所述陣列中被選擇用于編程的每一單元，將第一陣列字線設(shè)置為正禁止電壓且將對(duì)應(yīng)的第一位線設(shè)置為0V，或?qū)⒌诙嚵凶志€設(shè)置為正禁止電壓且將對(duì)應(yīng)的第二位線設(shè)置為0V，或進(jìn)行這兩者，且將共同主體節(jié)點(diǎn)設(shè)置為OV ;對(duì) 于所述陣列中未經(jīng)選擇用于編程的每一單元，將第一和第二陣列字線設(shè)置為0V，同時(shí)將第一或第二陣列位線(或這兩者)設(shè)置為正禁止電壓或0V，且將共同主體節(jié)點(diǎn)設(shè)置為0V;使控制電壓從OV傾斜上升到正控制電壓且使擦除電壓從OV傾斜上升到正擦除電壓持續(xù)預(yù)定義編程時(shí)間；使控制電壓從正控制電壓傾斜下降到OV且使擦除電壓從正擦除電壓傾斜下降到OV;以及使被設(shè)置為正禁止電壓的所有電極返回到0V。在考慮本發(fā)明的以下詳細(xì)描述和附圖后，將即刻更全面地理解和了解本發(fā)明的特征和優(yōu)點(diǎn)，所述詳細(xì)描述和附圖陳述其中利用本發(fā)明的概念的說(shuō)明性實(shí)施例。


圖I是說(shuō)明全PMOS四晶體管NVM單元的示意圖。圖2是說(shuō)明根據(jù)本發(fā)明的概念的五晶體管NVM單元的實(shí)施例的示意圖。圖3是說(shuō)明圖I的全PMOS四晶體管NVM單元的剖面圖。圖4是說(shuō)明根據(jù)本發(fā)明的概念的圖2的五晶體管NVM單元的結(jié)構(gòu)實(shí)施例的剖面圖。圖5是說(shuō)明根據(jù)本發(fā)明的概念的圖2的五晶體管NVM單元的替代結(jié)構(gòu)實(shí)施例的剖面圖。圖6是說(shuō)明包含圖2所說(shuō)明的類型的多個(gè)五晶體管NVM單元的NVM單元陣列的實(shí)施例的示意圖。
具體實(shí)施例方式圖2展示根據(jù)本發(fā)明的概念的五晶體管非易失性存儲(chǔ)器(NVM)單元200的實(shí)施例，其有利地修改圖I所示的全PMOS四晶體管NVM單元100。更具體地說(shuō)，五晶體管NVM單元200用NMOS控制晶體管N。替換全PMOS單元100的PMOS控制晶體管P。，NMOS控制晶體管N。具有接收控制電壓V。的共同連接的源極、漏極和主體區(qū)電極；NMOS控制晶體管N。的柵極電極連接到存儲(chǔ)節(jié)點(diǎn)Ns。NVM單元200還包含PMOS擦除晶體管Pe，PMOS擦除晶體管Pe具有接收擦除電壓I的共同連接的源極、漏極和主體區(qū)電極；擦除晶體管Pe的柵極電極連接到存儲(chǔ)電極Ns。圖2的五晶體管NVM單元200用單個(gè)NMOS數(shù)據(jù)晶體管Nd替換圖I的全PMOS NVM單元100的PMOS讀取晶體管和PMOS編程晶體管Pw，NMOS數(shù)據(jù)晶體管Nd使其柵極電極連接到存儲(chǔ)節(jié)點(diǎn)Ns。五晶體管NVM單元200還包含第一 NMOS傳送柵極晶體管PGl和第二 NMOS傳送柵極晶體管PG2。第一 NMOS傳送柵極晶體管PGl連接在數(shù)據(jù)晶體管Nd的源極電極與第一 NVM單元陣列位線BI之間；第一 NMOS傳送柵極晶體管PGl的柵極電極連接到第一 NVM單元陣列字線Wl。第二 NMOS傳送柵極晶體管PG2連接在數(shù)據(jù)晶體管Nd的漏極電極與第二 NVM單元陣列位線B2之間；第二 NMOS傳送柵極晶體管PG2的柵極電極連接到第二 NVM單元陣列字線W2。數(shù)據(jù)晶體管Nd、第一 NMOS傳送柵極晶體管PGl和第二 NMOS傳送柵極晶體管的主體區(qū)電極共同連接以接收主體區(qū)編程電壓Vpw。圖3展示圖I的全PMOS四晶體管NVM單元100的剖面，其中在PMOS晶體管之間具有大N阱間隔。圖4展示圖2的五晶體管NVM單元200的剖面。如在圖3和4中由垂直虛線所示，圖2的五晶體管NVM單元200具有比圖I的全PMOS NVM單元100更緊湊的設(shè)計(jì)。圖4還展示出，圖2的NVM單元的NMOS控制晶體管N。構(gòu)建在隔離的P阱400中。圖4進(jìn)一步展示出，NVM單元200的NMOS數(shù)據(jù)晶體管Nd、第一 NMOS傳送柵極晶體管PGl和第二NMOS傳送柵極晶體管PG2的主體(襯底)區(qū)是經(jīng)由P襯底402而共同連接。圖5展示NVM單元200的替代實(shí)施例的剖面，其中NMOS數(shù)據(jù)晶體管Nd、第一 NMOS傳送柵極晶體管PGl和第二 NMOS傳送柵極晶體管PG2的共同連接的主體區(qū)形成在隔離的P阱500中。圖5的替代實(shí)施例中的垂直虛線展示出，其具有與圖4的實(shí)施例的大小相同的大小，且因此，比圖3的全PMOS單元更緊湊。圖6展示并入到NVM單元陣列600中的上文關(guān)于圖2所描述的類型的多個(gè)五晶體管NVM單元200。參看圖2和6，用于陣列600中的五晶體管NVM單元200的編程、擦除和讀取序列如下編程序列將單元200的所有電極設(shè)置為0V。對(duì)于陣列600中經(jīng)選擇以進(jìn)行編程的所有單元，將第一陣列字線Wl設(shè)置為正禁止電壓Vn且將對(duì)應(yīng)的第一陣列位線BI設(shè)置為0V，或?qū)⒌诙嚵凶志€W2設(shè)置為正禁止電壓Vn且將對(duì)應(yīng)的第二位線B2設(shè)置為0V，或進(jìn)行這兩者；還將主體區(qū)電極Vpw設(shè)置為0V。對(duì)于陣列600中未經(jīng)選擇以進(jìn)行編程的所有單元200，將第一陣列字線Wl和第二陣列字線W2兩者設(shè)置為OV且將第一陣列位線BI或第二陣列位線B2或這兩者設(shè)置為正禁止電壓Vn或OV ;將主體區(qū)電極Vpw設(shè)置為0V。接下來(lái)，使控制電壓Vc從OV傾斜上升到正最大控制電壓Vemax且使擦除電壓從OV傾斜上升到正最大擦除電壓v_x，并保持這兩個(gè)電壓持續(xù)預(yù)定義編程時(shí)間TpMg。與用于全PMOS NVM單元100的編程序列相比，現(xiàn)在使擦除電壓Ve連同控制電壓V。一起傾斜上升，以便防止使形成在隔離的P阱與N阱(見(jiàn)圖3和4)之間的PN 二極管正向偏壓。接著，使控制電壓V。從最大正控制電壓Vcfflax傾斜下降到OV且使擦除電壓Ve從最大正擦除電壓Vraiax傾斜下降到0V。接著，使所述陣列中被設(shè)置為正禁止電壓Vn的所有單元電極返回到0V。
在上述步驟之后，編程序列完成，而在所述陣列的未經(jīng)編程單元中沒(méi)有擾亂條件。擦除序列對(duì)于陣列600中待擦除的每一 NVM單元200，使擦除電壓Ve從OV傾斜上升到最大正擦除電壓Vemax且保持此電壓Vemax持續(xù)預(yù)定義擦除時(shí)間Terase ;接著，使擦除電壓Ve從最大正擦除電壓Vemax傾斜下降到0V。將所述單元的所有其它電極設(shè)置為0V。讀取序列對(duì)于陣列600中待讀取的每一 NVM單元200，將第一陣列字線Wl和第二陣列字線W2設(shè)置為正禁止電壓Vn且將第一陣列位線BI和第二陣列位線B2設(shè)置為約IV的電壓差(例如，足以能夠讀取單元電流且同時(shí)防止對(duì)經(jīng)編程單元造成擾亂的電壓)。將所述單元的所有其它電極設(shè)置為0V。
所屬領(lǐng)域的技術(shù)人員將了解，編程、擦除和讀取序列中所利用的電壓電平將取決于NVM單元的晶體管中所利用的柵極氧化物的厚度。舉例來(lái)說(shuō)，對(duì)于60到80 A的柵極氧化物厚度，Vn =3. 3V, Vcfflax = Vemax =10V，其中 Tprtjg = Terase =20-50 毫秒。對(duì)5 J2U \的柵極氧化物厚度，Vn =5. 0V, Vcmax = Vemax =16V，其中Tp g = Terase =20-50毫秒。參看圖2，將第一 NMOS傳送晶體管PGl和第二 NMOS傳送晶體管PG2添加到NVM單元200會(huì)允許NMOS數(shù)據(jù)晶體管Nd的漏極和源極區(qū)在編程序列期間對(duì)于未經(jīng)編程單元是浮動(dòng)的，如上文所述，這與在圖I的全PMOS NVM單元100的情況下被設(shè)置為固定電壓Vn相反。這允許數(shù)據(jù)晶體管Nd的漏極和源極區(qū)上升到高于Vn電平，這是因?yàn)樵诰幊绦蛄衅陂g分別使控制電壓V。和擦除電壓Ve從OV傾斜上升到Vanax和V_x。因而，很少或沒(méi)有負(fù)電荷被捕獲到未經(jīng)編程N(yùn)VM單元的浮動(dòng)?xùn)艠O。因此，未經(jīng)編程單元保持其初始電壓條件(通常是在擦除序列之后的條件，所述擦除序列是在編程序列之前執(zhí)行)，所述初始電壓條件通常處于比經(jīng)編程N(yùn)VM單元的電平高Vn以上的電平。這意味著經(jīng)編程N(yùn)VM單元的浮動(dòng)?xùn)艠O與未經(jīng)編程N(yùn)VM單元的浮動(dòng)?xùn)艠O之間的最大可能電壓差通常大于Vn。具有此條件的未經(jīng)編程單元通常被稱為非受擾單元。由于在五晶體管NVM單元200的情況下經(jīng)編程N(yùn)VM單元的浮動(dòng)?xùn)艠O與未經(jīng)編程N(yùn)VM單元的浮動(dòng)?xùn)艠O之間的電壓差大于全PMOS NVM單元100的情況下的差，故與NVM單元100相比，NVM單元200具有優(yōu)良的噪聲容限和數(shù)據(jù)保持時(shí)間。同時(shí)，五晶體管NVM單元200仍保留圖I的全PMOS NVM單元100的反向福勒-諾德海姆隧穿編程技術(shù)的優(yōu)點(diǎn)。應(yīng)理解，已借助實(shí)例而提供了上文所描述的本發(fā)明的特定實(shí)施例，且在不脫離如所附權(quán)利要求書(shū)及其等效物中所表達(dá)的本發(fā)明的范圍的情況下，所屬領(lǐng)域的技術(shù)人員可想到其它修改。
權(quán)利要求
1.一種非易失性存儲(chǔ)器NVM單元，其包括 NMOS控制晶體管，其具有共同連接的源極、漏極和主體區(qū)電極以及連接到存儲(chǔ)節(jié)點(diǎn)的柵極電極； PMOS擦除晶體管，其具有共同連接的源極、漏極和主體區(qū)電極以及連接到所述存儲(chǔ)節(jié)點(diǎn)的柵極電極； NMOS數(shù)據(jù)晶體管，其具有源極、漏極和主體區(qū)電極以及連接到所述存儲(chǔ)節(jié)點(diǎn)的柵極電極,所述主體區(qū)電極連接到共同主體節(jié)點(diǎn)； 第一 NMOS傳送柵極晶體管，其具有連接到所述NMOS數(shù)據(jù)晶體管的所述漏極電極的源極電極、漏極電極、連接到所述共同主體節(jié)點(diǎn)的主體區(qū)電極以及柵極電極； 以及 第二 NMOS傳送柵極晶體管，其具有連接到所述NMOS數(shù)據(jù)晶體管的所述源極電極的漏極電極、源極電極、連接到所述共同主體節(jié)點(diǎn)的主體區(qū)電極以及柵極電極。
2.一種對(duì)非易失性存儲(chǔ)器NVM單元進(jìn)行編程的方法，所述NVM單元包括NM0S控制晶體管，其具有共同連接的源極、漏極和主體電極以及連接到存儲(chǔ)節(jié)點(diǎn)的柵極電極；PMOS擦除晶體管，其具有共同連接的源極、漏極和主體區(qū)電極以及連接到所述存儲(chǔ)節(jié)點(diǎn)的柵極電極；NMOS數(shù)據(jù)晶體管，其具有源極、漏極和主體區(qū)電極以及連接到所述存儲(chǔ)節(jié)點(diǎn)的柵極電極，所述主體區(qū)電極連接到共同主體節(jié)點(diǎn)；第一 NMOS傳送柵極晶體管，其具有連接到所述NMOS數(shù)據(jù)晶體管的所述漏極電極的源極電極、連接到第一陣列位線的漏極電極、連接到所述共同主體節(jié)點(diǎn)的主體區(qū)電極以及連接到第一陣列字線的柵極電極；以及第二 NMOS傳送柵極晶體管，其具有連接到所述NMOS數(shù)據(jù)晶體管的所述源極電極的漏極電極、連接到第二陣列位線的源極電極、連接到所述共同主體節(jié)點(diǎn)的主體區(qū)電極以及連接到第二陣列字線的柵極電極，所述NVM單元編程方法包括 將所述NVM單元的所述NMOS控制晶體管、所述PMOS擦除晶體管和所述NMOS數(shù)據(jù)晶體管的所述源極、漏極、主體區(qū)和柵極電極設(shè)置為OV ； 將所述第一陣列字線設(shè)置為正禁止電壓且將所述第一陣列位線設(shè)置為0V，或?qū)⑺龅诙嚵凶志€設(shè)置為所述正禁止電壓且將所述第二陣列位線設(shè)置為0V，或進(jìn)行這兩者，同時(shí)將所述共同主體節(jié)點(diǎn)設(shè)置為OV ； 使控制電壓從OV傾斜上升到最大正控制電壓且使擦除電壓從OV傾斜上升到最大正擦除電壓持續(xù)預(yù)定義編程時(shí)間； 使所述控制電壓從所述最大正控制電壓傾斜下降到OV且使所述擦除電壓從所述最大正擦除電壓傾斜下降到OV ;以及 使被設(shè)置為所述正禁止電壓的所有電極返回到0V。
3.根據(jù)權(quán)利要求2所述的編程方法，其中所述正禁止電壓是約3.3V。
4.根據(jù)權(quán)利要求2所述的編程方法，其中所述正禁止電壓是約5.0V。
5.一種對(duì)非易失性存儲(chǔ)器NVM單元陣列進(jìn)行編程的方法，所述NVM單元陣列包含多個(gè)NVM單元，所述陣列中的每一NVM單元包含NM0S控制晶體管，其具有共同連接的源極、漏極和主體電極以及連接到存儲(chǔ)節(jié)點(diǎn)的柵極電極；PMOS擦除晶體管，其具有共同連接的源極、漏極和主體區(qū)電極以及連接到所述存儲(chǔ)節(jié)點(diǎn)的柵極電極；NMOS數(shù)據(jù)晶體管，其具有源極、漏極和主體區(qū)電極以及連接到所述存儲(chǔ)節(jié)點(diǎn)的柵極電極，所述主體區(qū)電極連接到共同主體節(jié)點(diǎn)；第一NMOS傳送柵極晶體管，其具有連接到所述NMOS數(shù)據(jù)晶體管的所述漏極電極的源極電極、連接到第一陣列位線的漏極電極、連接到所述共同主體節(jié)點(diǎn)的主體區(qū)電極以及連接到第一陣列字線的柵極電極；以及第二NMOS傳送柵極晶體管，其具有連接到所述NMOS數(shù)據(jù)晶體管的所述源極電極的漏極電極、連接到第二陣列位線的源極電極、連接到所述共同主體節(jié)點(diǎn)的主體區(qū)電極以及連接到第二陣列字線的柵極電極，所述NVM單元陣列編程方法包括 對(duì)于所述NVM單元陣列中的每一 NVM單元,將所述NMOS控制晶體管、所述PMOS擦除晶體管和所述NMOS數(shù)據(jù)晶體管的所述源極、 漏極、主體區(qū)和柵極電極設(shè)置為OV ； 對(duì)于所述NVM單元陣列中經(jīng)選擇用于編程的每一 NVM單元，將所述第一陣列字線設(shè)置為正禁止電壓且將所述第一陣列位線設(shè)置為0V，或?qū)⑺龅诙嚵凶志€設(shè)置為所述正禁止電壓且將所述第二陣列位線設(shè)置為0V，或進(jìn)行這兩者，同時(shí)將所述共同主體節(jié)點(diǎn)設(shè)置為OV ； 對(duì)于所述NVM單元陣列中未被選擇用于編程的每一 NVM單元，將所述第一和第二陣列字線設(shè)置為0V，同時(shí)將所述第一或第二陣列位線或這兩者設(shè)置為所述正禁止電壓或0V，同時(shí)將所述共同主體節(jié)點(diǎn)設(shè)置為0V，使控制電壓從OV傾斜上升到最大正控制電壓且使擦除電壓從OV傾斜上升到最大正擦除電壓持續(xù)編程時(shí)間； 使所述控制電壓從所述最大正控制電壓傾斜下降到OV且使所述擦除電壓從所述最大正擦除電壓傾斜下降到OV ;以及 使所述NVM單元陣列中被設(shè)置為所述正禁止電壓的所有電極返回到0V。
6.根據(jù)權(quán)利要求5所述的編程方法，其中所述正禁止電壓是約3.3V。
7.根據(jù)權(quán)利要求5所述的編程方法，其中所述正禁止電壓是約5.0V。
全文摘要
本發(fā)明提供一種用于對(duì)非易失性存儲(chǔ)器NVM單元陣列進(jìn)行編程的方法，所述NVM單元陣列包含多個(gè)NVM單元。所述陣列中的每一NVM單元包含NMOS控制晶體管，其具有共同連接的源極、漏極和主體區(qū)電極以及連接到存儲(chǔ)節(jié)點(diǎn)的柵極電極；PMOS擦除晶體管，其具有共同連接的源極、漏極和主體區(qū)電極以及連接到所述存儲(chǔ)節(jié)點(diǎn)的柵極電極；NMOS數(shù)據(jù)晶體管，其具有源極、漏極和主體區(qū)電極以及連接到所述存儲(chǔ)節(jié)點(diǎn)的柵極電極，所述主體區(qū)電極連接到共同主體節(jié)點(diǎn)；第一NMOS傳送柵極晶體管，其具有連接到所述NMOS數(shù)據(jù)晶體管的所述漏極電極的源極電極、連接到第一陣列位線的漏極電極、連接到所述共同主體節(jié)點(diǎn)的主體區(qū)電極以及連接到第一陣列字線的柵極電極；以及第二NMOS傳送柵極晶體管，其具有連接到所述NMOS數(shù)據(jù)晶體管的所述源極電極的漏極電極、連接到第二陣列位線的源極電極、連接到所述共同主體節(jié)點(diǎn)的主體區(qū)電極以及連接到第二陣列字線的柵極電極。所述NVM單元陣列編程方法包括對(duì)于所述NVM單元陣列中的每一NVM單元，將所述NVM單元的所述NMOS控制晶體管、所述PMOS擦除晶體管和所述NMOS數(shù)據(jù)晶體管的所述源極、漏極、主體區(qū)和柵極電極設(shè)置為0V；對(duì)于所述陣列中被選擇用于編程的每一單元，將所述第一陣列字線設(shè)置為正禁止電壓，同時(shí)將所述第一位線設(shè)置為0V，或?qū)⑺龅诙嚵凶志€設(shè)置為所述正禁止電壓，同時(shí)將所述第二位線設(shè)置為0V，或進(jìn)行這兩者，同時(shí)將所述共同主體節(jié)點(diǎn)設(shè)置為0V；對(duì)于所述陣列中未經(jīng)選擇用于編程的每一單元，將所述第一和第二陣列字線設(shè)置為0V，同時(shí)將所述第一或第二陣列位線(或這兩者)設(shè)置為所述正禁止電壓或0V，同時(shí)將所述共同主體節(jié)點(diǎn)設(shè)置為0v；使控制電壓從0V傾斜上升到最大正控制電壓且使擦除電壓從0V傾斜上升到最大正擦除電壓持續(xù)編程時(shí)間周期；使所述控制電壓從所述最大正控制電壓傾斜下降到0V且使所述擦除電壓從所述最大正擦除電壓傾斜下降到0V；以及使所述陣列中被設(shè)置為所述正禁止電壓的所有電極返回到0V。
文檔編號(hào)G11C16/30GK102741936SQ201080063339
公開(kāi)日2012年10月17日 申請(qǐng)日期2010年11月29日 優(yōu)先權(quán)日2010年2月8日
發(fā)明者烏梅爾·卡恩, 埃爾納·何, 帕維爾·波普勒瓦因, 恒揚(yáng)·詹姆斯·林 申請(qǐng)人:國(guó)家半導(dǎo)體公司