解碼方法、存儲器存儲裝置及存儲器控制電路單元的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明是有關(guān)于一種解碼方法，且特別是有關(guān)于一種解碼方法、存儲器存儲裝置 及存儲器控制電路單元。
【背景技術(shù)】
[0002] 數(shù)碼相機、移動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對存 儲媒體的需求也急速增加。由于可復(fù)寫式非易失性存儲器模塊（例如，快閃存儲器）具有 數(shù)據(jù)非易失性、省電、體積小，以及無機械結(jié)構(gòu)等特性，所以非常適合內(nèi)建于上述所舉例的 各種便攜式多媒體裝置中。
[0003] -般來說，差錯校驗與校正電路會被設(shè)置在存儲器存儲裝置中。用來驅(qū)動差錯校 驗與校正電路的時脈信號的頻率是固定的，甚至是相當(dāng)高的，以避免因解碼速度太低而影 響到系統(tǒng)效能。然而，對于吞吐率（throughput)有限的存儲器存儲裝置來說，提供頻率很 高的時脈信號給差錯校驗與校正電路會導(dǎo)致電力的浪費，卻可能無助于存儲器存儲裝置整 體的數(shù)據(jù)存取速度。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明提供一種解碼方法、存儲器存儲裝置及存儲器控制電路單元，可根據(jù)過去 的迭代次數(shù)來動態(tài)地調(diào)整負(fù)責(zé)迭代解碼的校正電路當(dāng)前的時脈信號的頻率。
[0005] 本發(fā)明的一范例實施例提供一種解碼方法，其用于存儲器控制電路單元。所述解 碼方法包括：由校正電路根據(jù)第一時脈信號對第一碼字執(zhí)行低密度奇偶校驗校正碼（low density parity code,簡稱LDPC)的至少一第一迭代解碼程序；根據(jù)所述第一迭代解碼程 序的第一迭代次數(shù)產(chǎn)生控制參數(shù)；根據(jù)所述控制參數(shù)輸出第二時脈信號至所述校正電路； 以及由所述校正電路根據(jù)所述第二時脈信號對第二碼字執(zhí)行所述低密度奇偶校驗校正碼 的至少一第二迭代解碼程序。
[0006] 在本發(fā)明的一范例實施例中，所述的解碼方法還包括：由校正電路根據(jù)第三時脈 信號對第三碼字執(zhí)行低密度奇偶校驗校正碼的至少一第三迭代解碼程序，其中根據(jù)所述至 少一第一迭代解碼程序的第一迭代次數(shù)產(chǎn)生控制參數(shù)的步驟包括：計算所述至少一第一迭 代解碼程序的第一迭代次數(shù)與所述至少一第三迭代解碼程序的第三迭代次數(shù)的平均值；以 及根據(jù)平均值產(chǎn)生控制參數(shù)。
[0007] 在本發(fā)明的一范例實施例中，所述的控制參數(shù)包括第一控制參數(shù)與第二控制參 數(shù)，而根據(jù)平均值產(chǎn)生控制參數(shù)的步驟包括：判斷平均值是否超過第一門限值或低于第二 門限值，其中第一門限值等于或高于第二門限值；若平均值超過第一門限值，輸出第一控 制參數(shù)，其中第一控制參數(shù)指示將第一時脈信號的第一頻率增加至第二時脈信號的第二頻 率；以及若平均值低于第二門限值，輸出第二控制參數(shù)，其中第二控制參數(shù)指示將第一時脈 信號的第一頻率減少至第二時脈信號的第二頻率。
[0008] 在本發(fā)明的一范例實施例中，所述的根據(jù)所述第一迭代解碼程序的第一迭代次數(shù) 產(chǎn)生控制參數(shù)的步驟包括：將所述至少一第一迭代解碼程序的第一迭代次數(shù)輸入至均值濾 波器電路或無限脈沖響應(yīng)濾波器。
[0009] 在本發(fā)明的一范例實施例中，所述的解碼方法還包括：輸出第四時脈信號至校驗 電路；以及由校驗電路根據(jù)第四時脈信號輸出對應(yīng)于第二碼字的至少一校驗子。
[0010] 在本發(fā)明的一范例實施例中，所述的解碼方法還包括：輸出第五時脈信號至加法 電路；以及由加法電路根據(jù)第五時脈信號與校正電路所輸出的錯誤索引信息來更正第二碼 字。
[0011] 本發(fā)明的一范例實施例提供一種存儲器存儲裝置，其包括連接接口單元、可復(fù)寫 式非易失性存儲器模塊及存儲器控制電路單元。連接接口單元用以電性連接至主機系統(tǒng)。 可復(fù)寫式非易失性存儲器模塊包括多個實體抹除單元。存儲器控制電路單元電性連接至連 接接口單元與可復(fù)寫式非易失性存儲器模塊。其中存儲器控制電路單元用以控制校正電路 根據(jù)第一時脈信號對第一碼字執(zhí)行低密度奇偶校驗校正碼的至少一第一迭代解碼程序，存 儲器控制電路單元還用以根據(jù)所述第一迭代解碼程序的第一迭代次數(shù)產(chǎn)生控制參數(shù)。存儲 器控制電路單元還用以根據(jù)控制參數(shù)輸出第二時脈信號至校正電路。存儲器控制電路單元 還用以控制校正電路根據(jù)第二時脈信號對第二碼字執(zhí)行低密度奇偶校驗校正碼的至少一 第二迭代解碼程序。
[0012] 在本發(fā)明的一范例實施例中，所述的存儲器控制電路單元還用以控制校正電路根 據(jù)第三時脈信號對第三碼字執(zhí)行低密度奇偶校驗校正碼的至少一第三迭代解碼程序，其中 存儲器控制電路單元根據(jù)所述至少一第一迭代解碼程序的第一迭代次數(shù)產(chǎn)生控制參數(shù)的 操作包括：計算所述至少一第一迭代解碼程序的第一迭代次數(shù)與所述至少一第三迭代解碼 程序的第三迭代次數(shù)的平均值；以及根據(jù)平均值產(chǎn)生控制參數(shù)。
[0013] 在本發(fā)明的一范例實施例中，所述的控制參數(shù)包括第一控制參數(shù)與第二控制參 數(shù)，而存儲器控制電路單元根據(jù)平均值產(chǎn)生控制參數(shù)的操作包括：判斷平均值是否超過第 一門限值或低于第二門限值，其中第一門限值等于或高于第二門限值；若平均值超過第一 門限值，輸出第一控制參數(shù)，其中第一控制參數(shù)指示將第一時脈信號的第一頻率增加至第 二時脈信號的第二頻率；以及若平均值低于第二門限值，輸出第二控制參數(shù)，其中第二控制 參數(shù)指示將第一時脈信號的第一頻率減少至第二時脈信號的第二頻率。
[0014] 在本發(fā)明的一范例實施例中，所述的存儲器控制電路單元根據(jù)所述至少一第一迭 代解碼程序的第一迭代次數(shù)產(chǎn)生控制參數(shù)的操作包括：將所述至少一第一迭代解碼程序的 第一迭代次數(shù)輸入至均值濾波器電路或無限脈沖響應(yīng)濾波器。
[0015] 在本發(fā)明的一范例實施例中，所述的存儲器控制電路單元還用以輸出第四時脈信 號至校驗電路，并且控制校驗電路根據(jù)第四時脈信號輸出對應(yīng)于第二碼字的至少一校驗 子。
[0016] 在本發(fā)明的一范例實施例中，所述的存儲器控制電路單元還用以輸出第五時脈信 號至加法電路，并且控制加法電路根據(jù)第五時脈信號與校正電路所輸出的錯誤索引信息來 更正第二碼字。
[0017] 本發(fā)明的一范例實施例提供一種存儲器控制電路單元，其用于控制可復(fù)寫式非易 失性存儲器模塊，其中可復(fù)寫式非易失性存儲器模塊包括多個實體抹除單元，存儲器控制 電路單元包括主機接口、存儲器接口、存儲器管理電路、差錯校驗與校正電路及時脈信號輸 出電路。主機接口用以電性連接至主機系統(tǒng)。存儲器接口用以電性連接至可復(fù)寫式非易失 性存儲器模塊。存儲器管理電路電性連接至主機接口與存儲器接口。差錯校驗與校正電路 電性連接至存儲器管理電路，并且包括校正電路。校正電路用以根據(jù)第一時脈信號對第一 碼字執(zhí)行低密度奇偶校驗校正碼的至少一第一迭代解碼程序。時脈信號輸出電路電性連接 至差錯校驗與校正電路，并且用以輸出第一時脈信號至校正電路。其中時脈信號輸出電路 還用以根據(jù)所述第一迭代解碼程序的第一迭代次數(shù)產(chǎn)生控制參數(shù)。時脈信號輸出電路還用 以根據(jù)控制參數(shù)輸出第二時脈信號至校正電路。校正電路還用以根據(jù)第二時脈信號對第二 碼字執(zhí)行低密度奇偶校驗校正碼的至少一第二迭代解碼程序。
[0018] 在本發(fā)明的一范例實施例中，所述的時脈信號輸出電路還用以輸出第三時脈信號 至校正電路。校正電路還用以根據(jù)第三時脈信號對第三碼字執(zhí)行低密度奇偶校驗校正碼 的至少一第三迭代解碼程序，其中時脈信號輸出電路根據(jù)所述至少一第一迭代解碼程序的 第一迭代次數(shù)產(chǎn)生控制參數(shù)的操作包括：計算所述至少一第一迭代解碼程序的第一迭代次 數(shù)與所述至少一第三迭代解碼程序的第三迭代次數(shù)的平均值；以及根據(jù)平均值產(chǎn)生控制參 數(shù)。
[0019] 在本發(fā)明的一范例實施例中，所述的控制參數(shù)包括第一控制參數(shù)與第二控制參 數(shù)，而時脈信號輸出電路根據(jù)平均值產(chǎn)生控制參數(shù)的操作包括：判斷平均值是否超過第一 門限值或低于第二門限值，其中第一門限值等于或高于第二門限值；若平均值超過第一門 限值，輸出第一控制參數(shù)，其中第一控制參數(shù)指示將第一時脈信號的第一頻率增加至第二 時脈信號的第二頻率；以及若平均值低于第二門限值，輸出第二控制參數(shù)，其中第二控制參 數(shù)指示將第一時脈信號的第一頻率減少至第二時脈信號的第二頻率。
[0020] 在本發(fā)明的一范例實施例中，所述的時脈信號輸出電路根據(jù)所述至少一第一迭代 解碼程序的第一迭代次數(shù)產(chǎn)生控制參數(shù)的操作包括：將所述至少一第一迭代解碼程序的第 一迭代次數(shù)輸入至均值濾波器電路或無限脈沖響應(yīng)濾波器。
[0021] 在本發(fā)明的一范例實施例中，所述的差錯校驗與校正電路還包括校驗電路。時脈 信號輸出電路還用以輸出第四時脈信號至校驗電路。校驗電路用以根據(jù)第四時脈信號輸出 對應(yīng)于第二碼字的至少一校驗子。
[0022] 在本發(fā)明的一范例實施例中，所述的差錯校驗與校正電路還包括加法電路。時脈 信號輸出電路還用以輸出第五時脈信號至加法電路。加法電路用以根據(jù)第五時脈信號與校 正電路所輸出的錯誤索引信息來更正第二碼字。
[0023] 基于上述，本發(fā)明的一范例實施例可根據(jù)執(zhí)行過的迭代解碼程序的迭代次數(shù)，來 動態(tài)地調(diào)整負(fù)責(zé)迭代解碼的校正電路當(dāng)前的時脈信號的頻率。藉此，可降低用于解碼的耗 電量，并且可有效維持解碼效率。
[0024] 為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖作詳 細(xì)說明如下。
【附圖說明】
[0025] 圖1是根據(jù)一范例實施例所示出的主機系統(tǒng)與存儲器存儲裝置的示意圖；
[0026] 圖2是根據(jù)一范例實施例所示出的電腦、輸入/輸出裝置與存儲器存儲裝置的示 意圖；
[0027] 圖3是根據(jù)一范例實施例所示出的主機系統(tǒng)與存儲器存儲裝置的示意圖；
[0028] 圖4是示出圖1所示的存儲器存儲裝置的概要方塊圖；
[0029] 圖5是根據(jù)一范例實施例所示出的可復(fù)寫式非易失性存儲器模塊的概要方塊圖；
[0030] 圖6是根據(jù)一范例實施例所示出的存儲單元陣列的示意圖；
[0031] 圖7是根據(jù)一范例實施例所示出存儲于存儲單元陣列中的寫入數(shù)據(jù)所對應(yīng)的柵 極電壓的統(tǒng)計分配圖；
[0032] 圖8是根據(jù)一范例實施例所示出的從存儲單元中讀取數(shù)據(jù)的示意圖；
[0033] 圖9是根據(jù)另一范例實施例所示出的從存儲單元中讀取數(shù)據(jù)的示意圖；
[0034] 圖10是根據(jù)一范例實施例所示出的管理可復(fù)寫式非易失性存儲器模塊的示意 圖；
[0035] 圖11是根據(jù)一范例實施例所示出的存儲器控制電路單元的概要方塊圖；
[0036] 圖12是根據(jù)一范例實施例示出奇偶校驗矩陣的示意圖；
[0037] 圖13是根據(jù)一范例實施例示出讀取驗證比特的示意圖；
[0038] 圖14是根據(jù)一范例實施例示出的差錯校驗與校正電路的的概要方塊圖；
[0039] 圖15是根據(jù)一范例實施例TK出的時脈信號輸出電路的的概要方塊圖；
[0040] 圖16是根據(jù)一范例實施例示出的解碼方法的流程圖。
[0041] 附圖標(biāo)記說明：
[0042] 1000 :主機系統(tǒng)；
[0043] 1100:電腦；
[0044] 1102 :微處理器；
[0045] 1104 :隨機存取存儲器；
[0046] 1106 :輸入/輸出裝置；
[0047] 1108:系統(tǒng)總線；
[0048] 1110:數(shù)據(jù)傳輸接口；
[0049] 1202:鼠標(biāo)；