專利名稱：使用數(shù)量減少的驗證操作來編程非易失性存儲器的制作方法
使用數(shù)量減少的驗證操作來編程非易失性存儲器
背景技術(shù)：
本技術(shù)涉及非易失性存儲器。半導(dǎo)體存儲器已經(jīng)變得越來越普及以用在各種電子裝置中。例如，在蜂窩電話、數(shù)字相機(jī)、個人數(shù)字助理、移動計算裝置、非移動計算裝置和其他裝置中使用非易失性半導(dǎo)體存儲器。在最常見的非易失性半導(dǎo)體存儲器中有電子可擦除可編程只讀存儲器(EEPROM)和快閃存儲器。對于也是EEPROM類型的快閃存儲器，與傳統(tǒng)的全功能EEPROM相反，可以ー步擦除整個存儲器陣列或存儲器的一部分的內(nèi)容。傳統(tǒng)的EEPROM和快閃存儲器兩者利用位于上部并且與在半導(dǎo)體襯底中的溝道區(qū)域絕緣的浮置柵極。浮置柵極位于源極和漏極區(qū)域之間?？刂茤艠O被設(shè)置在浮置柵極之上并且與其絕緣。如此形成的晶體管的閾值電壓(Vth)被在浮置柵極上保留的電荷量控制。 即，通過在浮置柵極上的電荷電平來控制在晶體管導(dǎo)通以允許在其源極和漏極之間的導(dǎo)通之前必須向控制柵極施加的電壓的最小數(shù)量。—些EEPROM和快閃存儲器裝置具有存儲元件或單元,該存儲元件或單元具有用于存儲電荷的兩個范圍的浮置柵極，并且因此，可以在諸如擦除狀態(tài)和編程狀態(tài)的兩個狀態(tài)之間編程/擦除該存儲元件。這樣的快閃存儲器裝置有時被稱為ニ進(jìn)制快閃存儲器裝置，因為每ー個存儲元件可以存儲I比特的數(shù)據(jù)。通過識別多個不同的允許/有效的編程閾值電壓范圍來實現(xiàn)多態(tài)(也稱為多電平)快閃存儲器裝置。每ー個不同的閾值電壓范圍對應(yīng)于在存儲器裝置中編碼的ー組數(shù)據(jù)比特的預(yù)定值。例如，每ー個存儲元件當(dāng)該元件被置干與四個不同的閾值電壓范圍對應(yīng)的四個離散電荷帶之一中時可以存儲2比特的數(shù)據(jù)。通常，在編程操作期間被施加到控制柵極的編程電壓Vpgm作為隨著時間在幅度上增大的一系列脈沖被施加。編程電壓可以被施加到選擇的字線。在ー種可能的手段中，脈沖的幅度隨著姆一個連續(xù)的脈沖增大預(yù)定步長大小，例如，O. 2-0. 4V。Vpgm可以被施加到快閃存儲器元件的控制柵扱。在編程脈沖之間的時間段中，執(zhí)行驗證操作。即，在連續(xù)的編程脈沖之間讀取被并行編程的一組存儲元件的每ー個元件的編程電平，以確定它是否等于或大于該元件正在被編程到的驗證電平。對于多態(tài)快閃存儲器元件的陣列，可以對于元件的每個狀態(tài)執(zhí)行驗證步驟，以確定該元件是否已經(jīng)達(dá)到其數(shù)據(jù)相關(guān)的驗證電平。例如，能夠在四個狀態(tài)中存儲數(shù)據(jù)的多態(tài)存儲器元件可能需要對于三個比較點執(zhí)行驗證操作。而且，當(dāng)編程EEPROM或諸如與非串形式的與非快閃存儲器裝置的快閃存儲器裝置時，通常，向控制柵極施加Vpgm，并且將位線接地，使得來自存儲元件的溝道的電子被注入浮置柵極內(nèi)。當(dāng)電子在浮置柵極中累積時，浮置柵極變得帶負(fù)電荷，并且存儲元件的閾值電壓被提高，使得它被看作在編程狀態(tài)中。因為市場需求，持續(xù)需要提高編程速度，并且同時也實現(xiàn)窄的閾值電壓分布。


圖I是使用単行/列解碼器和讀/寫電路的非易失性存儲器系統(tǒng)的框圖。
圖2是描述感測塊的一個實施例的框圖。圖3圖示將存儲器陣列組織為用于全位線存儲器架構(gòu)或用于奇數(shù)偶數(shù)存儲器架構(gòu)的塊的示例。圖4描述了示例的ー組閾值電壓分布和單程編程。圖5描述了不例的一組閾值電壓分布和雙程編程。圖6a_c示出各種閾值電壓分布，并且描述了用于編程非易失性存儲器的處理。圖7描述了用于ー組存儲元件的多程 編程操作。圖8a描述了其中一個驗證電平用于每ー個數(shù)據(jù)狀態(tài)的編程操作的編程迭代。圖Sb描述了其中兩個驗證電平用于ー些數(shù)據(jù)狀態(tài)的編程操作的編程迭代。圖9a描述了ー組存儲元件的自然編程閾值電壓分布。圖9b描述了對于圖9a的自然編程閾值電壓分布的不同掃描部分相対的存儲元件的累積百分比。圖IOa描述了第一編程操作。圖IOb描述了第二編程操作。圖IOc描述了第三編程操作。圖Ila描述了圖IOa的編程操作的階段I的示例編程迭代，其中，對于目標(biāo)數(shù)據(jù)狀態(tài)執(zhí)行目標(biāo)驗證操作。圖IIb描述了圖IOa的編程操作的階段2的示例編程迭代，其中，對于目標(biāo)數(shù)據(jù)狀態(tài)執(zhí)行偏移和目標(biāo)驗證操作。圖Ilc描述了圖IOa的編程操作的階段3的示例編程迭代，其中，對于每一個目標(biāo)數(shù)據(jù)狀態(tài)執(zhí)行目標(biāo)驗證操作。圖12描述了涉及數(shù)據(jù)狀態(tài)A、B和C的編程操作，其中，對于狀態(tài)A和B的每ー個執(zhí)行偏移和目標(biāo)驗證操作，并且對于狀態(tài)C執(zhí)行目標(biāo)驗證操作。圖13a描述了涉及數(shù)據(jù)狀態(tài)A、B和C的編程操作，其中(a)對于狀態(tài)A和B的每ー個，初始執(zhí)行目標(biāo)驗證操作，隨后執(zhí)行偏移和目標(biāo)驗證操作，隨后執(zhí)行目標(biāo)驗證操作，以及(b )對于狀態(tài)C，執(zhí)行目標(biāo)驗證操作。圖13b描述了圖13a的編程操作，僅示出了 A狀態(tài)驗證操作。圖13c描述了圖13a的編程操作，僅示出了 B狀態(tài)驗證操作。圖13d描述了圖13a的編程操作，僅示出了 C狀態(tài)驗證操作。圖14a描述了數(shù)據(jù)狀態(tài)的閾值電壓分布，其中，至少指定數(shù)量的存儲元件具有比目標(biāo)驗證電平小的閾值電壓。圖14b描述了數(shù)據(jù)狀態(tài)的閾值電壓分布，其中，比指定數(shù)量少的存儲元件具有比偏移目標(biāo)驗證電平小的閾值電壓。圖14c描述了數(shù)據(jù)狀態(tài)的閾值電壓分布，其中，比指定數(shù)量少的存儲元件具有比目標(biāo)驗證電平小的閾值電壓。圖15描述了在編程操作期間的數(shù)據(jù)鎖存器的使用。圖16描述了圖IOa的編程處理，其中，階段2的定時基于預(yù)定標(biāo)準(zhǔn)。圖17a_c描述了圖IOa的編程處理，其中，階段2的開始和/或結(jié)束的定時基于自適應(yīng)標(biāo)準(zhǔn)。
具體實施例方式提供了方法和非易失性存儲系統(tǒng)，其中，通過減少驗證操作的數(shù)量來提高編程速度，同時保持窄的閾值電壓分布。適當(dāng)?shù)姆且资源鎯ο到y(tǒng)的ー個示例使用與非快閃存儲器結(jié)構(gòu)，該結(jié)構(gòu)在兩個選擇柵極之間串聯(lián)地布置多個晶體管。串聯(lián)的晶體管和選擇柵極被稱為與非串。例如，參見在2009年6月11日公開并且通過引用被包含在此的美國專利公布2009/0147573。除了與非快閃存儲器之外，也可以使用其他類型的非易失性存儲器。例如，在快閃EEPROM系統(tǒng)中有益的另ー種存儲器單元使用不導(dǎo)電電介質(zhì)材料來·取代導(dǎo)電的浮置柵極，以便以非易失性方式存儲電荷。由氧化硅、氮化硅和氧化硅(“0N0”)形成的三層電介質(zhì)被夾在導(dǎo)電控制柵極和在存儲器單元溝道上的半導(dǎo)體襯底的表面之間。通過從單元溝道向氮化物內(nèi)注入電子來將該單元編程，其中，該電子被俘獲和存儲在有限的區(qū)域中。這個存儲的電荷然后以能夠檢測的方式來改變該單元的溝道的一部分的閾值電壓。通過向氮化物內(nèi)注入熱空穴來擦除該單元?？梢栽诜至褨排渲弥刑峁╊愃频膮g元，其中，摻雜的多晶硅柵極在存儲器單元溝道的一部分上方延伸，以形成獨立的選擇晶體管。在另ー種手段中，使用NROM單元。例如在每ー個NROM單元中存儲兩個比特，其中，ONO電介質(zhì)層跨過在源極和漏極擴(kuò)散之間的溝道延伸。在與漏極相鄰的電介質(zhì)層中定位一個數(shù)據(jù)比特的電荷，并且，在與源極相鄰的電介質(zhì)層中定位另ー個數(shù)據(jù)比特的電荷。通過分別讀取在電介質(zhì)中的在空間上分離的電荷存儲區(qū)域的ニ進(jìn)制狀態(tài)來獲得多態(tài)數(shù)據(jù)存儲。也已知其他類型的非易失性存儲器。圖I是使用単行/列解碼器和讀/寫電路的非易失性存儲系統(tǒng)的框圖。該示根據(jù)ー個實施例的存儲器裝置196，該存儲器裝置196具有用于并行讀取和編程存儲元件的一頁的讀/寫電路。存儲器裝置196可以包括一個或多個存儲器晶粒198。存儲器晶粒198包括存儲元件的ニ維陣列155、控制電路110和讀/寫電路165。在一些實施例中，存儲元件的陣列可以是三維的。能夠經(jīng)由行解碼器130通過字線和經(jīng)由列解碼器160通過位線來尋址存儲器陣列155。讀/寫電路165包括多個感測塊100，并且允許并行地讀取或編程一頁存儲元件。通常，控制器150被包括在同一存儲器裝置196 (例如，可移除存儲卡)中以作為ー個或多個存儲器晶粒198。經(jīng)由線120在主機(jī)和控制器150之間并且經(jīng)由線118在控制器和一個或多個存儲器晶粒198之間傳送命令和數(shù)據(jù)?？刂齐娐?10與讀/寫電路165合作，以對于存儲器陣列155執(zhí)行存儲器操作?？刂齐娐?10包括狀態(tài)機(jī)112、芯片上地址解碼器114和功率控制模塊116。狀態(tài)機(jī)112提供存儲器操作的芯片級控制。芯片上地址解碼器114提供在由主機(jī)或存儲器控制器使用的地址與由解碼器130和160使用的硬件地址之間的地址接ロ。功率控制模塊116在存儲器操作期間控制向字線和位線供應(yīng)的功率和電壓。在一些實現(xiàn)方式中，可以組合圖I的部件中的ー些部件。在各種設(shè)計中，除了存儲元件陣列155之外的部件的ー個或多個(單獨或組合)可以被看作管理或控制電路。例如，ー個或多個管理或控制電路可以包括控制電路110、狀態(tài)機(jī)112、解碼器114/160、功率控制116、感測塊100、讀/寫電路165、控制器150等的任何一個或組合。在另ー個實施例中，非易失性存儲系統(tǒng)使用雙行/列解碼器和讀/寫電路。在陣列的相對側(cè)上以對稱的方式來實現(xiàn)由各種外圍電路對于存儲器陣列155的訪問，使得在姆側(cè)上的接入線和電路的密度被減半。因此，行解碼器被劃分為兩個行解碼器，并且列解碼器被劃分為兩個列解碼器。類似地，讀/寫電路被劃分為從底部連接到位線的讀/寫電路和從陣列155的頂部連接到位線的讀/寫電路。以這種方式，將讀/寫模塊的密度大體減半。圖2是描述感測塊的一個實施例的框圖。將單獨的感測塊100分區(qū)為被稱為感測模塊180的核心部分和公共部分190。在一個實施例中，存在用于每條位線的獨立的感測模塊180和用于ー組多個感測模塊180的ー個公共部分190。在一個示例中，感測塊包括ー個公共部分190和8個感測模塊180。在一組中的感測模塊的每一個經(jīng)由數(shù)據(jù)總線172與相關(guān)聯(lián)的公共部分進(jìn)行通信。感測模塊180包括感測電路170，感測電路170確定在連接的位線中的傳導(dǎo)電流是否大于或小于預(yù)定閾值電平。感測模塊180也包括位線鎖存器182，位線鎖存器182用于設(shè)置關(guān)于連接的位線的電壓條件。例如，在位線鎖存器182中鎖存的預(yù)定狀態(tài)導(dǎo)致連接的位線被拉到指定編程禁止的狀態(tài)(例如，I. 5-3V)。公共部分190包括處理器192、一組數(shù)據(jù)鎖存器194與在該組數(shù)據(jù)鎖存器194和數(shù)據(jù)總線120之間耦合的I/O接ロ 196。處理器192執(zhí)行計算。例如，其功能之一是確定在感測的存儲元件中存儲的數(shù)據(jù)，并且在該組數(shù)據(jù)鎖存器中存儲所確定的數(shù)據(jù)。該組數(shù)據(jù)鎖存器194用于在讀取操作期間存儲由處理器192確定的數(shù)據(jù)比持。它也用于在編程操作期間存儲從數(shù)據(jù)總線120輸入的數(shù)據(jù)比持。所輸入的數(shù)據(jù)比特表示要被編程到存儲器內(nèi)的寫入數(shù)據(jù)。I/O接ロ 196提供在數(shù)據(jù)鎖存器194和數(shù)據(jù)總線120之間的接ロ。也參見圖15關(guān)于用于確定在編程操作期間要執(zhí)行什么驗證操作的、可以在鎖存器中存儲的數(shù)據(jù)。在讀取或感測期間，系統(tǒng)的操作在狀態(tài)機(jī)112的控制下，狀態(tài)機(jī)112控制不同的控制柵極電壓向?qū)ぶ返拇鎯υ墓?yīng)。當(dāng)其步進(jìn)通過與由存儲器支持的各個存儲器狀態(tài)對應(yīng)的各種預(yù)定義的控制柵極電壓時，感測模塊180可以在這些電壓之一處跳開，并且將從感測模塊180經(jīng)由總線172向處理器192提供輸出。在那個點處，處理器192通過考慮感測模塊的跳開事件和關(guān)于從狀態(tài)機(jī)經(jīng)由輸入線193施加的控制柵極電壓的信息來確定結(jié)果產(chǎn)生的存儲器狀態(tài)。處理器192然后計算存儲器狀態(tài)的ニ進(jìn)制編碼，并且向數(shù)據(jù)鎖存器194內(nèi)存儲結(jié)果產(chǎn)生的數(shù)據(jù)比特。在核心部分的另ー個實施例中，位線鎖存器182肩負(fù)兩個責(zé)任，作為用于鎖存感測模塊180的輸出的鎖存器并且也作為如上所述的位線鎖存器。一些實現(xiàn)方式可以包括多個處理器192。在一個實施例中，每ー個處理器192包括輸出線(未示出)，使得輸出線的每條被一起線或。在一些實施例中，輸出線在連接到線或線前被反轉(zhuǎn)。該配置使得在當(dāng)編程處理已經(jīng)完成時的編程驗證處理期間能夠進(jìn)行快速確定，因為接收線或的狀態(tài)機(jī)可以確定何時被編程的所有比特已經(jīng)達(dá)到期望的電平。例如，當(dāng)每ー個比特已經(jīng)達(dá)到其期望的電平時，那個比特的邏輯零被發(fā)送到線或線(或數(shù)據(jù)I被反轉(zhuǎn))。當(dāng)所有的比特輸出數(shù)據(jù)O (或數(shù)據(jù)I被反轉(zhuǎn))吋，則狀態(tài)機(jī)知道結(jié)束編程處理。因為每ー個處理器與8個感測模塊進(jìn)行通信，所以狀態(tài)機(jī)需要將線或線讀取8次，或向處理器192増加邏輯以累積相關(guān)聯(lián)的位線的結(jié)果，使得狀態(tài)機(jī)僅需要讀取一次線或線。類似地，通過正確地選擇邏輯電平，全局狀態(tài)機(jī)可以檢測何時第一比特改變其狀態(tài)，并且因此改變算法。在編程或驗證期間，要編程的數(shù)據(jù)被從數(shù)據(jù)總線120存儲在一組數(shù)據(jù)鎖存器194中。在狀態(tài)機(jī)的控制下的編程操作包括被施加到尋址的存儲元件的控制柵極的一系列編程、電壓脈沖。每ー個編程脈沖被讀回(驗證)跟隨以確定存儲元件是否已經(jīng)被編程到期望的存儲器狀態(tài)。處理器192相對于期望的存儲器狀態(tài)監(jiān)控讀回存儲器狀態(tài)。當(dāng)兩者一致吋，處理器192設(shè)置位線鎖存器182，以便使得將位線拉到指定編程禁止的狀態(tài)。這禁止了耦合到位線的存儲元件進(jìn)ー步編程，即使編程脈沖出現(xiàn)在其控制柵極上。在其他實施例中，處理器初始加載位線鎖存器182，并且感測電路在驗證處理期間將其設(shè)置為禁止值。數(shù)據(jù)鎖存器堆棧194包含與感測模塊對應(yīng)的數(shù)據(jù)鎖存器的堆棧。在一個實施例中，每個感測模塊180有三個數(shù)據(jù)鎖存器。在一些實現(xiàn)方式中(但是不要求)，數(shù)據(jù)鎖存器被實現(xiàn)為移位寄存器，使得其中存儲的并行數(shù)據(jù)被轉(zhuǎn)換為用于數(shù)據(jù)總線120的串行數(shù)據(jù)，井且反之亦然。在該優(yōu)選實施例中，與m個存儲元件的讀/寫塊對應(yīng)的所有數(shù)據(jù)鎖存器可以鏈接在一起，以形成塊移位寄存器，使得可以通過串行傳送來輸入或輸出數(shù)據(jù)塊。具體地說，讀/寫模塊體被適配使得其一組數(shù)據(jù)鎖存器的每ー個依序相對于數(shù)據(jù)總線移入或移出數(shù)據(jù)，就好像它們是用于整個讀/寫塊的移位寄存器的一部分。圖3圖示將存儲器陣列組織為用于全位線存儲器架構(gòu)或用于奇數(shù)偶數(shù)存儲器架 構(gòu)的塊的不例。描述存儲器陣列155的不例性結(jié)構(gòu)。作為ー個不例，描述與非快閃EEPR0M,其被劃分為1，024個塊?？梢酝瑫r擦除在每ー個塊中存儲的數(shù)據(jù)。在一個實施例中，該塊是同時擦除的存儲元件的最小単元。在每ー個塊中，在這個示例中，存在與位線BL0、BL1、...、BL8511對應(yīng)的8，512列。在被稱為全位線(ABL)架構(gòu)(架構(gòu)310)的一個實施例中，可以在讀取和編程操作期間同時選擇塊的所有位線。可以同時編程沿著公共字線并且連接到任何位線的存儲元件。在所提供的示例中，四個存儲元件串聯(lián)以形成與非串。雖然示出在每ー個與非串中包括四個存儲元件，但是可以使用比四個更多或更少(例如，16、32、64或另ー個數(shù)量)。與非串的ー個端子經(jīng)由漏極選擇柵極(連接到選擇柵極漏極線SGD)連接到對應(yīng)的位線，并且另ー個端子經(jīng)由源極選擇柵極(連接到選擇柵極源極線SGS)連接到c源扱。在被稱為奇數(shù)偶數(shù)架構(gòu)(架構(gòu)300)的另ー個實施例中，將位線劃分為偶數(shù)位線 (BLe)和奇數(shù)位線(BLo)。在奇數(shù)/偶數(shù)位線架構(gòu)中，在一個時間編程沿著公共字線并且連接到奇數(shù)位線的存儲元件，而在另一個時間編程沿著公共字線并且連接到偶數(shù)位線的存儲元件。在每個塊中，在這個示例中，存在被劃分為偶數(shù)列和奇數(shù)列的8，512列，并且64個存儲元件被示出在一列中串聯(lián)以形成與非串。在讀取和編程操作的ー種配置期間，同時選擇4，256個存儲元件。被選擇的存儲元件具有相同的字線和相同種類的位線(例如，偶數(shù)或奇數(shù))。因此，可以同時讀取或編程形成邏輯頁面的532字節(jié)的數(shù)據(jù)，并且存儲器的ー個塊可以存儲至少8個邏輯頁(四條字線，每條具有奇數(shù)和偶數(shù)頁)。對于多態(tài)存儲元件，當(dāng)每ー個存儲元件存儲兩個比特的數(shù)據(jù)并且其中這兩個比特的每ー個被存儲在不同的頁面中時，ー個塊存儲16個邏輯頁。也可以使用其他大小的塊和頁。對于ABL或奇數(shù)偶數(shù)架構(gòu)，可以通過下述方式來擦除存儲元件將P阱提高到擦除電壓(例如，20V)，并且將所選擇的塊的字線接地。源極和位線是浮動的。可以對于整個存儲器陣列、獨立塊或作為存儲器裝置的一部分的存儲元件的另ー個單元執(zhí)行擦除。從存儲元件的浮置柵極向P阱區(qū)域傳送電子，使得存儲元件的Vth變?yōu)樨?fù)的。在讀取和驗證操作中，選擇柵極(S⑶和SGS)連接到在2. 5-4. 5V范圍中的電壓，并且未選擇的字線(例如，當(dāng)WL2是選擇的字線時的WLO、WLl和WL3)被提高到讀取通過電壓Vread (通常，在5. 5至8V的范圍中的電壓)，以使得晶體管作為通過柵極。所選擇的字線WL2連接到如下電壓，對于每ー個讀取和驗證操作指定該電壓的電平，以便確定所涉及的存儲元件的Vth是否大于或小于這樣的電平。例如，在ニ電平存儲元件的讀取操作中，可以將所選擇的字線WL2接地，使得檢測到Vth是否大于0V。在用于ニ電平存儲元件的驗證操作中，所選擇的字線WL2連接到例如O. 8V，使得驗證Vth是否已經(jīng)達(dá)到至少O. 8V。源極和P阱在0V。假定為偶數(shù)位線(BLe)的所選擇的位線被預(yù)先充電到例如O. 7V的電平。如果Vth大于在字線上的讀取或驗證電平，則因為不導(dǎo)電存儲元件，所以與感興趣的存儲元件相關(guān)聯(lián)的位線(BLe)的電勢電平保持高電平。另ー方面，如果Vth小于讀取或驗證電平，則所涉及的位線(BLe)的電勢電平降低到低電平，例如，小于O. 5V，因為導(dǎo)電存儲元件將位線放電。存儲元件的狀態(tài)可以由此被連接到位線的電壓比較器感測放大器檢測。注意，上面的示例描述了電壓感測，其中，位線電壓被導(dǎo)電存儲元件放電或保持在與不導(dǎo)電存儲元件相關(guān)聯(lián)的位線的預(yù)先充電的電平。然而，也可以使用電流感測。在電流感測期間，位線電壓被保持得不變，同時監(jiān)控位線電流以檢測導(dǎo)電和不導(dǎo)電存儲元件。
圖4描述了示例的ー組閾值電壓分布和單程編程。對于其中每ー個存儲元件存儲兩個比特的數(shù)據(jù)的情況提供用于存儲元件陣列的示例閾值電壓分布。對于被擦除(E狀態(tài))的存儲兀件提供第一閾值電壓分布400。三個閾值電壓分布402、404和406分別表不編程狀態(tài)A、B和C。在一個實施例中，在E狀態(tài)分布中的閾值電壓是負(fù)的，并且在A、B和C狀態(tài)分布中的閾值電壓是正的?？梢酝ㄟ^下述方式來確定特定狀態(tài)中的存儲元件的數(shù)量保持其閾值電壓被確定為超過對應(yīng)的驗證電平的存儲元件的計數(shù)。每個不同的閾值電壓范圍對應(yīng)于用于ー組數(shù)據(jù)比特的預(yù)定值。在被編程到存儲元件內(nèi)的數(shù)據(jù)和存儲元件的閾值電壓電平之間的特定關(guān)系取決于被采用用于存儲元件的數(shù)據(jù)編碼方案。在一個實施例中，使用格雷碼分配向閾值電壓范圍分配數(shù)據(jù)值，使得如果浮置柵極的閾值電壓錯誤地移位到其相鄰的物理狀態(tài)，則僅將影響ー個比持。一個示例向閾值電壓范圍E分配“ 11”，向閾值電壓范圍A (狀態(tài)A)分配“ 10”，向閾值電壓范圍B (狀態(tài)B)分配“00”，并且向閾值電壓范圍C (狀態(tài)C)分配“01”。然而，在其他實施例中，不使用格雷碼。雖然示出四個狀態(tài)，但是也可以使用其他多態(tài)結(jié)構(gòu)，包括包含比多于或少于四個的狀態(tài)的多態(tài)結(jié)構(gòu)。也提供了三個讀取參考電壓Vra、Vrb和Vrc以從存儲元件讀取數(shù)據(jù)。通過測試給定存儲元件的閾值電壓是否大于或小于Vra、Vrb和Vrc，系統(tǒng)可以確定存儲元件所處于的諸如編程條件的狀態(tài)。而且,提供了三個目標(biāo)驗證參考電壓Vva、Vvb和Vvc。當(dāng)將存儲元件編程為狀態(tài)A時，系統(tǒng)將測試那些存儲元件是否具有大于或等于Vva的閾值電壓。當(dāng)將存儲元件編程為狀態(tài)B時，系統(tǒng)測試存儲元件是否具有大于或等于Vvb的閾值電壓。當(dāng)將存儲元件編程為狀態(tài)C吋，該系統(tǒng)確定存儲元件是否具有大于或等于Vvc的它們的閾值電壓。在被稱為全序列編程的一個實施例中，可以將存儲元件從擦除狀態(tài)E直接地編程為編程狀態(tài)A、B或C的任何ー個。例如，一群要編程的存儲元件可以首先被擦除，使得在該一群中的所有存儲元件在擦除狀態(tài)E中。諸如在圖13a中描繪的一系列編程脈沖然后用于將存儲元件直接編程到狀態(tài)A、B或C內(nèi)。在一些存儲元件被從狀態(tài)E編程為狀態(tài)A時，其他存儲元件被從狀態(tài)E編程為狀態(tài)B并且/或者從狀態(tài)E編程為狀態(tài)C。當(dāng)在WLn上從狀態(tài)E編程為狀態(tài)C時，在WLn-I下的到相鄰的浮置柵極的寄生耦合的數(shù)量達(dá)到最大值，因為與當(dāng)從狀態(tài)E編程為狀態(tài)A或從狀態(tài)E編程為狀態(tài)B時在電荷上的改變作比較在WLn下在浮置柵極上的電荷量上的改變是最大值。當(dāng)從狀態(tài)E向狀態(tài)B編程時，與相鄰的浮置柵極的耦合量較小。當(dāng)從狀態(tài)E向狀態(tài)A編程時，進(jìn)ー步減少了耦合量。另ー個選擇是使用低和高驗證電平來用于ー個或多個數(shù)據(jù)狀態(tài)。例如，VvaL和Vva分別是用于A狀態(tài)的低和高驗證電平，并且VvbL和Vvb分別是用于B狀態(tài)的低和高驗證電平。低驗證電平是偏離最后或目標(biāo)驗證電平的偏移驗證電平。偏移驗證電平可能根據(jù)編程方案大于目標(biāo)驗證電平。而且，驗證電平可以表示電壓或電流。在編程期間，當(dāng)被編程為作為目標(biāo)狀態(tài)的A狀態(tài)的存儲元件的閾值電壓超過VvaL時，存儲元件的編程速度例如通過下述方式慢下來將相關(guān)聯(lián)的位線電壓提高到在編程或非禁止電平和全禁止電平之間的電平。這通過避免在閾值電壓上的大步長增大而提供了更 大的精度，因此提供了更窄的Vt分布。當(dāng)閾值電壓達(dá)到Vva時，存儲元件被阻止進(jìn)ー步編程。類似地，當(dāng)被編程為作為目標(biāo)狀態(tài)的B狀態(tài)的存儲元件的閾值電壓超過VvbL時,存儲元件的編程速度慢下來，并且，當(dāng)閾值電壓達(dá)到Vvb時，存儲元件被阻止進(jìn)ー步編程。這種編程技術(shù)已經(jīng)被稱為快速通過寫入或雙驗證技術(shù)。注意，在ー種手段中，雙驗證電平不用于最高狀態(tài)，因為較寬的Vt分布通常是可接受的。相反，雙驗證電平可以用于大于擦除狀態(tài)并且小于最高狀態(tài)的編程狀態(tài)。在八狀態(tài)編程的示例中，對于ー個擦除狀態(tài)和七個編程狀態(tài)A-G，可以將雙驗證電平用于例如中間狀態(tài)A-F。也可能每ー個狀態(tài)使用三個或更多驗證電平，使得以全速編程存儲元件，直到它達(dá)到第一驗證電平，然后以中速編程存儲元件，直到它達(dá)到第二驗證電平，然后以低速編程存儲元件，直到它達(dá)到第三和最后驗證電平，其后，其被阻止編程。圖5圖示了編程多態(tài)存儲元件的雙程技術(shù)的示例，該多態(tài)存儲元件存儲兩個不同頁的數(shù)據(jù)，該兩頁是下頁和上頁。通過重復(fù)來自圖4的閾值電壓分布400、402、404和406來描繪四個狀態(tài)。這些狀態(tài)和它們表示的比特是狀態(tài)E (11)、狀態(tài)A (10)、狀態(tài)B (00)和狀態(tài)C (01)。對于狀態(tài)E，兩頁存儲“I”。對于狀態(tài)A，下頁存儲“0”，并且上頁存儲“I”。對于狀態(tài)B，兩頁存儲“O”。對于狀態(tài)C，下頁存儲“1”，并且上頁存儲“O”。注意，雖然已經(jīng)向狀態(tài)的每ー個分配了特定比特模式，但是也可以分配不同的比特模式。在第一編程通過中，根據(jù)要被編程到下邏輯頁內(nèi)的比特來設(shè)置存儲元件的閾值電壓電平。如果那個比特是邏輯“ 1”，則不改變閾值電壓，因為作為已經(jīng)早期被擦除的結(jié)果，它在適當(dāng)?shù)臓顟B(tài)中。然而，如果要編程的比特是邏輯“0”，則存儲元件的閾值電平被提高到狀態(tài)A，如箭頭500所示。這結(jié)束了第一編程通過。在第二編程通過中，根據(jù)要被編程到上邏輯頁內(nèi)的比特來設(shè)置存儲元件的閾值電壓電平。如果上邏輯頁比特要存儲邏輯“1”，則不出現(xiàn)編程，因為根據(jù)下頁比特的編程，存儲元件在狀態(tài)E或A之一中，兩者都承載上頁比特“ I ”。如果上頁比特是邏輯“O”，則移位閾值電壓。如果第一通過導(dǎo)致存儲元件留在擦除狀態(tài)E中，則在第二階段中，存儲元件被編程使得閾值電壓被提高到在狀態(tài)C內(nèi)，如箭頭520所示。如果作為第一編程通過的結(jié)果存儲元件已經(jīng)被編程到狀態(tài)A內(nèi)，則在第二通過中進(jìn)一步編程存儲元件，使得閾值電壓被提高到在狀態(tài)B內(nèi)，如箭頭510所示。在這個示例中，也可以分別對于A和B數(shù)據(jù)狀態(tài)使用偏移驗證電平VvaL和VvbL。第二通過的結(jié)果是將存儲元件編程到被指定存儲上頁的邏輯“O”的狀態(tài)內(nèi)，而不改變下頁的數(shù)據(jù)。在圖4和圖5兩者中，與在相鄰的字線上的浮置柵極的耦合量取決于最后的狀態(tài)。在一個實施例中，如果可獲得下和上頁數(shù)據(jù)，則可以建立系統(tǒng)以執(zhí)行全序列寫入。如果不可獲得足夠的數(shù)據(jù)，則編程處理可以使用所接收的數(shù)據(jù)來編程下頁數(shù)據(jù)。當(dāng)接收到隨后的數(shù)據(jù)時，系統(tǒng)然后將上頁編程。在另ー個實施例中，系統(tǒng)可以在將下頁編程的模式中開始寫入，并且如果隨后接收到足夠的數(shù)據(jù)以填充整個(或大部分)字線存儲元件則轉(zhuǎn)換為全序列編程模式。圖6a_c公開了將非易失性存儲器編程的另ー個處理，其通過下述方式減少了浮置柵極對于浮置柵極耦合的影響對于任何特定的存儲元件，在寫入在前的頁面的相鄰存儲元件后，寫入相對于特定頁面的那個特定存儲元件。在ー種示例實現(xiàn)方式中，非易失性存 儲元件使用四個數(shù)據(jù)狀態(tài)來存儲每ー個存儲元件的數(shù)據(jù)的兩個比持。例如，假定狀態(tài)E是擦除狀態(tài)，并且狀態(tài)A、B和C是編程狀態(tài)。狀態(tài)E存儲數(shù)據(jù)11。狀態(tài)A存儲數(shù)據(jù)01。狀態(tài)B存儲數(shù)據(jù)10。狀態(tài)C存儲數(shù)據(jù)00。這是非格雷編碼的示例，因為兩個比特在相鄰的狀態(tài)A和B之間改變。也可以使用數(shù)據(jù)向物理數(shù)據(jù)狀態(tài)的其他編碼。每ー個存儲元件存儲兩頁的數(shù)據(jù)。為了指示的目的，這些頁的數(shù)據(jù)將被稱為上頁和下頁；然而，可以向它們給出其他標(biāo)簽。參考狀態(tài)A，上頁存儲比特0，并且下頁存儲比特I。參考狀態(tài)B，上頁存儲比特1，并且下頁存儲比特O。參考狀態(tài)C，兩頁存儲比特數(shù)據(jù)O。編程處理是兩步處理。在第一步驟中，編程下頁。如果下頁要保留數(shù)據(jù)1，則存儲元件狀態(tài)保持在狀態(tài)E處(分布600)。如果數(shù)據(jù)要被編程為0，則存儲元件的電壓的閾值被提高使得將存儲元件編程為狀態(tài)B’(分布610)。圖6a因此示出存儲元件從狀態(tài)E至狀態(tài)B’的編程。狀態(tài)B’是中間狀態(tài)B ;因此,將驗證點描繪為小于Vvb的Vvb’。在一個實施例中，在從狀態(tài)E向狀態(tài)B’編程存儲元件后，然后相對于其下頁來編程在與非串中的其相鄰的存儲元件(WLn+Ι)。這具有將用于狀態(tài)B’的閾值電壓分布加寬為作為圖6b的閾值電壓分布612描繪的閾值電壓分布的效果。當(dāng)編程上頁時將補(bǔ)救閾值電壓分布的這種明顯加寬。也加寬了 E狀態(tài)，如分布602描繪。圖6c描述了將上頁編程的處理。如果存儲元件在擦除狀態(tài)E中并且上頁要保持在I，則存儲元件將保持在狀態(tài)E (分布602 )。如果存儲元件在狀態(tài)E中并且其上頁數(shù)據(jù)要被編程為0，則將提高存儲元件的閾值電壓，使得存儲元件在狀態(tài)A中(分布604)。如果存儲元件在中間閾值電壓分布612中并且上頁數(shù)據(jù)要保持在1，則該存儲元件將被編程為最后狀態(tài)B (分布606)。如果存儲元件在中間閾值電壓分布612中并且上頁數(shù)據(jù)要變?yōu)閿?shù)據(jù)0，則將提高存儲元件的閾值電壓，使得該閾值電壓在狀態(tài)C中(分布608)。在這個示例中，也可以對于A和B數(shù)據(jù)狀態(tài)使用偏移驗證電平。由圖6a-c描繪的處理減少了浮置柵極對于浮置柵極耦合的影響，因為僅相鄰的存儲元件的上頁編程對于給定存儲元件的明顯閾值電壓有影響。替代狀態(tài)編碼的實例是當(dāng)上頁數(shù)據(jù)是I時從分布612向狀態(tài)C移動，并且當(dāng)上頁數(shù)據(jù)是O時從分布612移動到狀態(tài)B。雖然圖6a_c提供了相對于四個數(shù)據(jù)狀態(tài)和兩頁數(shù)據(jù)的示例，但是所教導(dǎo)的思想可以被應(yīng)用到具有多于或少于四個的狀態(tài)和多于或少于2個的頁面的其他實現(xiàn)方式。例如，當(dāng)前計劃或生產(chǎn)具有每ー個存儲元件8個或16個狀態(tài)的存儲器裝置。圖7描述了ー組存儲元件的多程編程操作。所描述的部件可以是更大的ー組存儲元件、字線和位線的子集。在ー種可能的編程操作中，在第一編程通過中編程諸如存儲元件702、704和706的在WLn-I上的存儲元件。通過帶圓圈的“I”來表示這個步驟。接著(“2”)，在第一編程通過中編程諸如存儲元件712、714和716的在WLn上的存儲元件。在這個示例中，當(dāng)選擇字線來用于編程時，驗證操作在每ー個編程脈沖后出現(xiàn)。在WLn上的驗證操作期間，一個或多個驗證電壓被施加到WLn，并且向包括WLn-I和WLn+Ι的剩余的字線施加通過電壓。通過電壓用于接通(使得導(dǎo)通)未選擇的存儲元件，使得可以對于選擇的字線出現(xiàn)感測操作。接著(“3”)，在第二編程通過中將在WLn-I上的存儲元件編程。接著(“4”)，在第一編程通過中將在WLn+Ι上的存儲元件編程。接著(“5”)，在第二編程通過中將在WLn上的存儲元件編程到它們最后的各個狀態(tài)。因為在WLn+Ι上的編程，通過耦合來影響在WLn上的存儲元件，該耦合趨向于提高 和加寬每ー個狀態(tài)的它們的閾值電壓分布。這可以在單程或多程編程期間出現(xiàn)。在單程通過編程中，在移動到諸如WLn-I的下一條字線、然后WLn、然后WLn+Ι之前完全將每條字線編程。圖8a描述了編程操作的編程迭代，其中，對于每ー個數(shù)據(jù)狀態(tài)使用ー個驗證電平。編程迭代通常指的是編程操作的循環(huán)，該編程操作由在對應(yīng)的循環(huán)中的多個連續(xù)的編程迭代構(gòu)成?？梢酝ㄟ^下述方式來執(zhí)行編程迭代通過例如經(jīng)由選擇的字線向ー組選擇的存儲元件施加一個或多個編程脈沖，隨后選用地通過ー個或多個驗證操作。驗證操作通常指的是使用感測過程相對于諸如電壓或電流的驗證電平測試ー個或多個選擇的存儲元件的過程。在這個示例中，編程迭代包括具有幅度Vpgm的編程脈沖，其后是涉及目標(biāo)驗證電壓Vva、Vvb和Vvc的驗證操作。圖Sb描述了其中對于ー些數(shù)據(jù)狀態(tài)使用兩個驗證電平的編程操作的編程迭代。在該手段中，相對于圖8a加入偏移驗證電平VvaL和VvbL。當(dāng)存儲元件被驗證為已經(jīng)達(dá)到其目標(biāo)數(shù)據(jù)的偏移驗證電平時，例如通過提高相關(guān)聯(lián)的位線電壓來將其編程速度慢下來。結(jié)果，可以實現(xiàn)更緊的閾值電壓分布。然而，該益處被因為在偏移驗證電平處需要的額外驗證操作導(dǎo)致的另外的編程時間的缺點抵消。理想地，當(dāng)偏移驗證電平最有效時應(yīng)當(dāng)保守地使用它們，以優(yōu)化相對于代價的益處。圖9a描述了ー組存儲元件的自然編程的閾值電壓分布。通常，當(dāng)使用雙驗證方案時，在編程迭代中使用偏移驗證電平和目標(biāo)驗證電平兩者。這最大化了相對于雙驗證電平測試的存儲元件的數(shù)量。在一些情況下，不使用目標(biāo)驗證電平，直到一個或多個存儲元件已經(jīng)滿足偏移驗證電平。然而，因為ー組存儲元件的自然編程的閾值電壓分布很寬，所以事實上有可能跳過使用偏移驗證電平的驗證操作的ー些，并且同時仍然將存儲元件的大多數(shù)進(jìn)行雙驗證操作。該手段最小化了因為雙驗證電平的使用導(dǎo)致的在編程時間上的増大，同時仍然保持使得閾值電壓分布更緊的益處的大多數(shù)。描述了示例的一組存儲元件的自然編程的閾值電壓分布，其中，X軸指示閾值電壓，并且在對數(shù)尺度上I軸指示存儲元件的數(shù)量。該分布在這個示例中一般相對于3. OV的平均值或中點是對稱的。而且，在這個示例中，該分布具有4V的寬度。一組存儲単元的自然編程的閾值電壓分布是當(dāng)存儲單元接收相同的ー個或多個脈沖時獲得的閾值電壓分布。它反映了大量的存儲元件的自然物理和電學(xué)變化。存在有助于該變化的許多因素，諸如有源層(存儲元件寬度)大小、溝道長度、隧道氧化物厚度、隧道氧化物局部變薄、浮置柵極的形狀、多晶硅之間的ONO厚度以及源極漏極重疊區(qū)域等。圖9b描述了對于圖9a的自然編程閾值電壓分布的不同掃描部分分別相對的存儲元件的累積百分比。X軸描述了閾值電壓，并且I軸描述了作為百分比的存儲元件的一部分。通常，存儲元件的較大部分具有相對接近平均值的閾值電壓，并且存儲元件的較小部分具有相對于平均值較遠(yuǎn)的閾值電壓。為了提供用于所有存儲元件的雙驗證方案，需要掃描整個自然編程閾值電壓分布寬度。例如，如果Λ =4V，并且使用O. 2V的編程步長大小，則需要在偏移和目標(biāo)驗證電平的姆ー個處的大約4/0. 2=20個驗證操作來保證姆ー個存儲元件進(jìn)行雙驗證方案。相反,如果諸如90%的存儲元件的減小的部分進(jìn)行雙驗證方案，則僅需要自然編程Vth分布附近的大約I. 5V掃描，如所示。因此，為了使用偏移驗證電平來驗證存儲元件的90%，我們僅需要大約I. 5/0. 2 ^ 8的驗證操作。結(jié)果，即使對于在偏移驗證操作的數(shù)量上的顯著減少，例如， 從20減少到8，也可以對于存儲元件的大多數(shù)實現(xiàn)雙驗證方案的益處?？梢詧?zhí)行偏移驗證操作的數(shù)量和最后編程Vth分布的優(yōu)化以識別在編程時間和Vth分布之間的最佳折中。下面詳細(xì)描述示例編程方案。圖IOa描述了第一編程操作。在這個示例中，編程操作包括三個階段。在第一階段(步驟1000)中，對于由數(shù)據(jù)狀態(tài)X表示的給定數(shù)據(jù)狀態(tài)僅執(zhí)行作為使用目標(biāo)驗證電平的驗證操作的目標(biāo)驗證操作。不執(zhí)行作為使用諸如相對于目標(biāo)的偏移的偏移驗證電平的驗證操作的偏移驗證操作。在第二階段(步驟1002)中，對于數(shù)據(jù)狀態(tài)X執(zhí)行目標(biāo)和偏移驗證操作。在第三階段(步驟1004)中，僅對于數(shù)據(jù)狀態(tài)X執(zhí)行目標(biāo)驗證操作，直到結(jié)束了編程。通?？梢詫τ诒痪幊虨槎鄠€數(shù)據(jù)狀態(tài)的存儲元件并行地執(zhí)行圖IOa-IOc的編程操作。圖IOb描述了第二編程操作。在這個示例中，編程操作包括兩個階段。在第一階段中(步驟1010)，僅對于給定的數(shù)據(jù)狀態(tài)X執(zhí)行目標(biāo)驗證操作。不執(zhí)行偏移驗證操作。在第二階段(步驟1012)中，對于數(shù)據(jù)狀態(tài)X執(zhí)行目標(biāo)和偏移驗證操作，直到編程結(jié)束。圖IOc描述了第三編程操作。在這個示例中，編程操作包括兩個階段。在第一階段(步驟1020)中，對于數(shù)據(jù)狀態(tài)X執(zhí)行目標(biāo)和偏移驗證操作。在第二階段(步驟1022)中，僅對于數(shù)據(jù)狀態(tài)X執(zhí)行目標(biāo)驗證操作，直到編程結(jié)束。不執(zhí)行偏移驗證操作。圖Ila描述了圖IOa的編程操作的階段I的示例編程迭代，其中，對于目標(biāo)數(shù)據(jù)狀態(tài)執(zhí)行目標(biāo)驗證操作。在這個示例中，僅考慮作為要被編程為B狀態(tài)的存儲元件的B狀態(tài)存儲元件。每ー個迭代包括具有幅度Vpgm的編程脈沖，其后是具有幅度Vvb的驗證脈沖。在ー種手段中，Vpgm隨著每一個連續(xù)的編程迭代來逐步地増大。階段I可以當(dāng)編程迭代的數(shù)量或循環(huán)計數(shù)N小于指定的循環(huán)計數(shù)值START_VL使得N〈START_VL時出現(xiàn)。在圖lla-c中的虛線表示其中執(zhí)行比特掃描的時間段。如下結(jié)合圖15進(jìn)ー步所述，這可以涉及讀取與存儲元件的位線相關(guān)聯(lián)的鎖存器以確定閾值電壓或諸如電流的其他可測量特性是否大于或小于諸如目標(biāo)和偏移驗證電平的比較電平。該信息可以用于自適應(yīng)地觸發(fā)在編程階段之間的過渡，如下進(jìn)ー步所述。
圖Ilb描述了圖IOa的編程操作的階段2的示例編程迭代，其中，對于目標(biāo)數(shù)據(jù)狀態(tài)執(zhí)行偏移和目標(biāo)驗證操作。再一次，僅考慮B狀態(tài)存儲元件。姆ー個迭代包括具有幅度Vpgm的編程脈沖，其后跟隨具有幅度VvbL的偏移驗證脈沖，其后跟隨具有幅度Vvb的目標(biāo)驗證脈沖。當(dāng)START_VL彡N<END_VL時階段2可以出現(xiàn)。END_VL可以是預(yù)定數(shù)量的編程迭代，或在編程期間自適應(yīng)地確定END_VL。圖Ilc描述了圖IOa的編程操作的階段3的示例編程迭代，其中，對于每一個目標(biāo)數(shù)據(jù)狀態(tài)執(zhí)行目標(biāo)驗證操作。再一次，僅考慮B狀態(tài) 存儲元件。姆ー個迭代包括具有幅度Vpgm的編程脈沖，其后跟隨具有幅度Vvb的目標(biāo)驗證脈沖。階段3可以當(dāng)N > END_VL時出現(xiàn)。通過適當(dāng)?shù)卦O(shè)置START_VL和END_VL，可以找到最佳條件，該最佳條件表示在具有短編程時間和具有用于不同的數(shù)據(jù)狀態(tài)的窄Vth分布之間的最佳折中。圖12描述了涉及數(shù)據(jù)狀態(tài)A、B和C的編程操作，其中，對于狀態(tài)A和B的每ー個執(zhí)行偏移和目標(biāo)驗證操作，并且，對于狀態(tài)C執(zhí)行目標(biāo)驗證操作。在這個編程操作1200中，使用四個數(shù)據(jù)狀態(tài)。在此的技術(shù)可以被擴(kuò)展到使用其他數(shù)量的數(shù)據(jù)狀態(tài)，諸如8個或16個數(shù)據(jù)狀態(tài)。X軸表示不必然等距離的連續(xù)時間點，并且y軸表示電壓幅度。描述17個編程脈沖 1210、1215、1220、1225、1230、1235、1240、1245、1250、1255、1260、1265、1270、1275、1280、1285和1290的序列。施加每ー個脈沖，并且對應(yīng)的編程迭代在相應(yīng)的時間點tl-tl7處開始。除了第一編程脈沖1210之外，每ー個編程脈沖被ー個或多個驗證脈沖跟隨。例如，編程脈沖1215被驗證脈沖1205跟隨。通常，有可能延遲給定狀態(tài)的驗證操作，直到預(yù)定的編程迭代。在該情況下，延遲狀態(tài)A的驗證操作，直到第二編程迭代。在一些實施例中，A狀態(tài)驗證操作在第一編程脈沖后立即開始。對于ー組編程迭代1201,在姆ー個編程脈沖后執(zhí)行使用VvaL和Vva的驗證操作。對于ー組編程迭代1202,在姆ー個編程脈沖后執(zhí)行使用VvaL、Vva、Vvbl和Vvb的驗證操作。對于ー組編程迭代1203,在姆ー個編程脈沖后執(zhí)行使用VvbL、Vvb和Vvc的驗證操作。對于ー組編程迭代1204，在每ー個編程脈沖后執(zhí)行使用Vvc的驗證操作。如所述，未優(yōu)化該手段，因為一致地執(zhí)行偏移和目標(biāo)驗證操作。圖13a描述了涉及數(shù)據(jù)狀態(tài)A、B和C的編程操作，其中(a)對于狀態(tài)A和B的姆ー個，初始執(zhí)行目標(biāo)驗證操作，其后是偏移和目標(biāo)驗證操作，其后是目標(biāo)驗證操作；以及，(b)對于狀態(tài)C，執(zhí)行目標(biāo)驗證操作。在這個編程操作1300中，使用四個數(shù)據(jù)狀態(tài)。描述17個編程脈沖 1310、1315、1320、1325、1330、1335、1340、1345、1350、1355、1360、1365、1370、1375、1380、1385和1390的序列。施加每ー個脈沖，并且對應(yīng)的編程迭代在相應(yīng)的時間點tl-tl7處開始。除了第一編程脈沖1310之外，每ー個編程脈沖被ー個或多個驗證脈沖跟隨。具體地說，對于ー組編程迭代1301，在每ー個編程脈沖后執(zhí)行使用Vva的驗證操作。對于ー組編程迭代1302，在每ー個編程脈沖后執(zhí)行使用VvaL和Vva的驗證操作。對于ー組編程迭代1303，在每ー個編程脈沖后執(zhí)行使用VvaL、Vva和Vvb的驗證操作。對于ー組編程迭代1304,在姆ー個編程脈沖后執(zhí)行使用Vva、VvbL和Vvb的驗證操作。對于ー組編程迭代1306，在每ー個編程脈沖后執(zhí)行使用VvbL、Vvb和Vvc的驗證操作。對于ー組編程迭代1307，在每ー個編程脈沖后執(zhí)行使用Vvb和Vvc的驗證操作。對于ー組編程迭代1308，在每ー個編程脈沖后執(zhí)行使用Vvc的驗證操作。
圖13b描述了圖13a的編程操作，用于僅示出A狀態(tài)驗證操作。通過分別觀察具有公共目標(biāo)數(shù)據(jù)狀態(tài)的存儲元件的編程，可以獲得進(jìn)ー步的洞察。在此，描述A狀態(tài)存儲元件的編程。省略其他狀態(tài)的驗證脈沖。示出A狀態(tài)驗證電平Vva和VvaL。NAVstart表示編程迭代，在其，驗證操作對于A狀態(tài)開始。在這個示例中，NAVstart=2,使得驗證操作對于A狀態(tài)在t2在第二編程迭代開始?？梢岳珙A(yù)定NAVstart。在ー組編程迭代1301期間，執(zhí)行使用Vva但是不使用VvaL的驗證操作。這對應(yīng)于A狀態(tài)存儲元件的三階段編程操作的階段1，諸如結(jié)合圖IOa描述的那樣。在這個示例中，在階段I中執(zhí)行整數(shù)數(shù)量的NI = 2迭代。在t4處，用于A狀態(tài)存儲元件的三階段編程操作的階段2。在這個階段中，執(zhí)行編程迭代1302和1303，其中，執(zhí)行使用VvaL和Vva兩者的驗證操作?？梢砸圆煌姆绞絾与A段2。在ー種可能的手段中，在階段I中完成指定數(shù)量的編程迭代(由值A(chǔ)l表示)后啟動階段2?；蛘?，可以在編程期間自適應(yīng)地確定用于開始階段2的時間。在ー種手段中，當(dāng)至少指定數(shù)量的A狀態(tài)存儲元件已經(jīng)達(dá)到Vva(或者,不少于指定數(shù)量的A狀態(tài)存儲元件已經(jīng)達(dá)到Vva)時階段2開始。當(dāng)至少指定數(shù)量的A狀態(tài)存儲元件已經(jīng)達(dá)到VvL時(或不少于 指定數(shù)量的A狀態(tài)存儲元件已經(jīng)達(dá)到VvaL,即，當(dāng)還沒有達(dá)到VvaL的A狀態(tài)存儲元件的數(shù)量比指定數(shù)量少時)，階段2可以結(jié)束。在這個示例中，在階段2中執(zhí)行整數(shù)數(shù)量N2 = 4個迭代。編程迭代1304僅使用Vva來執(zhí)行驗證操作。這對應(yīng)于用于A狀態(tài)存儲元件的三階段編程操作的階段3。在這個示例中，在階段3中執(zhí)行整數(shù)數(shù)量N3 = 2個迭代。當(dāng)至少指定數(shù)量的A狀態(tài)存儲元件的Vth超過Vva或不少于指定數(shù)量的A狀態(tài)存儲元件的Vth不超過Vva時，狀態(tài)A的編程可以結(jié)束。圖13c描述了圖13a的編程操作，用于僅示出B狀態(tài)驗證操作。B狀態(tài)存儲元件的驗證通常可以對應(yīng)于如圖13c中所述的A狀態(tài)的存儲元件的驗證，但是在時間上延遲。通常，不必開始用于B狀態(tài)存儲元件的驗證操作，直到已經(jīng)出現(xiàn)了其中已經(jīng)驗證了 A狀態(tài)存儲元件的多個編程迭代。描述B狀態(tài)存儲元件的編程。省略其他狀態(tài)的驗證脈沖。示出B狀態(tài)驗證電平Vvb和VvbL。NBVstart表示在其驗證操作對于B狀態(tài)開始的編程迭代。在這個示例中，NBVstart=6,使得驗證操作在t6在第六編程迭代對于B狀態(tài)開始?？梢灶A(yù)定NBVstart，或者在編程期間自適應(yīng)地確定NBVstart。在ー組編程迭代1303期間，執(zhí)行使用Vvb但是不使用VvbL的驗證操作。這對應(yīng)于用于狀態(tài)B存儲元件的三階段編程操作的階段1，諸如結(jié)合圖IOa所述。在這個示例中，在階段I中執(zhí)行NI = 2個迭代。在t8處，用于狀態(tài)B存儲元件的三階段編程操作開始。在該階段中，執(zhí)行編程迭代1302、1304和1306，其中，執(zhí)行使用VvbL和Vvb兩者的驗證操作?？梢砸圆煌姆绞絾与A段2。在ー種可能的手段中，在階段I中完成指定數(shù)量的編程迭代(由值Λ2表示)后啟動階段2?；蛘?，自適應(yīng)地確定用于開始階段2的時間。而且，可以以不同的方式來設(shè)置階段2的持續(xù)時間。在ー種手段中，將該持續(xù)時間設(shè)置為固定數(shù)量的編程迭代。在另ー種手段中，自適應(yīng)地確定用于開始或結(jié)束階段2的時間，如結(jié)合A狀態(tài)所述。在這個示例中，在階段I中執(zhí)行N2=4個迭代。編程迭代1307僅使用Vvb來執(zhí)行驗證操作。這對應(yīng)于用于B狀態(tài)存儲元件的三階段編程操作的階段3。圖13d描述了圖13a的編程操作，用于僅示出C狀態(tài)驗證操作。在這個示例中，C狀態(tài)是最高狀態(tài)，并且不進(jìn)行雙驗證方案，雖然使用雙驗證方案也是可能的。C狀態(tài)存儲元件的驗證相對于A和B狀態(tài)存儲元件的驗證在時間上被延遲。通常，不必開始對于C狀態(tài)存儲元件的驗證操作，直到已經(jīng)出現(xiàn)了其中已經(jīng)驗證了 B狀態(tài)存儲元件的多個編程迭代。描述了 C狀態(tài)存儲元件的編程。省略用于其他狀態(tài)的驗證脈沖。示出C狀態(tài)驗證電平Vvc。NCVstart表示在其驗證操作對于C狀態(tài)開始的編程迭代。在這個示例中，NCVstart=IO,使得驗證操作在110在第十編程迭代處對于B狀態(tài)開始?？梢灶A(yù)定NCVstart,或者在編程期間自適應(yīng)地確定NCVstart。在ー組編程迭代1306、1307和1308期間，執(zhí)行使用Vvc的驗證操作。對于狀態(tài)C實現(xiàn)僅ー個驗證階段。在這個示例中，執(zhí)行N3=8個迭代，其后，對于所有的存儲元件完成編程。
NI、N2和N3的值可以對于不同的狀態(tài)不同。而且，在NI個編程迭代的第一階段的第一編程迭代開始后，N2個編程迭代的第二階段的第一編程迭代可以開始預(yù)定數(shù)量的編程迭代。類似地，N3個編程迭代的第三階段的第一編程迭代可以開始在第一階段的第一編程迭代后的預(yù)定數(shù)量的編程迭代或者在第一階段的第一編程迭代后的預(yù)定數(shù)量的編程迭代。圖14a描述了數(shù)據(jù)狀態(tài)的閾值電壓分布，其中，至少指定數(shù)量的存儲元件具有小于目標(biāo)驗證電平的閾值電壓。對于作為代表狀態(tài)的狀態(tài)A提供瞬時的Vth分布1400。在此的討論也可以在加上必要的變更的情況下適用于其他狀態(tài)。也描述偏移驗證電平VvaL和目標(biāo)驗證電平Vva。在編程期間，A狀態(tài)存儲元件的閾值電壓逐漸地増大，直到A狀態(tài)存儲元件的特定部分具有大于Vva的Vth。例如，Vth分布區(qū)域1402表示對于其而言Vth>Vva的A狀態(tài)存儲元件，并且Vth分布區(qū)域1404表示對于其而言Vth ( Vva的A狀態(tài)存儲元件。在諸如與公共字線相關(guān)聯(lián)的存儲元件的一組存儲元件中，在不同的狀態(tài)中的存儲元件的分布通常是均勻的，使得在假定總共存在四個數(shù)據(jù)狀態(tài)的情況下要被編程為例如A狀態(tài)的存儲元件的數(shù)量是在該組中的全部存儲元件的大約1/4。如果存在例如8個數(shù)據(jù)狀態(tài)，則要被編程為例如給定狀態(tài)的存儲元件的數(shù)量是在該組中的全部存儲元件的大約1/8?？梢栽O(shè)置標(biāo)準(zhǔn)，使得當(dāng)對于第一數(shù)量的A狀態(tài)存儲元件而言Vth>Vva或?qū)τ诘诙?shù)量的存儲元件而言Vth ^ Vva時，用于A狀態(tài)存儲元件的編程操作的階段2開始。通常，驗證對于第一數(shù)量的A狀態(tài)存儲元件而言的Vth>Vva更快并且因此更有效，因為區(qū)域1402表示比區(qū)域1404更少的存儲元件?？梢允褂孟旅孢M(jìn)ー步描述的比特掃描技術(shù)來確定是否滿足這些條件的任何ー個。具有至少Vva的Vth所需的存儲元件的數(shù)量(NAl)可以較小,諸如全部A狀態(tài)存儲元件的1-5%。因此，當(dāng)滿足這個條件時，可以結(jié)束階段1，并且可以開始階段2。另ー種手段是在滿足該條件后等待諸如1-2個的指定數(shù)量的編程迭代。圖14b描述了數(shù)據(jù)狀態(tài)的閾值電壓分布，其中，少于指定數(shù)量的存儲元件具有小于偏移目標(biāo)驗證電平的閾值電壓。在編程繼續(xù)后，Vth分布從圖14a的分布1400向圖14b的分布1410増大。這可以在編程操作的階段2期間出現(xiàn)。此處，A狀態(tài)存儲元件的特定部分具有大于VvaL的Vth。例如，Vth分布區(qū)域1412表示對于其而言Vth彡VvaL的A狀態(tài)存儲元件，并且Vth分布區(qū)域1414表示對于其而言Vth>VvaL的A狀態(tài)存儲元件。在編程操作的階段2期間，在驗證操作中使用VvaL和Vva兩者。因此，有可能確定A狀態(tài)存儲元件的大多數(shù)的Vth何時已經(jīng)達(dá)到VvaL，并且使用其來作為結(jié)束編程操作的階段2和開始編程操作的階段3的觸發(fā)器。通常，驗證對于第一數(shù)量的A狀態(tài)存儲元件而言的Vth ( VvaL更快并且因此更有效，因為區(qū)域1412表示比區(qū)域1414更少的存儲元件?？梢允褂孟旅孢M(jìn)ー步描述的比特掃描技術(shù)來確定是否滿足這些條件的任何ー個。具有小于VvaL的Vth的存儲元件的數(shù)量(NA2)可以較小，諸如所有A狀態(tài)存儲元件的1-10%。因此，當(dāng)滿足這個條件時，可以結(jié)束階段2，并且開始階段3。另ー種手段是在滿足該條件后等待諸如1-2的指定數(shù)量的編程迭代。用于指定數(shù)量的存儲元件的Vth〈VvaL的條件被稱為比特忽略標(biāo)準(zhǔn)，因為它指定當(dāng)滿足該條件時可以忽略的、諸如存儲元件的比特的數(shù)量。即，一旦滿足該條件，則不相對于VvaL測試還沒有達(dá)到VvaL的A狀態(tài)存儲元件。圖14c描述了數(shù)據(jù)狀態(tài)的閾值電壓分布，其中，少于指定數(shù)量的存儲元件具有小 于目標(biāo)驗證電平的閾值電壓。在編程繼續(xù)后，Vth分布從圖14b的分布1410向圖14c的分布1420増大。這可以在編程操作的階段3期間出現(xiàn)。在這一點，A狀態(tài)存儲元件的特定部分具有大于Vva的Vth。例如，Vth分布區(qū)域1422表示對于其而言Vth ^ Vva的A狀態(tài)存儲元件，并且Vth分布區(qū)域1424表示對于其而言Vth>Vva的A狀態(tài)存儲元件。在編程操作的階段3期間,在驗證操作中使用Vva。當(dāng)幾乎全部A狀態(tài)存儲元件的Vth已經(jīng)達(dá)到Vva時，這可以被用作結(jié)束階段3并且由此結(jié)束編程操作的觸發(fā)器。Vt分布區(qū)域1422可以比區(qū)域1402寬(更弱的斜率)，因為該分布的部分(區(qū)域1422)還沒有被驗證，并且因此還沒有變窄。通常，驗證對于第一數(shù)量的A狀態(tài)存儲元件而言的Vth ( VvaL更快并且因此更有效，因為區(qū)域1422表示比區(qū)域1424更少的存儲元件?？梢允褂孟旅孢M(jìn)ー步描述的比特掃描技術(shù)來確定是否滿足這些條件的任何ー個。用于指定數(shù)量的存儲元件的條件Vth〈Vva被稱為比特忽略標(biāo)準(zhǔn)，因為它指定了當(dāng)滿足該條件時可以忽略的諸如存儲元件的比特的數(shù)量。即，一旦滿足該條件，則不相對于Vva測試還沒有達(dá)到Vva的A狀態(tài)存儲元件。被允許具有Vth〈Vva的存儲元件的數(shù)量(NA3)通常小，例如，在所有A狀態(tài)存儲元件的1%以下。因此，NAl、NA2和NA3是用于A狀態(tài)的比特忽略值，其中，通常，NA2>NA1 >NA3。例如，在字線中的所有比特的NA2=10%、在字線中的所有比特的NA1=5%和在字線中的所有比特的NA3=1%。我們也可以將NBl、NB2和NB3定義為用于B狀態(tài)的比特忽略值，其中，通常，NB2>NB1>NB3。有可能但是不必NB1=NA1、NB2=NA2并且NB3=NA3。我們也可以將NC1、NC2和NCB3定義為用于C狀態(tài)的比特忽略值，其中，通常，NC2>NC1>NC3?；蛘撸覀兛梢詢H將NC3定義為用于C狀態(tài)的比特忽略值，其中，有可能但是不必NC3=NB3=NA3。當(dāng)滿足圖14c的條件時，認(rèn)為A狀態(tài)存儲元件具有“通過”的狀態(tài)，用于指示已經(jīng)成功地完成這些存儲元件的編程。圖15描述了在編程操作期間的數(shù)據(jù)鎖存器的使用。在存儲器裝置中，可以對于每條位線提供多個數(shù)據(jù)鎖存器，每個數(shù)據(jù)鎖存器存儲ー個比特。在ー種可能的手段中，每條位線具有兩個鎖存器，每ー個鎖存器存儲ー個比持。第一組鎖存器1501包括分別連接到位線 BLi-2、BLi-l、BL、BLi+l 和 BLi+2 的鎖存器 1520、1522、1524、1526 和 1528。第二組鎖存器1502包括分別連接到位線BLi-2、BLi-l、BL、BLi+l和BLi+2的鎖存器1510、1512、1514、1516和1518。初始地，所有的O比特被存儲在鎖存器中。在編程期間，如加圓圈的“I”所示，當(dāng)意欲被編程為例如A的目標(biāo)狀態(tài)的存儲元件的閾值電壓Vth超過偏移驗證電平VvaL(例如，Vth>VvaL)時，在組1501中的對應(yīng)的鎖存器被設(shè)置為比特=I。在組1501的鎖存器中保持比特=O,只要Vth ^ VvaL。隨后，如加有圓圈的“2”所示，當(dāng)意欲被編程為A的目標(biāo)狀態(tài)的存儲元件的閾值電壓Vth超過較高驗證電平Vva (例如，Vth>Vva)時，在組1502中的對應(yīng)的鎖存器被設(shè)置為比特=I。在組1502的鎖存器中保持比特=0，只要Vth彡Vva0控制電路與編程迭代同時地讀取(如掃描)鎖存器1501或1502，以避免或最小化在編程時間上的増大。例如，在圖lla-c中的虛線描述了這樣的掃描可以何時出現(xiàn)。在編程操作的階段I期間，例如，可以掃描鎖存器1502以確定是否已經(jīng)出現(xiàn)了在圖14a中描述的條件，由此觸發(fā)編程操作的階段2。例如，在編程操作的階段2期間，可以掃描鎖存器1501以確定是否在圖14b中描述的條件已經(jīng)出現(xiàn)，由此觸發(fā)編程操作的階段3。例如，在編程操作的階段3期間，可以再一次掃描鎖存器1502以確定是否已經(jīng)出現(xiàn)了在圖14c中描述 的條件，由此結(jié)束編程操作。圖16描述了圖IOa的編程處理，其中，階段2的定時基于預(yù)定標(biāo)準(zhǔn)。在這個示例中，階段2基于編程迭代的計數(shù)開始和結(jié)束。編程操作在步驟1600處開始。在步驟1602，初始化多個參數(shù)。例如，脈沖數(shù)量N被設(shè)置為1，并且用于狀態(tài)A、B和C的編程狀態(tài)被設(shè)置為失敗，用于指示還沒有完成編程。另外，NAVstart、NBVstart和NCVstart被設(shè)置來識別在其驗證操作分別對于A、B和C狀態(tài)存儲元件開始的編程標(biāo)準(zhǔn)。如所述，通常，交錯不同數(shù)據(jù)狀態(tài)的驗證操作的開始，將最快開始的驗證操作用于最低狀態(tài)，并且將最晚開始的驗證操作用于最高狀態(tài)是有效的。Δ I標(biāo)識在階段I中的編程迭代的數(shù)量，并且Λ 2標(biāo)識在階段2中的編程迭代的數(shù)量?？梢詫τ诿咯`個編程的數(shù)據(jù)狀態(tài)単獨地設(shè)置這些值。然而，對于所有數(shù)據(jù)狀態(tài)使用相同的值更有效，因為它不要求存儲另外的信息。而且，使用共同值是適當(dāng)?shù)?，因為用于不同的?shù)據(jù)狀態(tài)的閾值電壓分布通常是類似的。在步驟1606，例如經(jīng)由選擇的字線向ー組選擇的存儲元件施加編程脈沖。在確定步驟1608處，如果N還沒有達(dá)到NAVstart，則不對于當(dāng)前的編程迭代執(zhí)行驗證操作(步驟1610)。確定步驟1660跟隨步驟1610。然而，如果確定步驟1608為真(T)，則在確定步驟1612處確定是否已經(jīng)對于A狀態(tài)存儲元件設(shè)置了 “通過”狀態(tài)，如果還沒有設(shè)置“通過”狀態(tài)，則在確定步驟1618處確定脈沖數(shù)量是否在其中執(zhí)行編程操作的階段2的范圍中。具體地說，確定是否N>=NAVstart+ Δ I (階段2的開始迭代)和N〈NAVstart+ Δ1+Δ2 (階段2的結(jié)束迭代)。如果確定步驟1618為真，則階段2是活動的，并且分別在用于狀態(tài)A的偏移和目標(biāo)驗證電平處，即在VvaL和VvA處執(zhí)行驗證操作。如果確定步驟1618為假(F)，則階段I或3是活動的，并且在步驟1622，在Vva處而不是在VvaL處執(zhí)行驗證操作。在步驟1624，確定其閾值電壓小于Vva的存儲元件的數(shù)量NA。這對應(yīng)于例如在圖14c的區(qū)域1422中的存儲元件的數(shù)量。在確定步驟1626處，確定是否NA〈NA3，其中，NA3是比特忽略值。如果確定步驟1626為真，則在步驟1628，對于A狀態(tài)存儲元件將狀態(tài)設(shè)置為“通過”。如果確定步驟1626為假，則在確定步驟1630確定是否NS NBVstart。這是關(guān)于是否已經(jīng)達(dá)到了預(yù)定編程迭代的確定，在該預(yù)定的編程迭代處，驗證操作對于B狀態(tài)存儲元件開始。如果確定步驟1630為假，則到達(dá)如下進(jìn)ー步所述的確定步驟1660。如果確定步驟1630為真，則在確定步驟1632處確定是否已經(jīng)對于B狀態(tài)存儲元件設(shè)置了“通過”狀態(tài)。如果確定步驟1632為假，則編程對于B狀態(tài)存儲元件繼續(xù)。如果確定步驟1632為真，則到達(dá)如下進(jìn)ー步所述的確定步驟1646。在確定步驟1634，確定編程脈沖數(shù)量是否在其中階段2活動的范圍內(nèi)，例如，在該范圍中，執(zhí)行偏移和目標(biāo)驗證操作兩者。如果確定步驟1634為真，則在步驟1636執(zhí)行在VvbL和Vvb的驗證操作。如果確定步驟1634為假，則階段I或3是活動的，并且在步驟1638在Vvb而不在VvbL處執(zhí)行驗證操作。步驟1640確定其閾值電壓小于Vvb的存儲元件的數(shù)量NB。這類似于在圖14c的區(qū)域1422中的存儲元件的數(shù)量。在確定步驟1642，如果NB〈NB3，其中在ー種手段中NB3=NA3，則在1644對于狀態(tài)B設(shè)置“通過”狀態(tài)。如果確定步驟1642為假，則在確定步驟1646處確定是否N彡NCstart,在其C狀態(tài)驗證操作開始的初始編程迭代。如果這是真的，則在步驟1650在Vvc處執(zhí)行驗證操作?；貞浽谶@個示例中狀態(tài)C是最高狀態(tài)，并且不使用偏移驗證電壓。然而，替代地，除 了用于最高數(shù)據(jù)狀態(tài)的目標(biāo)驗證電壓之外，進(jìn)ー步有可能使用偏移驗證電壓。在步驟1652中，確定作為其閾值電壓小于Vvc的存儲元件的數(shù)量的值NC。例如，這對應(yīng)于在圖14c中的區(qū)域1422中的存儲元件的數(shù)量。在確定步驟1654處，如果NC〈NC3，其中，在ー種手段中NC3=NA3，則在步驟1656對于狀態(tài)C設(shè)置“通過”狀態(tài)。如果確定步驟1654為假，則在確定步驟1660處確定是否N ^ Nmax0通常，允許也被稱為在循環(huán)計數(shù)中的循環(huán)的編程迭代的最大數(shù)量，諸如20至25。如果確定步驟1660為真，則已經(jīng)達(dá)到極限，而不對于所有的數(shù)據(jù)狀態(tài)提供“通過”狀態(tài)。結(jié)果，在步驟1662處設(shè)置編程已經(jīng)失敗的指示。然而，在確定步驟1660，如果還沒有達(dá)到Nmax，則在步驟1604處遞增脈沖數(shù)量N，并且處理在下一個編程迭代中繼續(xù)進(jìn)行，如所述。 注意，在ー種可能的手段中，值NA3、NB3和NC3可以是相同的。替代地，如果步驟1626為假，則可以跳過步驟1640、1642和1644，并且如果步驟1642為假，則可以跳過步驟1652、1654和1656。即，如果我們知道還沒有通過NA標(biāo)準(zhǔn)，則我們可以假定NB和NC標(biāo)準(zhǔn)也不通過。因為如果足夠的單元未通過A，則它們當(dāng)然未通過B和C。類似地，如果我們知道NB標(biāo)準(zhǔn)還沒有通過，則我們可以假定NC標(biāo)準(zhǔn)也不通過。因為如果足夠的單元還沒有通過B，則它們當(dāng)然還沒有通過C。該手段節(jié)省了我們將在掃描和確定NB和NC中花費的時間。因此，NB掃描可以僅在NA已經(jīng)通過(這表示A狀態(tài)是通過)后出現(xiàn)，并且NC掃描僅可以當(dāng)NB已經(jīng)通過(這表示B狀態(tài)是通過)時出現(xiàn)。圖17a_c描述了圖IOa的編程處理，其中，階段2的開始和/或結(jié)束的定時基于自適應(yīng)標(biāo)準(zhǔn)。在圖17a中，編程操作在步驟1700處開始。與在圖16中的步驟1602類似，在步驟1702處，初始化各種參數(shù)。然而，不使用值Λ2，因為在該實現(xiàn)方式中，自適應(yīng)地確定編程操作的階段2的結(jié)尾，而不將其確定為固定數(shù)量的編程迭代?？梢曰谥T如Al的預(yù)定數(shù)量的編程迭代來確定階段2的開始?；蛘?，可以例如當(dāng)滿足圖14a的條件時自適應(yīng)地確定階段2的開始。另外，初始化被稱為PhaseA和PhaseB的兩個參數(shù)以指示設(shè)置編程操作的階段I。PhaseA和PhaseB當(dāng)分別對于狀態(tài)A或B滿足圖14b的條件時可以被設(shè)置為2，并且當(dāng)分別對于狀態(tài)A和B滿足圖14c的條件時可以被設(shè)置為3。在具有另外的狀態(tài)的ー種實現(xiàn)方式中，可以因此設(shè)置另外的參數(shù)。在這個示例中不對于狀態(tài)C設(shè)置階段參數(shù)，因為僅使用ー個階段。在步驟1706，施加編程脈沖。在確定步驟1708，確定是否NS NAVstart。如果脈沖數(shù)量還沒有達(dá)到NAVstart，則不對于當(dāng)前的編程迭代執(zhí)行驗證操作(步驟1710)。然而，如果確定步驟1708為真，則在確定步驟1712處確定是否已經(jīng)對于狀態(tài)A設(shè)置了“通過”狀態(tài)。如果確定步驟1712為真，則到達(dá)繼續(xù)步驟1741 (參見圖17b)。如果確定步驟1712為假，則在確定步驟1714評估PhaseA。在步驟1710后，步驟1743引向在圖17c中的步驟1790。如果PhaseA=I,則在步驟1716處，在Vva而不在VvaL執(zhí)行驗證操作。隨后，在步驟1718處，確定其閾值電壓大于Vva的存儲元件的數(shù)量NA。這對應(yīng)于在圖14a中的區(qū)域1402中的存儲元件的數(shù)量。在確定步驟1720中，確定是否NA>NA1。如果這為真，則通過在步驟1722處設(shè)置PhaseA=2來啟動階段2。因此，在編程期間自適應(yīng)地啟動階段2。替代 地，在步驟1716后，可以使用確定步驟1724來確定是否N彡NAVstart+Λ I。如果這為真，則在步驟1724處PhaseA=2。如果確定步驟1724為假，則到達(dá)繼續(xù)步驟1741。類似地，如果確定步驟1720為假，則到達(dá)繼續(xù)步驟1741。在確定步驟1714處，如果PhaseA=2,則執(zhí)行在VvaL和Vva的驗證操作(步驟1734)。在步驟1736，確定作為其閾值電壓小于VvaL的存儲元件的數(shù)量的數(shù)量NAL。這對應(yīng)于在圖14b中的區(qū)域1412中的存儲元件的數(shù)量。在確定步驟1738中，確定是否NAL〈NA2。如果確定步驟1738為真，則通過在步驟1740設(shè)置PhaseA=3來啟動階段3。因此，在編程操作期間自適應(yīng)地開始階段3。如果確定步驟1738是假的，則到達(dá)繼續(xù)步驟1741。在確定步驟1714，如果PhaseA=3，則在步驟1726在Vva而不是在VvaL執(zhí)行驗證操作。在步驟1728，確定其閾值電壓小于Vva的存儲元件的數(shù)量NA。這對應(yīng)于在圖14c中的區(qū)域1422中的存儲元件的數(shù)量。在確定步驟1730中，確定是否NA〈NA3。也注意，值NA在步驟1720和1730中是不同的測量值。如果確定步驟1730為真，則對于A狀態(tài)存儲元件設(shè)置“通過”狀態(tài)。如果確定步驟1730為假，則到達(dá)繼續(xù)步驟1741。在圖17b中，在繼續(xù)步驟1741后，在確定步驟1742處確定是否N彡NBVstart，這是用于確定驗證操作是否應(yīng)當(dāng)對于B狀態(tài)開始的條件。如果確定步驟1742為真，則在確定步驟1744確定是否已經(jīng)對于B狀態(tài)存儲元件設(shè)置了“通過”狀態(tài)。如果確定步驟1744為假，則在確定步驟1746處評估PhaseB。如果PhaseB = 1，則在步驟1748處在Vvb而不在VvbL處執(zhí)行驗證操作。隨后在步驟1750處，確定其閾值電壓大于Vvb的存儲元件的數(shù)量NB。這對應(yīng)于在圖14a中的區(qū)域1402中的存儲元件的數(shù)量。在確定步驟1752中，確定是否NB>NB1。如果其為真，則通過在步驟1754處設(shè)置PhaseB=2來啟動階段2。因此，在編程期間自適應(yīng)地啟動階段2。替代地，在步驟1748后，可以使用確定步驟1756來確定是否N彡NBVstart+ Δ I。如果其為真，則在步驟1754處PhaseB=2。如果確定步驟1756為假，則到達(dá)繼續(xù)步驟1774。類似地，如果確定步驟1752為假，則到達(dá)繼續(xù)步驟1774。在確定步驟1746處，如果PhaseB=2,則執(zhí)行在VvbL和Vvb處的驗證操作(步驟1766)。在步驟1768處，確定作為其閾值電壓小于VvbL的存儲元件的數(shù)量的數(shù)量NBL。這對應(yīng)于在圖14b中的區(qū)域1412中的存儲元件的數(shù)量。在確定步驟1770處，確定是否NBL〈NB2。如果確定步驟1770為真，則通過在步驟1772設(shè)置PhaseB=3來啟動階段3。因此，在編程操作期間自適應(yīng)地啟動階段3。如果確定步驟1770為假，則到達(dá)繼續(xù)步驟1774。在確定步驟1746處，如果PhaseA=3，則在步驟1758處在Vvb而不在VvbL執(zhí)行驗證操作。在步驟1760處，確定其閾值電壓小于Vvb的存儲元件的數(shù)量NB。這對應(yīng)于在圖14c中的區(qū)域1422中的存儲元件的數(shù)量。在確定步驟1762中，確定是否NB〈NB3。注意，值NB在步驟1752和1762中是不同的測量值。如果確定步驟1762為真，則對于B狀態(tài)存儲元件設(shè)置“通過”狀態(tài)。如果確定步驟1762為假，則到達(dá)繼續(xù)步驟1774。在圖17c中，在繼續(xù)步驟1774后，在確定步驟1776確定是否N彡NCVstart，這是用于確定驗證操作是否應(yīng)當(dāng)對于C狀態(tài)開始的條件。如果確定步驟1776為真，則在確定步驟1780在Vvc處執(zhí)行驗證操作。在該實現(xiàn)方式中，不將偏移驗證電平用于C狀態(tài)。隨后在步驟1782處，確定其閾值電壓小于Vvc的存儲元件的數(shù)量NC。這對應(yīng)于在圖14c中的區(qū)域1422中的存儲元件的數(shù)量。在確定步驟1784中，確定是否NC〈NC3。如果確定步驟1784為真，則在步驟1786處對于C狀態(tài)存儲元件設(shè)置“通過”狀態(tài)，并且編程在步驟1788處結(jié)束。如果確定步驟1784為假，則在確定步驟1790確定是否N ^ Nmax0如果其為真，則 編程已經(jīng)失敗(步驟1792)，因為所有的狀態(tài)還沒有到達(dá)“通過”狀態(tài)。如果確定步驟1790為假，則編程在步驟1703繼續(xù)進(jìn)行。參見圖17a，在步驟1703后，在下ー個編程迭代中在步驟1704處遞增脈沖數(shù)量N，并且編程如上所述繼續(xù)進(jìn)行。也從步驟1743到達(dá)確定步驟1790，步驟1743跟隨在圖17b中的確定步驟1742。在確定具有大于或小于閾值電平的閾值電壓的存儲元件的數(shù)量中，不論閾值電平是否是諸如VvaL或VvbL的偏移電平或諸如Vva、Vvb或Vvc的目標(biāo)電平，也可能必須執(zhí)行較大數(shù)量的比特掃描，導(dǎo)致性能影響。為了處理這一點，可以使用采樣技術(shù)，其中，僅對于諸如與非串的1/4或1/8或1/16的有限數(shù)量的存儲元件(與非串)執(zhí)行比特掃描。所檢測的存儲元件的數(shù)量可以被用作大于或小于驗證電平的、在整個所選擇的字線(或頁)上的存儲元件的總數(shù)的指示。這可以最小化比特掃描時間，并且因此減少性能影響。例如，如果我們要在圖17a的步驟1720中的比特忽略(A)是256個存儲元件，則在步驟1718中，可以推斷在整個頁上檢測到256個存儲元件消耗太多時間，并且引起性能損失。相反，對于采樣，僅對于例如所有與非串的1/8執(zhí)行比特掃描，并且取代使用256比特忽略標(biāo)準(zhǔn)，可以將比特忽略標(biāo)準(zhǔn)減少為32 (256*1/8)?？梢栽诰幊堂}沖內(nèi)檢測這樣的小數(shù)量的存儲元件，使得對于整體編程性能的影響是可忽略的。如結(jié)合圖15所述，比特掃描可以涉及讀取鎖存器，其指示存儲元件是否具有大于或小于偏移驗證電平的Vth和目標(biāo)驗證電平?？刂破鲗τ跀?shù)據(jù)鎖存器的采樣執(zhí)行掃描，并且計數(shù)比特的數(shù)量。而且，可以假定狀態(tài)的分布在諸如字線的ー組存儲元件上是均勻的。例如，關(guān)于圖17a的步驟1718和1720以及1/8采樣的示例，我們可以假定A狀態(tài)存儲元件被均勻地分布在位線上?？刂破骺梢宰R別位線的任何均勻擴(kuò)展的1/8，使得我們預(yù)期在那個部分中的A狀態(tài)存儲元件的數(shù)量是A狀態(tài)存儲元件的總數(shù)的1/8。因此，我們可以僅掃描位線的1/8，并且仍然估計例如在其Vth大于Vva的頁面上的存儲元件的總數(shù)。被識別的位線的采樣可以基于任何技術(shù)。例如，控制器可以識別位線的第一個1/8或位線的第二個1/8等。在另ー種選擇中，假定在頁面上有8千字節(jié)，并且我們將頁面劃分為64個扇區(qū)，每ー個扇區(qū)有1/8千字節(jié)。因此，為了掃描比特的1/8，我們可以掃描扇區(qū)#I、#9、#17、···或者扇區(qū)#2、#10、#18、...等。該手段在位線上擴(kuò)展掃描。另ー種手段是掃描相鄰的扇區(qū)1-8或9-16等。許多組合是可能的。采樣可以例如施加到例如步驟1624和1626、1640和1642、1652和1654、1718和1720、1728 和 1730、1736 和 1738、1750 和 1752、1760 和 1762、1768 和 1770、以及 1782 和1784。此外，有可能在不同的步驟中使用不同的采樣率。例如，可以將不同的采樣率用于不同的數(shù)據(jù)狀態(tài)或用于偏移對目標(biāo)驗證電 平。替代地，如果步驟1720為假，則可以跳過步驟1750、1752、1760、1762、1768和1770，并且如果步驟1752為假，則可以跳過步驟1782和1784。通常，為了避免不必要的掃描和確定NB和NC，PhaseB=I不必開始，直到PhaseA=I結(jié)束(并且設(shè)置PhaseA=2)，并且PhaseB=2不必開始,直到PhaseA=2結(jié)束(并且設(shè)置PhaseA=3)。在此處所述的技術(shù)的ー個實施例中，提供了一種用于對于在非易失性存儲系統(tǒng)中的一組存儲元件執(zhí)行編程操作的多個編程迭代的方法。所述方法包括對于所述組的N2個編程迭代的每ー個，施加編程脈沖；執(zhí)行使用數(shù)據(jù)狀態(tài)的偏移驗證電平的驗證操作，所述偏移驗證電平偏離所述數(shù)據(jù)狀態(tài)的最后驗證電平；以及執(zhí)行使用所述最后驗證電平的驗證操作。所述方法進(jìn)ー步包括對于所述組的跟隨所述N2個編程迭代的N3個編程迭代的每ー個，施加編程脈沖；并且執(zhí)行使用所述最后驗證電平的驗證操作，而不執(zhí)行使用所述偏移驗證電平的驗證操作。在另ー個實施例中，提供了一種用于對于在非易失性存儲系統(tǒng)中的一組存儲元件執(zhí)行編程操作的多個編程迭代的方法。所述方法包括對于所述組的NI個編程迭代的每ー個，施加編程脈沖；以及執(zhí)行使用數(shù)據(jù)狀態(tài)的最后驗證電平的驗證操作，而不執(zhí)行使用所述數(shù)據(jù)狀態(tài)的偏移驗證電平的驗證操作，所述偏移電平偏離所述最后驗證電平。所述方法進(jìn)ー步包括對于所述組的跟隨所述NI個編程迭代的N2個編程迭代的每ー個，施加編程脈沖；執(zhí)行使用所述偏移驗證電平的驗證操作；以及執(zhí)行使用所述最后驗證電平的驗證操作。在另ー個實施例中，非易失性存儲系統(tǒng)包括一組非易失性存儲元件；以及至少ー個控制電路。所述至少ー個控制電路用于對于在所述非易失性存儲系統(tǒng)中的一組存儲元件執(zhí)行編程操作的多個編程迭代Ca)對于所述組的N2個編程迭代的每ー個，施加編程脈沖；執(zhí)行使用數(shù)據(jù)狀態(tài)的偏移驗證電平的驗證操作，所述偏移驗證電平偏離所述數(shù)據(jù)狀態(tài)的最后驗證電平；以及執(zhí)行使用所述最后驗證電平的驗證操作；以及(b)對于所述組的跟隨所述N2個編程迭代的N3個編程迭代的每ー個，施加編程脈沖；以及執(zhí)行使用所述最后驗證電平的驗證操作，而不執(zhí)行使用所述偏移驗證電平的驗證操作。提供了對應(yīng)方法、系統(tǒng)和用于執(zhí)行在此提供的方法的計算機(jī)或處理器可讀存儲裝置。上述的詳細(xì)描述已經(jīng)被提供來用于例示和說明的目的。它不意欲是窮盡性的或限于所公開的精確的形式。許多修改和變化基于上面的教導(dǎo)是可能的。所述實施例被選擇以便最佳地解釋技術(shù)的原理和其實際應(yīng)用，由此使得本領(lǐng)域內(nèi)的其他技術(shù)人員能夠最佳地利用在不同的實施例中并具有適合于所考慮的具體用途的各種修改的本技木。意欲通過向本技術(shù)附加的權(quán)利要求來限定本技術(shù)的范圍。
權(quán)利要求
1.一種用于對于在非易失性存儲系統(tǒng)中的一組存儲元件執(zhí)行編程操作的多個編程迭代的方法，包括 對于所述組(155)的N2個編程迭代的每ー個，施加編程脈沖；執(zhí)行使用數(shù)據(jù)狀態(tài)的偏移驗證電平(VvaL, VvbL)的驗證操作，所述偏移驗證電平偏離所述數(shù)據(jù)狀態(tài)的最后驗證電平(Vva，Vvb);以及執(zhí)行使用所述最后驗證電平的驗證操作；以及 對于所述組的跟隨所述N2個編程迭代的N3個編程迭代的每ー個，施加編程脈沖；以及執(zhí)行使用所述最后驗證電平的驗證操作，而不執(zhí)行使用所述偏移驗證電平的驗證操作。
2.根據(jù)權(quán)利要求I所述的方法，進(jìn)ー步包括 確定在要被編程為所述數(shù)據(jù)狀態(tài)的所述ー組存儲元件中的存儲元件的指定部分的閾值電平何時達(dá)到所述偏移驗證電平；以及 基于所述確定，開始所述N3個編程迭代的第一編程迭代。
3.根據(jù)權(quán)利要求I所述的方法，進(jìn)ー步包括 識別在所述ー組存儲元件中的存儲元件的采樣； 確定具有已經(jīng)達(dá)到所述偏移驗證電平的閾值電平的、在所述采樣中的存儲元件的數(shù)量；以及 如果所述數(shù)量超過閾值，則開始所述N3個編程迭代的第一編程迭代。
4.根據(jù)權(quán)利要求I所述的方法，進(jìn)ー步包括 識別在所述ー組存儲元件中的存儲元件的采樣，其中在所述采樣中的所述存儲元件的至少ー個或多個要被編程為所述數(shù)據(jù)狀態(tài)； 確定具有已經(jīng)達(dá)到所述偏移驗證電平的閾值電平的、在所述采樣中的存儲元件的數(shù)量；以及 如果所述數(shù)量超過閾值，則開始所述N3個編程迭代的第一編程迭代。
5.根據(jù)權(quán)利要求I所述的方法，進(jìn)ー步包括 確定要被編程為所述數(shù)據(jù)狀態(tài)并且其閾值電平還沒有達(dá)到所述偏移驗證電平的存儲元件的預(yù)定數(shù)量何時小于閾值數(shù)量；以及 基于所述確定，開始所述N3個編程迭代的第一編程迭代。
6.根據(jù)權(quán)利要求I所述的方法，進(jìn)ー步包括 識別在所述ー組存儲元件中的存儲元件的采樣； 確定具有還沒有達(dá)到所述偏移驗證電平的閾值電平的、在所述采樣中的存儲元件的數(shù)量；以及 如果所述數(shù)量落在閾值數(shù)量之下，則開始所述N3個編程迭代的第一編程迭代。
7.根據(jù)權(quán)利要求I所述的方法，其中 對于所述組的在所述N2個編程迭代之前的NI個編程迭代的每ー個，施加編程脈沖，并且執(zhí)行使用所述最后驗證電平的驗證操作，而不執(zhí)行使用所述偏移驗證電平的驗證操作。
8.根據(jù)權(quán)利要求7所述的方法，其中 在所述NI個編程迭代的第一編程迭代開始后，所述N2個編程迭代的第一編程迭代開始預(yù)定數(shù)量的編程迭代。
9.根據(jù)權(quán)利要求7所述的方法，進(jìn)ー步包括 確定要被編程為所述數(shù)據(jù)狀態(tài)的所述ー組存儲元件中的至少預(yù)定數(shù)量的存儲元件何時被阻止在所述最后驗證電平處進(jìn)ー步編程； 基于所述確定，開始所述N2個編程迭代的第一編程迭代。
10.根據(jù)權(quán)利要求7所述的方法，進(jìn)ー步包括 識別在所述ー組存儲元件中的存儲元件的采樣； 確定具有已經(jīng)達(dá)到所述最后驗證電平的閾值電平的、在所述采樣中的存儲元件的數(shù)量；以及 如果所述數(shù)量超過閾值，則開始所述N2個編程迭代的第一編程迭代。
11.根據(jù)權(quán)利要求I所述的方法，進(jìn)ー步包括 在所述N2個編程迭代前對于所述組執(zhí)行至少ー個編程迭代，其中，施加編程脈沖，而不執(zhí)行使用所述偏移驗證電平的驗證操作，并且不執(zhí)行使用所述最后驗證電平的驗證操作。
12.根據(jù)權(quán)利要求I至11的任何一項所述的方法，其中 向與所述ー組存儲元件進(jìn)行通信的字線(WL0-WL63 )施加所述編程脈沖、所述偏移驗證電平和所述最后驗證電平。
13.一種用于對于在非易失性存儲系統(tǒng)中的一組存儲元件執(zhí)行編程操作的多個編程迭代的方法，包括 對于所述組(155)的NI個編程迭代的每ー個，施加編程脈沖；以及執(zhí)行使用數(shù)據(jù)狀態(tài)的最后驗證電平(Vva，Vvb)的驗證操作，而不執(zhí)行使用所述數(shù)據(jù)狀態(tài)的偏移驗證電平(VvaL, VvbL)的驗證操作,所述偏移電平偏離所述最后驗證電平；以及 對于所述組的跟隨所述NI個編程迭代的N2個編程迭代的每ー個，施加編程脈沖；執(zhí)行使用所述偏移驗證電平的驗證操作；以及執(zhí)行使用所述最后驗證電平的驗證操作。
14.根據(jù)權(quán)利要求13所述的方法，進(jìn)ー步包括 在所述NI個編程迭代前對于所述組執(zhí)行至少ー個編程迭代，其中，施加編程脈沖，而不執(zhí)行使用所述偏移驗證電平的驗證操作，并且不執(zhí)行使用所述最后驗證電平的驗證操作。
15.根據(jù)權(quán)利要求13所述的方法，其中 在所述NI個編程迭代的第一編程迭代開始后，所述N2個編程迭代的第一編程迭代開始預(yù)定數(shù)量的編程迭代。
16.根據(jù)權(quán)利要求13所述的方法，進(jìn)ー步包括 確定要被編程為所述數(shù)據(jù)狀態(tài)的、在所述ー組存儲元件中的至少預(yù)定數(shù)量的存儲元件何時被阻止在所述最后驗證電平進(jìn)ー步編程；以及 基于所述確定，開始所述N2個編程迭代的第一編程迭代。
17.根據(jù)權(quán)利要求13所述的方法，進(jìn)ー步包括 識別在所述ー組存儲元件中的存儲元件的采樣； 確定具有已經(jīng)達(dá)到所述最后驗證電平的閾值電平的、在所述采樣中的存儲元件的數(shù)量；以及 如果所述數(shù)量超過閾值，則開始所述N2個編程迭代的第一編程迭代。
18.一種非易失性存儲系統(tǒng)，包括 一組非易失性存儲元件；以及至少ー個控制電路，所述至少ー個控制電路用于對于在非易失性存儲系統(tǒng)中的所述ー組存儲元件執(zhí)行編程操作的多個編程迭代Ca)對于所述組的N2個編程迭代的每ー個，施加編程脈沖；執(zhí)行使用數(shù)據(jù)狀態(tài)的偏移驗證電平的驗證操作，所述偏移驗證電平偏離所述數(shù)據(jù)狀態(tài)的最后驗證電平；以及執(zhí)行使用所述最后驗證電平的驗證操作；以及(b)對于所述組的跟隨所述N2個編程迭代的N3個編程迭代的每ー個，施加編程脈沖；以及執(zhí)行使用所述最后驗證電平的驗證操作，而不執(zhí)行使用所述偏移驗證電平的驗證操作。
19.根據(jù)權(quán)利要求18所述的非易失性存儲系統(tǒng)，其中 所述至少一個控制電路確定在要被編程為所述數(shù)據(jù)狀態(tài)的所述ー組存儲元件中的存儲元件的指定部分的閾值電平何時達(dá)到所述偏移驗證電平；以及 基于所述確定，所述至少一個控制電路開始所述N3個編程迭代的第一編程迭代。
20.根據(jù)權(quán)利要求18所述的非易失性存儲系統(tǒng)，其中 所述至少一個控制電路確定要被編程為所述數(shù)據(jù)狀態(tài)并且其閾值電平還沒有達(dá)到所述偏移驗證電平的存儲元件的預(yù)定數(shù)量何時小于閾值數(shù)量；以及 基于所述確定，所述至少一個控制電路開始所述N3個編程迭代開始的第一編程迭代。
21.根據(jù)權(quán)利要求18所述的非易失性存儲系統(tǒng)，其中 所述至少一個控制電路確定要被編程為所述數(shù)據(jù)狀態(tài)的、在所述ー組存儲元件中的預(yù)定數(shù)量的存儲元件何時被阻止在所述最后驗證電平處進(jìn)ー步編程； 基于所述確定，所述至少一個控制電路開始所述N2個編程迭代的第一編程迭代。
22.根據(jù)權(quán)利要求18所述的非易失性存儲系統(tǒng)，其中 所述至少ー個控制電路在所述N2個編程迭代前對于所述組執(zhí)行至少ー個編程迭代，其中，施加編程脈沖，而不執(zhí)行使用所述偏移驗證電平的驗證操作，并且不執(zhí)行使用所述最后驗證電平的驗證操作。
23.根據(jù)權(quán)利要求18至22的任何一項所述的非易失性存儲系統(tǒng)，進(jìn)一歩包括 與所述ー組存儲元件進(jìn)行通信的字線(WL0-WL63)，向所述字線施加所述編程脈沖、所述偏移驗證電平和所述最后驗證電平。
24.一種非易失性存儲系統(tǒng)，包括 一組非易失性存儲元件；以及 至少ー個控制電路，所述至少ー個控制電路用于對于在非易失性存儲系統(tǒng)中的所述ー組存儲元件執(zhí)行編程操作的多個編程迭代Ca)對于所述組的NI個編程迭代的每ー個，施加編程脈沖；以及執(zhí)行使用數(shù)據(jù)狀態(tài)的最后驗證電平的驗證操作，而不執(zhí)行使用所述數(shù)據(jù)狀態(tài)的偏移驗證電平的驗證操作，所述偏移電平偏離所述最后驗證電平；以及(b)對于所述組的跟隨所述NI個編程迭代的N2個編程迭代的每ー個，施加編程脈沖；執(zhí)行使用所述偏移驗證電平的驗證操作；以及執(zhí)行使用所述最后驗證電平的驗證操作。
25.根據(jù)權(quán)利要求24所述的非易失性存儲系統(tǒng)，其中 所述至少ー個控制電路在所述NI個編程迭代前對于所述組執(zhí)行至少ー個編程迭代，其中，施加編程脈沖，而不執(zhí)行使用所述偏移驗證電平的驗證操作，并且不執(zhí)行使用所述最后驗證電平的驗證操作。
26.根據(jù)權(quán)利要求24所述的非易失性存儲系統(tǒng)，其中 在所述NI個編程迭代的第一編程迭代開始后，所述N2個編程迭代的第一編程迭代開始預(yù)定數(shù)量的編程迭代。
27.根據(jù)權(quán)利要求24所述的非易失性存儲系統(tǒng)，其中 所述至少一個控制電路確定要被編程為所述數(shù)據(jù)狀態(tài)的、在所述ー組存儲元件中的預(yù)定數(shù)量的存儲元件何時被阻止在所述最后驗證電平進(jìn)ー步編程；以及 基于所述確定，所述至少一個控制電路開始所述N2個編程迭代的第一編程迭代。
全文摘要
提供了一種方法和非易失性存儲系統(tǒng)，其中，通過減少驗證操作的數(shù)量來提高編程速度，同時保持窄的閾值電壓分布。編程方案在達(dá)到目標(biāo)數(shù)據(jù)狀態(tài)的驗證電平前在偏移電平處執(zhí)行驗證操作，以便使得編程慢下來。然而，不必總是在偏移和目標(biāo)電平兩者處執(zhí)行驗證操作。在第一編程階段中，僅在目標(biāo)驗證電平處對于給定的數(shù)據(jù)狀態(tài)執(zhí)行驗證操作。在第二編程階段中，對于偏移和目標(biāo)驗證電平執(zhí)行驗證操作。在第三編程階段中，再次僅在目標(biāo)驗證電平處執(zhí)行驗證操作。在階段之間的過渡可以是基于編程脈沖數(shù)量預(yù)定的或是自適應(yīng)的。
文檔編號G11C11/56GK102725798SQ201080062382
公開日2012年10月10日 申請日期2010年11月22日 優(yōu)先權(quán)日2009年11月25日
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