專利名稱：通過(guò)位線浮動(dòng)對(duì)存儲(chǔ)器編程以減少溝道到浮柵的耦合的制作方法
通過(guò)位線浮動(dòng)對(duì)存儲(chǔ)器編程以減少溝道到浮柵的耦合
背景技術(shù)：
本技術(shù)涉及非易失性存儲(chǔ)器。半導(dǎo)體存儲(chǔ)器已越來(lái)越普遍地用在各種電子裝置中。例如，非易失性半導(dǎo)體存儲(chǔ)器用在蜂窩電話、數(shù)字相機(jī)、個(gè)人數(shù)字助理、移動(dòng)計(jì)算裝置、非移動(dòng)計(jì)算裝置和其他裝置中。電可擦除可編程只讀存儲(chǔ)器(EEPROM)和閃速存儲(chǔ)器是最普遍的非易失性半導(dǎo)體存儲(chǔ)器之一。與傳統(tǒng)的全功能EEPROM相比，也是一類EEPROM的閃速存儲(chǔ)器的整個(gè)存儲(chǔ)器陣列或者存儲(chǔ)器的一部分的內(nèi)容可以在一個(gè)步驟中擦除。傳統(tǒng)的EEPROM和閃速存儲(chǔ)器兩者均利用置于半導(dǎo)體襯底中的溝道區(qū)域上方并且與其絕緣的浮柵。浮柵被置于源極和漏極區(qū)域之間。控制柵極設(shè)置在浮柵上并且與其絕緣。這樣形成的晶體管的閾值電壓(Vth)由浮柵上保存的電荷量控制。就是說(shuō)，在晶體管接通 以允許晶體管的源極和漏極之間導(dǎo)通之前必須施加到控制柵極的最小電壓量由浮柵上的電荷水平控制。一些EEPROM和閃速存儲(chǔ)器裝置具有帶有浮柵的存儲(chǔ)元件或單元，浮柵用于存儲(chǔ)兩個(gè)范圍的電荷，并且因此該存儲(chǔ)元件可以在兩個(gè)狀態(tài)之間，例如在擦除狀態(tài)和編程狀態(tài)之間編程/擦除。該閃速存儲(chǔ)器裝置有時(shí)被稱為二進(jìn)制閃速存儲(chǔ)器裝置，因?yàn)槊總€(gè)存儲(chǔ)元件可以存儲(chǔ)一位數(shù)據(jù)。通過(guò)識(shí)別多個(gè)不同的允許/有效編程閾值電壓范圍，實(shí)現(xiàn)了多狀態(tài)(還被稱為多電平)閃速存儲(chǔ)器裝置。每個(gè)不同的閾值電壓范圍與存儲(chǔ)器裝置中編碼的數(shù)據(jù)位集合的預(yù)定值對(duì)應(yīng)。例如，當(dāng)每個(gè)存儲(chǔ)元件可以處于與四個(gè)不同的閾值電壓范圍對(duì)應(yīng)的四個(gè)不同的電荷帶中的一個(gè)中時(shí)，可以存儲(chǔ)兩位數(shù)據(jù)。典型地，在編程操作期間施加到控制柵極的編程電壓或脈沖Vpgm被作為一系列幅值隨時(shí)間增加的脈沖而施加。可以將編程電壓施加到所選擇的字線。在一種可能的方法中，對(duì)于每個(gè)連續(xù)的脈沖，脈沖的幅值按例如O. 2-0. 4V的預(yù)定的步長(zhǎng)尺寸增加?？梢詫pgm施加到閃速存儲(chǔ)器元件的控制柵極。在編程脈沖之間的時(shí)段中，執(zhí)行驗(yàn)證操作。就是說(shuō)，在連續(xù)的編程脈沖之間讀取正被并行編程的存儲(chǔ)元件組的每個(gè)元件的編程電平以確定其是否等于或大于元件正在被編程到的驗(yàn)證電平。對(duì)于多狀態(tài)閃速存儲(chǔ)器元件的陣列，可以針對(duì)元件的每個(gè)狀態(tài)執(zhí)行驗(yàn)證步驟以確定元件是否達(dá)到其數(shù)據(jù)關(guān)聯(lián)驗(yàn)證電平。例如，能夠以四個(gè)狀態(tài)存儲(chǔ)數(shù)據(jù)的多狀態(tài)存儲(chǔ)器元件可能需要對(duì)三個(gè)比較點(diǎn)執(zhí)行驗(yàn)證操作。此外，當(dāng)對(duì)諸如NAND (與非)串中的NAND閃速存儲(chǔ)器裝置的EEPROM或閃速存儲(chǔ)器裝置進(jìn)行編程時(shí)，典型地將Vpgm施加到控制柵極并且將位線接地，使來(lái)自存儲(chǔ)元件的溝道的電子被注入到浮柵中。當(dāng)電子在浮柵中積累時(shí)，浮柵變?yōu)楸回?fù)向充電并且存儲(chǔ)元件的閾值電壓升高，使得認(rèn)為其處于編程狀態(tài)。然而，隨著存儲(chǔ)器裝置變小，編程期間的電容耦合效應(yīng)越來(lái)越成問(wèn)題。


圖Ia是NAND串的俯視圖。
圖Ib是NAND串的等效電路圖。圖2是NAND串的橫截面視圖。圖3是示出三個(gè)NAND串的電路圖。圖4是NAND閃速存儲(chǔ)元件的陣列的框圖。圖5是使用單行/列解碼器和讀/寫(xiě)電路的非易失性存儲(chǔ)器系統(tǒng)的框圖。圖6是示出感測(cè)塊的一個(gè)實(shí)施例的框圖。
圖7a示出了閾值電壓分布的示例集合，包括因耦合效應(yīng)引起的擴(kuò)寬的分布。圖7b示出了閾值電壓分布的示例集合以及兩輪回(two-pass)編程。圖8示出了在編程操作期間施加到所選擇的字線的一系列編程和驗(yàn)證脈沖。圖9示出了用于存儲(chǔ)元件集合的多輪回(multi-pass)編程操作。圖IOa示出了 NAND串的橫截面視圖，其示出了溝道到浮柵的耦合和浮柵到浮柵的耦合。圖IOb示出了從未選擇的位線到所選擇的位線的耦合。圖Ila示出了使用偏移和目標(biāo)驗(yàn)證電平、并且減少耦合效應(yīng)的示例編程技術(shù)。圖Ilb示出了僅使用一個(gè)編程速度模式以及每個(gè)狀態(tài)的一個(gè)驗(yàn)證電平、并且減少耦合效應(yīng)的示例編程技術(shù)。圖Ilc示出了與圖Ila和Ilb相關(guān)的示例編程處理。圖Ild示出了用于各個(gè)位線的數(shù)據(jù)鎖存器。圖lie示出了關(guān)于圖Ild的鎖存器的位分配。圖12示出了關(guān)于沒(méi)有補(bǔ)償?shù)目炀幊棠Ｊ?、具有補(bǔ)償?shù)穆幊棠Ｊ揭约伴]鎖/禁用條件的數(shù)據(jù)狀態(tài)的閾值電壓范圍。圖13示出了用于對(duì)非易失性存儲(chǔ)元件的集合編程的方法，其中使用兩個(gè)驅(qū)動(dòng)電壓逐步升高禁用位線的電壓以將補(bǔ)償引入到與鄰近位線的耦合。圖14示出了用于與圖13的處理一起使用的感測(cè)電路，其中針對(duì)禁用位線使用驅(qū)動(dòng)電壓。圖15示出了與圖14的感測(cè)電路相關(guān)聯(lián)的時(shí)間線。圖16a示出了替選的感測(cè)電路。圖16b示出了與圖16a的感測(cè)電路相關(guān)聯(lián)的用于編程的時(shí)間線。圖17a示出了用于感測(cè)所選擇的位線以確定在后繼編程中是否需要耦合補(bǔ)償?shù)姆椒?。圖17b示出了與圖16a的感測(cè)電路相關(guān)聯(lián)的用于感測(cè)和編程的時(shí)間線。圖17c示出了與圖16a的感測(cè)電路相關(guān)聯(lián)的用于感測(cè)的時(shí)間線。圖17d示出了與圖16a的感測(cè)電路相關(guān)聯(lián)的用于感測(cè)的另一時(shí)間線。圖18a示出了另一替選感測(cè)電路。圖18b示出了與圖18a的感測(cè)電路相關(guān)聯(lián)的用于感測(cè)和編程的時(shí)間線。
具體實(shí)施例方式提供了一種方法和非易失性存儲(chǔ)系統(tǒng)，其中在編程期間減少包括溝道到浮柵的電容耦合的耦合效應(yīng)。
隨著存儲(chǔ)器裝置變小，電容耦合效應(yīng)變得更加成問(wèn)題的。特別地，在編程期間，通過(guò)在來(lái)自塊中的所有字線和浮動(dòng)溝道的幫助下經(jīng)由升壓來(lái)升高相關(guān)聯(lián)的襯底溝道區(qū)域的溝道電位，禁用已經(jīng)完成編程的存儲(chǔ)元件(還被稱為未選擇的、閉鎖的或禁用的存儲(chǔ)元件)。浮動(dòng)溝道通過(guò)來(lái)自增加的位線電壓(Vbl)的調(diào)制來(lái)實(shí)現(xiàn)。然而，這種增加的溝道電位可以耦合到附近的仍在編程的存儲(chǔ)元件(還被稱為所選擇的存儲(chǔ)元件)的浮柵，無(wú)意地升高了浮柵的電位。這被稱為溝道到浮柵的電容耦合。結(jié)果，編程速度可以增加到超過(guò)所選擇的存儲(chǔ)元件的期望水平，并且它們的閾值電壓(Vth)分布被擴(kuò)寬。通過(guò)控制被設(shè)定成處于快或慢編程模式的存儲(chǔ)元件能夠體驗(yàn)這種增加的編程速度。典型地，當(dāng)存儲(chǔ)元件的Vth遠(yuǎn)離目標(biāo)Vth時(shí)，(與所選擇的存儲(chǔ)元件相關(guān)聯(lián)的)所選擇的位線的Vbl保持在OV以提供快編程模式。隨后，當(dāng)存儲(chǔ)元件的Vth接近目標(biāo)Vth時(shí)，通過(guò)將Vbl升高到約O. 6-0. 8V以減慢但是未完全禁用編程，來(lái)使用慢編程模式。一種避免這種耦合的方法是允許所選擇的存儲(chǔ)元件的位線浮動(dòng)。然而這不允許使用慢編程模式，其中Vbi需要處于指定的非零電平。這里提供的各種解決方案提供了以最 優(yōu)的方式驅(qū)動(dòng)位線和/或使位線浮動(dòng)的感測(cè)電路和編程技術(shù)。在一種方法中，在不需要額外的驗(yàn)證操作以及控制實(shí)現(xiàn)的快或慢編程模式的情況下提供了編程減慢。作為替代，可以使用一個(gè)狀態(tài)的目標(biāo)驗(yàn)證電平來(lái)減慢所選擇的存儲(chǔ)元件的編程，其中正在通過(guò)使所選擇的存儲(chǔ)元件的位線浮動(dòng)來(lái)將所選擇的存儲(chǔ)元件編程到下一較高的狀態(tài)。作為傳到溝道的Vbl的溝道電位由于來(lái)自(與未選擇的存儲(chǔ)元件相關(guān)聯(lián)的)未選擇的鄰近位線的逐步升壓的耦合而增加，從而減慢編程速度。當(dāng)存在較大的位線到位線耦合時(shí)，該方法自動(dòng)地并且自適應(yīng)地更加減慢，并且用作由于溝道到浮柵的耦合引起的溝道電位增加的對(duì)策。在另一方法中，對(duì)于處于慢編程模式的所選擇的存儲(chǔ)元件，補(bǔ)償溝道到浮柵的電容耦合。在該方法中，利用逐步升高的電壓驅(qū)動(dòng)未選擇的位線，逐步升高其耦合到所選擇的位線并且被傳輸?shù)较嚓P(guān)聯(lián)的溝道。由Vbl確定的溝道電位可以在O. 8至I. 2V的范圍內(nèi)，這高于它們先前的位線偏置，從而補(bǔ)償所選擇的存儲(chǔ)元件的較高的浮柵電位。結(jié)果，在預(yù)期的慢速度下對(duì)所選擇的存儲(chǔ)元件執(zhí)行慢編程模式，不存在在沒(méi)有該補(bǔ)償?shù)那闆r下將另外體驗(yàn)的任何加速?？梢栽诳炀幊棠Ｊ街袨樗x擇的存儲(chǔ)元件提供相似的補(bǔ)償，其中所選擇的存儲(chǔ)元件的溝道在最初時(shí)接地，隨后由于位線耦合而被偏置，使得在預(yù)期的快速度下執(zhí)行編程，不存在在沒(méi)有該補(bǔ)償?shù)那闆r下將另外體驗(yàn)的任何加速。但是對(duì)處于快編程模式中的所選擇的存儲(chǔ)元件的補(bǔ)償較之慢編程模式的存儲(chǔ)元件通常不太關(guān)鍵。這種方法和其他方法的變化涉及相對(duì)于將通過(guò)電壓(pass voltage)施加到字線的時(shí)間的將Vbl傳遞到溝道的定時(shí)。也可以使用于調(diào)整漏極選擇柵極電壓的定時(shí)最優(yōu)化。在另一方法中，作為編程操作的一部分，執(zhí)行感測(cè)操作以確定所選擇的存儲(chǔ)元件(及其位線，被稱為所選擇的位線)是否與一個(gè)或更多個(gè)未選擇的存儲(chǔ)元件(及其位線，被稱為未選擇的位線)相鄰。未選擇的位線是與所選擇的字線上的未選擇的存儲(chǔ)元件相關(guān)聯(lián)的位線。所選擇的位線是與所選擇的字線上的所選擇的存儲(chǔ)元件相關(guān)聯(lián)的位線。當(dāng)所選擇的存儲(chǔ)元件與一個(gè)或兩個(gè)經(jīng)歷溝道升壓的未選擇的存儲(chǔ)元件相鄰時(shí)，從未選擇的存儲(chǔ)元件的溝道到同一字線上的所選擇的存儲(chǔ)元件的浮柵的溝道到浮柵的耦合是最強(qiáng)的。感測(cè)可用于確定該情形存在的時(shí)間，以在需要時(shí)提供適當(dāng)?shù)难a(bǔ)償，并且在不需要時(shí)不提供補(bǔ)償。
在另一方法中，經(jīng)由所選擇的存儲(chǔ)元件的位線將補(bǔ)償電壓?jiǎn)为?dú)地或者與慢編程模式偏置組合地直接提供給所選擇的存儲(chǔ)元件的溝道。適當(dāng)?shù)拇鎯?chǔ)器系統(tǒng)的一個(gè)示例使用NAND閃速存儲(chǔ)器結(jié)構(gòu)，其將多個(gè)晶體管串聯(lián)布置在兩個(gè)選擇柵極之間。串聯(lián)的晶體管和選擇柵極被稱為NAND串。圖Ia是示出一個(gè)NAND串90的俯視圖。圖Ib是其等效電路。所示出的NAND串包括串聯(lián)的四個(gè)晶體管100、102、104和106，它們夾在第一選擇柵極120和第二選擇柵·極122之間。選擇柵極120將NAND串連接到位線126。選擇柵極122將NAND串連接到源極線128。通過(guò)向控制柵極120CG和122CG施加適當(dāng)?shù)碾妷簛?lái)分別控制選擇柵極120和122。每個(gè)晶體管100、102、104和106具有控制柵極和浮柵。晶體管100具有控制柵極100CG和浮柵100FG。晶體管102具有控制柵極102CG和浮柵102FG。晶體管104具有控制柵極104CG和浮柵104FG。晶體管106具有控制柵極106CG和浮柵106FG?？刂茤艠O100CG、102CG、104CG和106CG分別連接到字線WL3、WL2、WL1和WL0。在一個(gè)實(shí)施例中，晶體管100、102、104和106均是存儲(chǔ)器單元。在其他實(shí)施例中，存儲(chǔ)器單元可以包括多個(gè)晶體管或者可以與所示出情況不同。選擇柵極120和122分別連接到漏極側(cè)選擇線S⑶和源極側(cè)選擇線SGS。圖2提供了上述NAND串的橫截面視圖。NAND串的晶體管在P阱區(qū)域140中形成。P阱區(qū)域接著可以位于P型襯底144的η阱區(qū)域142內(nèi)。每個(gè)晶體管包括堆疊的柵極結(jié)構(gòu)，其包括控制柵極(100CG、102CG、104CG 和 106CG)和浮柵(100FG、102FG、104FG 和 106FG)。浮柵在位于氧化物或其他介電膜上面的P阱的表面上形成?？刂茤艠O位于浮柵上方，層間多晶硅介電層將控制柵極和浮柵隔開(kāi)。存儲(chǔ)器單元(100、102、104和106)的控制柵極形成字線。N+摻雜層或區(qū)域130、132、134、136和138由鄰近的單元共享，由此各單元彼此串聯(lián)連接以形成NAND串。這些N+摻雜層形成了每個(gè)單元的源極和漏極。例如，N+摻雜層130用作晶體管122的漏極和晶體管106的源極，N+摻雜層132用作晶體管106的漏極和晶體管104的源極，N+摻雜層134用作晶體管104的漏極和晶體管102的源極，N+摻雜層136用作晶體管102的漏極和晶體管100的源極，并且N+摻雜層138用作晶體管100的漏極和晶體管120的源極。N+摻雜層125連接到NAND串的位線126，而N+摻雜層128連接到多個(gè)NAND串的公共源極線。每個(gè)存儲(chǔ)器單元可以在一個(gè)或更多個(gè)位中存儲(chǔ)以模擬或數(shù)字形式表示的數(shù)據(jù)。還可以使用除了 NAND閃速存儲(chǔ)器以外的其他類型的非易失性存儲(chǔ)器。作為編程操作的一部分，可以使與未選擇的存儲(chǔ)元件和例如未選擇的NAND串90相關(guān)聯(lián)的襯底的溝道區(qū)域的電位升壓。未選擇的存儲(chǔ)元件或NAND串可以被稱為禁用的或閉鎖的存儲(chǔ)元件或NAND串，因?yàn)槠湓诰幊滩僮鞯慕o定編程迭代中對(duì)于編程是禁用的或閉鎖的。例如，當(dāng)控制柵極和浮柵 100CG/100FG、102CG/102FG、104CG/104FG 和 106CG/106FG提供的任何存儲(chǔ)元件是編程操作中的未選擇的存儲(chǔ)元件時(shí)，例如當(dāng)NAND串90是未選擇的NAND串時(shí)，溝道區(qū)域141可以設(shè)置在襯底144的P阱140中。溝道區(qū)域141表示在摻雜區(qū)域130、132、134、136和138中和之間延伸的襯底中的傳導(dǎo)路徑。升壓可以通過(guò)不同方式實(shí)現(xiàn)。例如，在將通過(guò)電壓施加到未選擇的字線之前進(jìn)行的預(yù)充電操作中，位線126上提供的電壓可以經(jīng)由漏極側(cè)選擇柵極晶體管120CG傳遞到溝道141。在一個(gè)可能的情形中，在漏極側(cè)晶體管的控制柵極被偏置在Vdd+Vth時(shí)，其中Vdd是針對(duì)感測(cè)電路的供電電壓并且Vth是漏極側(cè)選擇柵極晶體管的閾值電壓，利用適當(dāng)?shù)腣bl，漏極側(cè)選擇柵極晶體管向溝道提供電壓Vbl作為預(yù)充電電壓。在控制柵極電壓上升時(shí)，溝道升壓到較高的電位。漏極側(cè)選擇柵極晶體管可以隨后呈現(xiàn)為不傳導(dǎo)，使得位線從溝道141切斷，并且在溝道中維持升壓電位。通過(guò)將通過(guò)電壓施加到字線并且使溝道浮動(dòng)，也可以實(shí)現(xiàn)溝道升壓。通過(guò)電壓耦合到溝道，使其電位升高。圖3是示出三個(gè)NAND串的電路圖。使用NAND結(jié)構(gòu)的閃速存儲(chǔ)器系統(tǒng)的典型結(jié)構(gòu)將包括若干個(gè)NAND串。例如，在具有許多個(gè)NAND串的存儲(chǔ)器陣列中示出了三個(gè)NAND串320、340和360。每個(gè)NAND串包括兩個(gè)選擇柵極和四個(gè)存儲(chǔ)元件。盡管為了簡(jiǎn)化示出了四個(gè)存儲(chǔ)元件，但是現(xiàn)代的NAND串可以具有例如高達(dá)32個(gè)或64個(gè)存儲(chǔ)元件。例如，NAND串320包括選擇柵極322和327以及存儲(chǔ)元件323-326，NAND串340包括選擇柵極342和347以及存儲(chǔ)元件343-346，NAND串360包括選擇柵極362和367以及存儲(chǔ)元件363-366。每個(gè)NAND串通過(guò)其選擇柵極(例如，選擇柵極327、347或367)連接到源極線370。選擇線SGS用于控制源極側(cè)選擇柵極。各個(gè)NAND串320、340和360分別通過(guò)選擇柵極322、342、362中的漏極側(cè)選擇晶體管連接到各個(gè)位線321、341和361。這些選擇晶體管由漏極選擇線SGD控制。在其他實(shí)施例中，選擇線不一定需要在NAND串之間共用； 就是說(shuō)，可以為不同的NAND串提供不同的選擇線?？梢栽谝r底中創(chuàng)建分別與NAND串320、340和360相關(guān)聯(lián)的示例溝道區(qū)域329、330和331。注意，存儲(chǔ)元件和溝道區(qū)域被示出為如同它們相對(duì)它們的實(shí)際位置旋轉(zhuǎn)90度。字線如下連接到存儲(chǔ)元件的控制柵極WL3 (存儲(chǔ)元件323、343和363)、WL2 (存儲(chǔ)元件324,344和364)、WLl (存儲(chǔ)元件325,345和365)、以及WLO (存儲(chǔ)元件326,346和366)。每個(gè)字線連接一行中的每個(gè)存儲(chǔ)元件的控制柵極。或者，控制柵極可由字線自身提供。當(dāng)對(duì)閃速存儲(chǔ)元件編程時(shí)，例如經(jīng)由相關(guān)聯(lián)的字線將編程電壓施加到存儲(chǔ)元件的控制柵極，并且與存儲(chǔ)元件相關(guān)聯(lián)的位線接地。來(lái)自溝道的電子被注入到浮柵中。當(dāng)電子在浮柵中積累時(shí)，浮柵變?yōu)樨?fù)向充電并且存儲(chǔ)元件的Vth升高。圖4圖示了諸如圖Ia和Ib中所示的NAND存儲(chǔ)元件的陣列400的示例。位線406沿每個(gè)列耦合到NAND串450的漏極側(cè)選擇柵極的漏極端子426。源極線404可以沿NAND串的每個(gè)行連接NAND串的源極選擇柵極的所有源極端子428。存儲(chǔ)元件的陣列被分成大量的存儲(chǔ)元件塊。如對(duì)于閃速EEPROM系統(tǒng)常見(jiàn)的，塊是擦除單位。就是說(shuō)，每個(gè)塊包含被一起擦除的最小數(shù)目的存儲(chǔ)元件。每個(gè)塊典型地被分成許多個(gè)頁(yè)。頁(yè)是編程的最小單位。一個(gè)或更多個(gè)數(shù)據(jù)頁(yè)典型地存儲(chǔ)在存儲(chǔ)元件的一個(gè)行中。例如，行典型地包含若干個(gè)交錯(cuò)的頁(yè)或者其可以構(gòu)成一個(gè)頁(yè)。頁(yè)的所有存儲(chǔ)元件將被一起讀取或編程。大量的頁(yè)形成塊，從例如8個(gè)頁(yè)直到32、64、128或更多個(gè)頁(yè)不等。在一些實(shí)施例中，NAND串的行包括塊。示例感測(cè)電路410、412、414分別與位線406、407和408連通。感測(cè)電路分別與由一個(gè)或更多個(gè)電源405提供的為VdcUVdd-A V和Vcomp的電源線401、402和403連通。下文進(jìn)一步描述了這些電壓。感測(cè)電路還與一個(gè)或更多個(gè)一個(gè)或更多個(gè)一個(gè)或更多個(gè)控制電路連通以交換控制信號(hào)和數(shù)據(jù)。圖5是使用單行/列解碼器和讀/寫(xiě)電路的非易失性存儲(chǔ)器系統(tǒng)的框圖。根據(jù)一個(gè)實(shí)施例，存儲(chǔ)器裝置596具有用于并行讀取存儲(chǔ)元件的頁(yè)并且對(duì)其編程的讀/寫(xiě)電路。存儲(chǔ)器裝置596可以包括一個(gè)或更多個(gè)存儲(chǔ)器管芯598。存儲(chǔ)器管芯598包括存儲(chǔ)元件400的二維陣列、控制電路510和讀/寫(xiě)電路565。在一些實(shí)施例中，存儲(chǔ)元件的陣列可以是三維的?？梢酝ㄟ^(guò)字線經(jīng)由行解碼器530以及通過(guò)位線經(jīng)由列解碼器560對(duì)存儲(chǔ)器陣列400尋址。讀/寫(xiě)電路565包括多個(gè)感測(cè)塊500 (典型地，每個(gè)感測(cè)塊包括感測(cè)電路或感測(cè)放大器的集合，每個(gè)位線有一個(gè)這樣的集合)并且允許并行地讀取存儲(chǔ)元件的頁(yè)并且對(duì)其編程。下文更詳細(xì)地描述了示例感測(cè)電路。典型的控制器550包括在與一個(gè)或更多個(gè)存儲(chǔ)器管芯598相同的存儲(chǔ)器裝置596 (例如，可移除存儲(chǔ)卡)中。在主機(jī)和控制器550之間經(jīng)由線路520并且在控制器和一個(gè)或更多個(gè)存儲(chǔ)器管芯598之間經(jīng)由線路518傳輸命令和數(shù)據(jù)?？刂齐娐?10與讀/寫(xiě)電路565協(xié)作以對(duì)存儲(chǔ)器陣列400執(zhí)行存儲(chǔ)器操作?？刂齐娐?10包括狀態(tài)機(jī)512、片上地址解碼器514和功率控制模塊516。狀態(tài)機(jī)512提供對(duì)存儲(chǔ)器操作的芯片級(jí)控制。片上地址解碼器514提供主機(jī)或存儲(chǔ)器控制器使用的硬件地址到解碼器530和560使用的硬件地址之間的地址接口。功率控制模塊516控制在存儲(chǔ)器操作 期間提供給字線和位線的功率和電壓，并且可以包括圖4的電源405。在一些實(shí)現(xiàn)方案中，圖5的一些部件可以組合。在各種設(shè)計(jì)中，除了存儲(chǔ)元件陣列400以外的一個(gè)或更多個(gè)部件(單獨(dú)地或組合地)可以被視為管理或控制電路。例如，一個(gè)或更多個(gè)管理或控制電路可以包括控制電路510、狀態(tài)機(jī)512、解碼器514/560、功率控制模塊516、感測(cè)塊500 (包括下文進(jìn)一步討論的感測(cè)電路)、讀/寫(xiě)電路565、控制器550等中的一個(gè)或組合。在另一實(shí)施例中，非易失性存儲(chǔ)器系統(tǒng)使用雙行/列解碼器和讀/寫(xiě)電路。各個(gè)外圍電路對(duì)存儲(chǔ)器陣列400的訪問(wèn)在陣列的相對(duì)側(cè)以對(duì)稱方式實(shí)現(xiàn)。圖6是示出感測(cè)塊的一個(gè)實(shí)施例的框圖。單獨(dú)的感測(cè)塊500被分成核心部分(被稱為感測(cè)模塊580)和公共部分590。在一個(gè)實(shí)施例中，對(duì)于每個(gè)位線存在分離的感測(cè)模塊580，并且對(duì)于多個(gè)感測(cè)模塊580的集合存在一個(gè)公共部分590。在一個(gè)示例中，感測(cè)塊將包括一個(gè)公共部分590和八個(gè)感測(cè)模塊580，每個(gè)感測(cè)模塊類似于下文進(jìn)一步討論的感測(cè)電路。成組的感測(cè)模塊中的每個(gè)將經(jīng)由數(shù)據(jù)總線572與相關(guān)聯(lián)的公共部分連通。感測(cè)模塊580包括感測(cè)電路570，其確定所連接的位線中的傳導(dǎo)電流在預(yù)定閾值水平以上還是以下。感測(cè)模塊580還包括位線鎖存器582，其用于設(shè)定所連接的位線上的電壓條件。例如，位線鎖存器582中鎖存的預(yù)定狀態(tài)將導(dǎo)致所連接的位線被拉到指定編程禁用的狀態(tài)。公共部分590包括處理器592、數(shù)據(jù)鎖存器集合594以及耦合在數(shù)據(jù)存儲(chǔ)器集合594和數(shù)據(jù)總線520之間的I/O接口 596。處理器592執(zhí)行計(jì)算。例如，其功能之一是確定感測(cè)到的存儲(chǔ)元件中存儲(chǔ)的數(shù)據(jù)并且將所確定的數(shù)據(jù)存儲(chǔ)在數(shù)據(jù)鎖存器集合中。數(shù)據(jù)鎖存器集合594用于存儲(chǔ)在讀操作期間由處理器592確定的數(shù)據(jù)位。其還用于存儲(chǔ)在編程操作期間從數(shù)據(jù)總線520導(dǎo)入的數(shù)據(jù)位。導(dǎo)入的數(shù)據(jù)位表示寫(xiě)數(shù)據(jù)，其意味著將被編程到存儲(chǔ)器中。I/O接口 596提供數(shù)據(jù)鎖存器594和數(shù)據(jù)總線520之間的接口。在讀取或其他感測(cè)期間，狀態(tài)機(jī)512控制將不同的控制柵極電壓提供給所尋址的存儲(chǔ)元件。在逐步通過(guò)與存儲(chǔ)器支持的各個(gè)存儲(chǔ)器狀態(tài)對(duì)應(yīng)的各個(gè)預(yù)先限定的控制柵極電壓時(shí)，感測(cè)模塊580可以絆停(trip)在這些電壓中的一個(gè)處并且將從感測(cè)模塊580經(jīng)由總線572向處理器592提供輸出。此時(shí)，處理器592通過(guò)考慮感測(cè)模塊的絆停事件以及關(guān)于從狀態(tài)機(jī)經(jīng)由輸入線路593所施加的控制柵極電壓的信息，確定得到的存儲(chǔ)器狀態(tài)。隨后計(jì)算關(guān)于存儲(chǔ)器狀態(tài)的二進(jìn)制編碼并且將得到的數(shù)據(jù)位存儲(chǔ)到數(shù)據(jù)鎖存器594中。在核心部分的另一實(shí)施例中，位線鎖存器582用作用于鎖存感測(cè)模塊580的輸出的鎖存器和如上文所述的位線鎖存器兩者。在編程或驗(yàn)證期間，待編程數(shù)據(jù)從數(shù)據(jù)總線520存儲(chǔ)在數(shù)據(jù)鎖存器集合594中。在狀態(tài)機(jī)的控制下，編程操作包括施加到所尋址的存儲(chǔ)元件的控制柵極的一系列編程電壓脈沖。每個(gè)編程脈沖跟隨有讀回(驗(yàn)證)，以確定存儲(chǔ)元件是否已被編程到期望的存儲(chǔ)器狀態(tài)。處理器592監(jiān)視與期望的存儲(chǔ)器狀態(tài)相關(guān)的讀回存儲(chǔ)器狀態(tài)。當(dāng)兩者一致時(shí)，處理器592設(shè)定位線鎖存器582以便將位線拉到指定編程禁用的狀態(tài)。這使得禁止耦合到位線的存儲(chǔ)元件被進(jìn)一步編程，即使編程脈沖呈現(xiàn)在其控制柵極上。在其他實(shí)施例中，處理器在最初時(shí)加載位線鎖存器582并且感測(cè)電路在驗(yàn)證處理期間將其設(shè)定到禁用值。數(shù)據(jù)鎖存器堆棧594包含與感測(cè)模塊對(duì)應(yīng)的數(shù)據(jù)鎖存器的堆棧。在一個(gè)實(shí)施例中，對(duì)于每個(gè)感測(cè)模塊580存在三個(gè)數(shù)據(jù)鎖存器。數(shù)據(jù)鎖存器可以被實(shí)現(xiàn)為移位寄存器，使 得其中存儲(chǔ)的并行數(shù)據(jù)被轉(zhuǎn)換成用于數(shù)據(jù)總線的串行數(shù)據(jù)，反之亦然。與m個(gè)存儲(chǔ)元件的讀/寫(xiě)塊對(duì)應(yīng)的所有數(shù)據(jù)鎖存器可以鏈接在一起以形成塊移位寄存器，使得能夠通過(guò)串行傳輸來(lái)輸入或輸出數(shù)據(jù)塊。特別地，調(diào)節(jié)讀/寫(xiě)模塊的組，使得每個(gè)數(shù)據(jù)鎖存器集合將數(shù)據(jù)按照如同它們是用于整個(gè)讀/取塊的移位寄存器的一部分的序列來(lái)移入或移出數(shù)據(jù)總線。圖7a示出了關(guān)于四狀態(tài)存儲(chǔ)器裝置的閾值電壓分布的示例集合，其中每個(gè)存儲(chǔ)元件存儲(chǔ)兩位數(shù)據(jù)。為擦除的(E狀態(tài))存儲(chǔ)元件提供第一 Vth分布700。三個(gè)Vth分布702、704和706分別表示編程狀態(tài)A、B和C，其中溝道到浮柵的耦合被補(bǔ)償。由于溝道到浮柵的耦合，對(duì)于編程狀態(tài)A、B和C分別出現(xiàn)了擴(kuò)寬的Vth分布703、705和707。這種耦合增加了所選擇的存儲(chǔ)元件的浮柵上的電位，使得例如被表示成每個(gè)編程脈沖的Vth的改變的其編程速度被加速到預(yù)期的編程速度以上，導(dǎo)致上末端上的Vth分布的擴(kuò)寬。在一個(gè)實(shí)施例中，E狀態(tài)中的閾值電壓是負(fù)的，并且A、B和C狀態(tài)中的閾值電壓是正的。還提供用于從存儲(chǔ)元件讀取數(shù)據(jù)的讀取參考電壓Vra、Vrb和Vrc。通過(guò)測(cè)試給定的存儲(chǔ)元件的閾值電壓在Vra、Vrb和Vrc以上還是以下，系統(tǒng)可以確定存儲(chǔ)元件所處的狀態(tài)，例如編程條件。此外，提供驗(yàn)證參考電壓Vva、Vvb和Vvc。在將存儲(chǔ)元件編程到A狀態(tài)、B狀態(tài)或C狀態(tài)時(shí)，系統(tǒng)將分別測(cè)試這些存儲(chǔ)元件是否具有大于或等于Vva、Vvb和Vvc的閾值電壓。在全序列編程中，存儲(chǔ)元件可以從E狀態(tài)直接編程到編程狀態(tài)A、B或C中的任一個(gè)態(tài)。例如，待編程的存儲(chǔ)元件群組可以首先被擦除，使得該群組中的所有存儲(chǔ)元件處于E狀態(tài)。使用諸如圖8中所示的一系列編程脈沖將存儲(chǔ)元件直接編程到A、B和C狀態(tài)。在一些存儲(chǔ)元件正在從E狀態(tài)編程到A狀態(tài)時(shí)，其他存儲(chǔ)元件正在從E狀態(tài)編程到B狀態(tài)和/或從E狀態(tài)編程到C狀態(tài)。慢編程模式的一個(gè)示例對(duì)于一個(gè)或更多個(gè)數(shù)據(jù)狀態(tài)使用低(偏移)和高(目標(biāo))驗(yàn)證電平。例如,VvaL和Vva分別是關(guān)于A狀態(tài)的偏移和目標(biāo)驗(yàn)證電平，并且VvbL和Vvb分別是關(guān)于B狀態(tài)的偏移和目標(biāo)驗(yàn)證電平。在編程期間，當(dāng)正在被編程到作為目標(biāo)狀態(tài)的A狀態(tài)的存儲(chǔ)元件(例如，A狀態(tài)存儲(chǔ)元件)的Vth超過(guò)VvaL時(shí)，諸如通過(guò)將Vbl升高到例如OV的額定編程或非禁用電平與例如2-3V的全禁用電平之間的、例如O. 6-0. 8V的電平來(lái)使其編程速度減慢。這通過(guò)避免Vth的大幅增加來(lái)提供較大的精度。當(dāng)Vth達(dá)到Vva時(shí)，使存儲(chǔ)元件閉鎖以阻止進(jìn)一步的編程。相似地，當(dāng)B狀態(tài)存儲(chǔ)元件的Vth超過(guò)VvbL時(shí)，使其編程速度減慢，并且當(dāng)Vth達(dá)到Vvb時(shí)，使存儲(chǔ)元件閉鎖以阻止進(jìn)一步的編程。在一種方法中，慢編程模式未被用于最高狀態(tài)，因?yàn)槟撤N過(guò)沖典型地是可接受的。作為替代，慢編程模式可用于擦除狀態(tài)以上且最高狀態(tài)以下的編程狀態(tài)。圖7b圖示了對(duì)存儲(chǔ)關(guān)于兩個(gè)不同的頁(yè)(即下頁(yè)和上頁(yè))的數(shù)據(jù)的多狀態(tài)存儲(chǔ)元件編程的兩輪回技術(shù)的示例。通過(guò)重復(fù)來(lái)自圖7a的閾值電壓分布700、702、704和706示出了四個(gè)狀態(tài)。這些狀態(tài)以及它們表示的位是E狀態(tài)(11)、A狀態(tài)(10)、B狀態(tài)(00)和C狀態(tài)(01)。對(duì)于E狀態(tài)，兩個(gè)頁(yè)都存儲(chǔ)“I”。對(duì)于A狀態(tài)，下頁(yè)存儲(chǔ)“O”并且上頁(yè)存儲(chǔ)“I”。對(duì)于B狀態(tài)，兩個(gè)頁(yè)都存儲(chǔ)“O”。對(duì)于C狀態(tài)，下頁(yè)存儲(chǔ)“I”并且上頁(yè)存儲(chǔ)“O”。注意，盡管特定的位式樣已被分配給每個(gè)狀態(tài)，但是也可以分配不同的位式樣。在第一編程輪回中，根據(jù)待編程到下邏輯頁(yè)中的位來(lái)設(shè)定存儲(chǔ)元件的閾值電壓電平。如果該位是邏輯“1”，則由于作為以前已被擦除的結(jié)果其處于適當(dāng)?shù)臓顟B(tài)，因此閾值電 壓不變。然而，如果待編程的位是邏輯“0”，則如箭頭730所示，存儲(chǔ)元件的閾值電平增加到A狀態(tài)。這終止第一編程輪回。在第二編程輪回中，根據(jù)正被編程到上邏輯頁(yè)的位來(lái)設(shè)定存儲(chǔ)元件的Vth。如果上邏輯頁(yè)位將存儲(chǔ)邏輯“ I ”，則由于根據(jù)下頁(yè)位的編程，存儲(chǔ)元件處于狀態(tài)E或A之一，其中這兩個(gè)狀態(tài)均承載上頁(yè)位“1”，因此未進(jìn)行編程。如果上頁(yè)位將是邏輯“0”，則Vth漂移。如果第一輪回導(dǎo)致存儲(chǔ)元件保持在E狀態(tài)，則如箭頭720所示，在第二階段中存儲(chǔ)元件被編程，使得Vth增加到C狀態(tài)內(nèi)。如果作為第一編程輪回的結(jié)果，存儲(chǔ)元件已被編程到A狀態(tài)，則如箭頭710所示，存儲(chǔ)元件被進(jìn)一步編程到第二輪會(huì)，使得Vth增加到B狀態(tài)內(nèi)。第二輪回的結(jié)果是將存儲(chǔ)元件編程到指定針對(duì)上頁(yè)存儲(chǔ)邏輯“O”、而下頁(yè)的數(shù)據(jù)不變的狀態(tài)。注意，通過(guò)該技術(shù)，也可以使用慢編程模式。在一種方法中，如果寫(xiě)入足夠的數(shù)據(jù)以填滿整個(gè)頁(yè)，則可以將系統(tǒng)設(shè)置成執(zhí)行全序列寫(xiě)入。如果對(duì)于整頁(yè)沒(méi)寫(xiě)入足夠的數(shù)據(jù)，則編程處理可以對(duì)下頁(yè)編程，利用接收到的數(shù)據(jù)進(jìn)行編程。當(dāng)接收到后繼的數(shù)據(jù)時(shí)，系統(tǒng)隨后將對(duì)上頁(yè)編程。在又一實(shí)施例中，如果隨后接收到足以填滿整個(gè)(或大部分)字線的存儲(chǔ)元件的數(shù)據(jù)，則系統(tǒng)可以在對(duì)下頁(yè)編程的模式中開(kāi)始寫(xiě)入并且轉(zhuǎn)換成全序列編程模式。在另一可能的編程技術(shù)中，在第一步驟中，對(duì)下頁(yè)編程。如果下頁(yè)將保持?jǐn)?shù)據(jù)1，則存儲(chǔ)元件狀態(tài)保持在E狀態(tài)。如果數(shù)據(jù)將被編程到0，則存儲(chǔ)元件的電壓的閾值升高，使得存儲(chǔ)元件被編程到在狀態(tài)A和B之間延伸的中間分布。在對(duì)上頁(yè)編程時(shí)，如果存儲(chǔ)元件處于E狀態(tài)并且上頁(yè)保持在1，則存儲(chǔ)元件將保持在E狀態(tài)。如果存儲(chǔ)元件處于E狀態(tài)并且其上頁(yè)數(shù)據(jù)將被編程到0，則存儲(chǔ)元件的閾值電壓將升高，使得存儲(chǔ)元件處于A狀態(tài)。如果存儲(chǔ)元件處于中間Vth分布并且上頁(yè)數(shù)據(jù)將保持在1，則存儲(chǔ)元件將被編程到目標(biāo)B狀態(tài)。如果存儲(chǔ)元件處于中間Vth分布并且上頁(yè)數(shù)據(jù)將變?yōu)閿?shù)據(jù)0，則存儲(chǔ)元件的閾值電壓將升高，使得存儲(chǔ)元件處于C狀態(tài)。盡管編程示例示出了四個(gè)數(shù)據(jù)狀態(tài)和兩個(gè)數(shù)據(jù)頁(yè)，但是所教導(dǎo)的概念可以應(yīng)用于具有多于或少于四個(gè)狀態(tài)以及多于或少于兩個(gè)頁(yè)的其他實(shí)現(xiàn)方案。例如，當(dāng)前規(guī)劃了或者正在生產(chǎn)每個(gè)存儲(chǔ)元件具有8個(gè)或16個(gè)狀態(tài)的存儲(chǔ)器裝置。
而且，在所討論的示例編程技術(shù)中，存儲(chǔ)元件在被編程到目標(biāo)數(shù)據(jù)狀態(tài)時(shí)，其Vth升高。然而，可以使用其中存儲(chǔ)元件在被編程到目標(biāo)數(shù)據(jù)狀態(tài)時(shí)，其Vth降低的編程技術(shù)。也可以使用測(cè)量存儲(chǔ)元件電流的編程技術(shù)。這里的概念可以適于不同的編程技術(shù)。圖8圖示了在編程操作期間施加到所選擇的字線的一系列編程和驗(yàn)證脈沖。編程操作可以包括多個(gè)編程迭代，其中每個(gè)迭代將跟隨有一個(gè)或更多個(gè)驗(yàn)證電壓的一個(gè)或更多個(gè)編程脈沖(電壓)施加到所選擇的字線。在一種可能的方法中，編程電壓在連續(xù)迭代中逐步升高。而且，編程電壓可以包括具有例如6-8V的通過(guò)電壓(Vpass)電平的第一部分，其跟隨有例如12-25V的編程電平處的第二部分。例如，第一、第二、第三和第四編程脈沖800、802、804和806分別具有編程電壓Vpgml、Vpgm2、Vpgm3和Vpgm4,等等?？梢栽诿總€(gè)編程脈沖之后提供諸如Vva、Vvb和Vvc的一個(gè)或更多個(gè)驗(yàn)證電壓的集合808。在一些情況下,一個(gè)或更多個(gè)初始編程脈沖未跟隨有驗(yàn)證脈沖，因?yàn)闆](méi)有預(yù)見(jiàn)到任何存儲(chǔ)元件已達(dá)到最低編程狀態(tài)(例如，A狀態(tài))。隨后，例如，編程迭代可以使用用于A狀態(tài)的驗(yàn)證脈沖，接著是使用用于A和B狀態(tài)的驗(yàn)證脈沖的編程迭代，接著是使用用于B和C狀態(tài)的驗(yàn)證脈沖的編程迭代。 在一種選擇中，使用偶數(shù)-奇數(shù)編程脈沖。在該情況下，在單個(gè)編程迭代中，使用一個(gè)編程脈沖對(duì)偶數(shù)編號(hào)的位線的所選擇的存儲(chǔ)元件編程，接著是用于對(duì)奇數(shù)編號(hào)的位線的所選擇的存儲(chǔ)元件編程的另一編程脈沖，接著是用于偶數(shù)和奇數(shù)編號(hào)的位線兩者的一個(gè)或更多個(gè)驗(yàn)證脈沖。圖9示出了關(guān)于存儲(chǔ)元件集合的多輪回編程操作。所示出的部件可以是字線、位線和存儲(chǔ)元件的更大的集合的子集。在一種方法中，在第一編程輪回中對(duì)例如存儲(chǔ)元件902、904和906的、WLn-I上的存儲(chǔ)元件編程。該步驟由圓形“I”表示。接著(“2”)，在第一編程輪回中對(duì)例如存儲(chǔ)元件912、914和916的、WLn上的存儲(chǔ)元件編程。在該示例中，當(dāng)選擇字線用于編程時(shí)，在每個(gè)編程脈沖之后進(jìn)行驗(yàn)證操作。在WLn上的驗(yàn)證操作之后，將一個(gè)或更多個(gè)驗(yàn)證電壓施加到WLn并且將通過(guò)電壓施加到包括WLn-I和WLn+Ι的剩余字線。通過(guò)電壓用于接通未選擇的存儲(chǔ)元件(使其導(dǎo)通)，使得可以針對(duì)所選擇的字線進(jìn)行感測(cè)操作。接著(“3”)，在第二編程輪回中對(duì)WLn-I上的存儲(chǔ)元件編程。接著(“4”)，在第一編程輪回中對(duì)WLn+Ι上的存儲(chǔ)元件編程。接著(“5”)，在第二編程輪回中將WLn上的存儲(chǔ)元件編程到它們各個(gè)目標(biāo)狀態(tài)。圖IOa示出了 NAND串的橫截面視圖，其示出了溝道到浮柵的耦合和浮柵到浮柵的耦合。位線或NAND串方向進(jìn)入紙面，并且字線方向從左到右。字線1000延伸跨越多個(gè)NAND串。第一 NAND串包括溝道區(qū)域(CH)1016。還參見(jiàn)結(jié)合圖2和3討論的溝道區(qū)域。第一 NAND串中的存儲(chǔ)元件1010包括作為字線1000的一部分的控制柵極(CG)1012以及浮柵(FG)IOH0第二 NAND串包括溝道區(qū)域1026。第二 NAND串中的存儲(chǔ)元件1020包括作為字線1000的一部分的控制柵極1022以及浮柵1024。第三NAND串包括溝道區(qū)域1036。第三NAND串中的存儲(chǔ)元件1030包括作為字線1000的一部分的控制柵極1032以及浮柵1034。隨著存儲(chǔ)器裝置的縮小，存儲(chǔ)元件對(duì)存儲(chǔ)元件的干擾充當(dāng)日益重要的角色。如開(kāi)頭所提及的，這些干擾之一是在編程期間出現(xiàn)的溝道到浮柵的耦合。在全位線編程中，考慮經(jīng)歷編程的所選擇的字線1000的所選擇的存儲(chǔ)元件1020。當(dāng)同一字線1000上相鄰位線的相鄰存儲(chǔ)元件(例如，1010和/或1030)達(dá)到其目標(biāo)數(shù)據(jù)狀態(tài)時(shí)，其被閉鎖以阻止進(jìn)一步的編程。結(jié)果，在下一編程迭代中，在向所選擇的字線1000施加編程脈沖時(shí)，閉鎖的或未選擇的存儲(chǔ)元件的襯底溝道區(qū)域(例如，1016和/或1036)被升壓以防止未選擇的存儲(chǔ)元件的浮柵(例如，1014和/或1034)的電壓增加。然而，如果溝道1026保持在諸如OV的固定電壓，則溝道(例如，1016和/或1036)中的升高的電位耦合到所選擇的存儲(chǔ)元件1020的浮柵1024，導(dǎo)致當(dāng)施加編程脈沖時(shí)浮柵1024和溝道1026之間的有效電場(chǎng)增加。耦合量取決于溝道電位和耦合系數(shù)。這導(dǎo)致了不期望的所選擇的存儲(chǔ)元件的Vth的較大的跳躍。因此如圖7a中所示，存儲(chǔ)元件的Vth分布不合需要地?cái)U(kuò)寬。除了溝道到浮柵的耦合之外，浮柵到浮柵的耦合也可以增加所選擇的存儲(chǔ)元件所見(jiàn)的有效Vpgm。這由從浮柵1014和/或1034到浮柵1024的耦合表示。例如，如果向字線1000施加具有O. 2V的步長(zhǎng)尺寸的編程電壓，則由于來(lái)自溝道1016的耦合，浮柵1024的電位可以增加步長(zhǎng)尺寸較高的情況下預(yù)期的量，諸如O. 3V，并且沒(méi)有來(lái)自溝道1016的耦合。來(lái)自溝道1036的耦合可以相似地?zé)o意地增加浮柵1024的電位，使得其比預(yù)期情況更快地被編程。這主要是其中相鄰的位線/NAND串被同時(shí)編程的全 位線(ABL)編程技術(shù)中的關(guān)注點(diǎn)。通過(guò)ABL，鄰居存儲(chǔ)元件可以是在編程開(kāi)始時(shí)溝道處于OV的編程存儲(chǔ)元件。隨著編程的進(jìn)行，鄰居存儲(chǔ)元件變?yōu)闇系离妷荷龎旱礁哌_(dá)例如8V的禁用存儲(chǔ)元件。這種突然改變可能使鄰居存儲(chǔ)元件體驗(yàn)用于編程的電場(chǎng)的突然增加。ABL編程的一個(gè)特性在于編程結(jié)束點(diǎn)可以是極為隨機(jī)的和不可預(yù)測(cè)的。在上文討論的偶數(shù)/奇數(shù)編程技術(shù)中，當(dāng)偶數(shù)編號(hào)的NAND串被編程時(shí)，奇數(shù)編號(hào)的NAND串未被選擇，反之亦然。未選擇的NAND溝道總是從編程序列開(kāi)始升壓到高電位。溝道到浮柵的耦合有效地使所選擇的存儲(chǔ)元件看見(jiàn)較高的用于編程的電場(chǎng)，但是所選擇的存儲(chǔ)元件僅在其中看見(jiàn)較高的電場(chǎng)的第一編程脈沖中被較快地編程。隨后的編程脈沖不受來(lái)自未選擇的鄰居溝道的恒定耦合的影響并且因此對(duì)于遵循穩(wěn)定狀態(tài)編程的所選擇的存儲(chǔ)元件不存在突然的Vth改變。即使偶數(shù)/奇數(shù)編程技術(shù)具有不存在溝道到浮柵的耦合的副效應(yīng)的優(yōu)點(diǎn)，但是其性能僅為ABL編程的一半。因此，在不損失性能的情況下值得將補(bǔ)償技術(shù)用于ABL編程。對(duì)于ABL編程，為了克服所選擇的存儲(chǔ)元件上的突然電場(chǎng)改變，可以使用例如O. 5V的某個(gè)電壓來(lái)補(bǔ)償所選擇的存儲(chǔ)元件的溝道，以減少跨越浮柵到溝道的有效電壓。如圖3中所示，可以經(jīng)由位線通過(guò)所選擇的柵極SGD提供該溝道偏置。通過(guò)將柵極電壓342升高到適當(dāng)?shù)碾娖?，可以將位線341上的電壓傳遞到溝道330。由于位線彼此極為接近，位線到位線的耦合是相對(duì)強(qiáng)的。可以利用這一事實(shí)來(lái)獲得調(diào)制溝道電位所需的位線電位。圖IOb示出了從未選擇的位線到所選擇的位線的耦合?？梢猿霈F(xiàn)由箭頭表示的從未選擇的位線到所選擇的位線的耦合。當(dāng)相鄰的未選擇的位線兩者耦合到所選擇的位線時(shí)這種耦合最高。這種位線耦合可用于補(bǔ)償和控制所選擇的存儲(chǔ)元件的溝道電壓。通常，所選擇的位線體驗(yàn)的耦合取決于一個(gè)或更多個(gè)鄰近位線的式樣。例如，可以體驗(yàn)來(lái)自一個(gè)或更多個(gè)非相鄰位線的耦合。耦合效應(yīng)還可能以波紋效應(yīng)跨越位線鏈傳輸。考慮具有式樣U1-S2-S3-S4-U5的一系列相鄰位線，其中U和S分別表示未選擇的位線和所選擇的位線。對(duì)于S3，可以從Ul和U5接收耦合，盡管它們是非相鄰位線。相鄰位線之間的耦合比可以是相對(duì)高的，例如45% ;另外的5%來(lái)自接下來(lái)的第二個(gè)鄰居耦合或地。來(lái)自與另一位線相距兩個(gè)位線的位線的耦合是45%X45%=20. 25%，這是相當(dāng)大的。因此，S3可以接收總共40. 5%的耦合，這非常接近于其中所選擇的存儲(chǔ)元件在一側(cè)具有相鄰的未選擇的鄰居的情況。存在預(yù)期的和非預(yù)期的耦合效應(yīng)。從U5到S4的耦合或者從Ul到SI的耦合是預(yù)期的耦合，其將提供減慢效應(yīng)以補(bǔ)償從U5到S4以及從Ul到SI的溝道耦合效應(yīng)。來(lái)自Ul和U5兩者的S3位線耦合(例如，40. 5%)與45%的直接耦合效應(yīng)極為接近，并且是非預(yù)期的耦合效應(yīng)且導(dǎo)致不合需要的編程減慢。S3不受來(lái)自其直接鄰居，即S2和S4的耦合的影響，因?yàn)樗鼈儧](méi)有將禁用溝道耦聯(lián)到與S3相關(guān)聯(lián)的所選擇的存儲(chǔ)元件的浮柵。用于減少溝道到浮柵的耦合的各種方法包括使用上文討論的偶數(shù)-奇數(shù)編程脈沖。然而，這導(dǎo)致了性能損失。還可以為未選擇的存儲(chǔ)元件提供較小的升壓，但是這增加了編程干擾的風(fēng)險(xiǎn)。具有慢編程模式的浮動(dòng)位線技術(shù)也是可能的，但是難于有效實(shí)現(xiàn)。在該實(shí)現(xiàn)方案中浮動(dòng)的禁用位線可以通過(guò)慢編程模式位線(與慢編程模式的所選擇的存儲(chǔ)元件相關(guān)聯(lián)的位線)耦合，并且禁用Vbl的最終逐步升壓可能不足以耦聯(lián)慢編程模式位線以充分減慢編程。另一方法是使用較小的編程脈沖步長(zhǎng)尺寸。然而，這也導(dǎo)致了性能損失。 圖Ila示出了在使用偏移和目標(biāo)驗(yàn)證電平并且減少耦合效應(yīng)的示例編程技術(shù)中的閾值電壓分布1100、1102、1104和1106。在一個(gè)方法中，A和B狀態(tài)存儲(chǔ)元件在它們的Vth接近各個(gè)目標(biāo)驗(yàn)證電平時(shí)，首先在快編程模式中被編程并且隨后在慢編程模式中被編程。C狀態(tài)存儲(chǔ)元件未減慢以增強(qiáng)性能。如結(jié)合圖7a討論的，慢和塊編程模式可用于實(shí)現(xiàn)更緊密的Vth分布。存儲(chǔ)元件可以在最初時(shí)在其中其位線處于OV的快編程模式中從擦除狀態(tài)編程到較高的狀態(tài)。由于存儲(chǔ)元件遠(yuǎn)離其目標(biāo)驗(yàn)證電平，因此可以忽略耦合效應(yīng)，因?yàn)轳詈弦鸬耐蝗籚th跳躍不會(huì)將存儲(chǔ)元件過(guò)度編程到超過(guò)期望的Vth范圍。當(dāng)存儲(chǔ)元件的Vth通過(guò)諸如分別相對(duì)目標(biāo)驗(yàn)證電平Vva或Vvb偏移的VvaL或VvbL的偏移驗(yàn)證電平時(shí)，存儲(chǔ)元件進(jìn)入慢編程模式，其中諸如通過(guò)將Vbl升高到例如Vslow=O. 6-0. 8V來(lái)減少Vth隨每個(gè)編程脈沖的增加速率。當(dāng)存儲(chǔ)元件處于慢編程模式，并且因此接近其目標(biāo)驗(yàn)證電平時(shí)，由于期望精確控制，因此應(yīng)補(bǔ)償耦合效應(yīng)。在預(yù)期的減慢的基礎(chǔ)上需要額外的減慢以補(bǔ)償溝道耦合效應(yīng)。該技術(shù)可被稱為雙減慢(DSD)。提供額外的減慢的一種方法是在將Vbl升高到Vslow之后使位線浮動(dòng)。當(dāng)存儲(chǔ)元件的Vth通過(guò)目標(biāo)驗(yàn)證電平時(shí)，通過(guò)升高其Vbl使存儲(chǔ)元件閉鎖以阻止進(jìn)一步的編程。在一些情況下，當(dāng)接近目標(biāo)時(shí)具有預(yù)期的減慢的最終編程技術(shù)不是必需的。另一方法使用一個(gè)編程速度模式，但是仍在偏移和目標(biāo)驗(yàn)證電平處執(zhí)行驗(yàn)證操作。在該情況下，當(dāng)達(dá)到數(shù)據(jù)狀態(tài)的偏移驗(yàn)證電平時(shí)，使將被編程到該數(shù)據(jù)狀態(tài)的所選擇的存儲(chǔ)元件的位線浮動(dòng)。如同一些其他的方法，這可以在不將Vbl驅(qū)動(dòng)到較高電壓的情況下完成。當(dāng)達(dá)到數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平時(shí)，使這些所選擇的存儲(chǔ)元件的位線閉鎖。偏移驗(yàn)證電平VvaL和VvaB可被分別視為A和B狀態(tài)的存儲(chǔ)元件的觸發(fā)驗(yàn)證電平，其觸發(fā)位線浮動(dòng)和/或設(shè)定Vbl=Vslow。然而，這些方法使用附加的驗(yàn)證操作，導(dǎo)致了性能損失。圖Ilb示出了在整個(gè)編程操作中僅使用一個(gè)編程速度模式以及針對(duì)每個(gè)狀態(tài)一個(gè)驗(yàn)證電平的情況下，減少耦合效應(yīng)的示例編程技術(shù)中的閾值電壓分布。在該情況下，存儲(chǔ)元件處于快編程模式或禁用模式。為了補(bǔ)償溝道到浮柵的耦合，可以將Vth窗口分成三個(gè)區(qū)域(假設(shè)使用四個(gè)數(shù)據(jù)狀態(tài))而不添加任何額外的驗(yàn)證操作。在在Vva以下的第一區(qū)域中，B和C狀態(tài)存儲(chǔ)元件將處于快編程模式，因?yàn)樗鼈冞h(yuǎn)離其目標(biāo)。如果必要可以通過(guò)使A狀態(tài)存儲(chǔ)元件的相關(guān)聯(lián)的位線浮動(dòng)來(lái)使它們減慢。當(dāng)鄰居被禁用時(shí)，浮動(dòng)的位線可以通過(guò)相鄰的位線耦合。在A狀態(tài)存儲(chǔ)元件通過(guò)Vva之后，它們被禁用。在從Vva到Vvb的第二區(qū)域中，當(dāng)B狀態(tài)存儲(chǔ)元件通過(guò)Vva時(shí)，使它們的相關(guān)聯(lián)的位線浮動(dòng)以接收來(lái)自鄰居禁用位線的耦合，使得它們減慢以防止過(guò)度編程。在Vvb以上的第三區(qū)域中，在B狀態(tài)存儲(chǔ)元件通過(guò)B驗(yàn)證電平(Vvb)之后，它們被禁用。C狀態(tài)存儲(chǔ)元件處于快編程模式直至它們達(dá)到Vvc。目標(biāo)驗(yàn)證電平Vva和Vvb可以被分別視為B和C狀態(tài)存儲(chǔ)元件的觸發(fā)驗(yàn)證電平，其觸發(fā)位線浮動(dòng)。該方法允許來(lái)自一個(gè)或更多個(gè)相鄰的或者其他鄰近的未選擇的位線的耦合(如果存在)以針對(duì)全部的或者所選擇的部分的編程操作，減少所選擇的位線的編程速度。注意，該方法不需要了解是否存在一個(gè)或更多個(gè)相鄰的未選擇的位線，使得避免了用于獲得該信息的步驟以及相關(guān)聯(lián)的性能損失。與出現(xiàn)的耦合量成比例地自動(dòng)地降低編程速度。特別地，使所選擇的位線浮動(dòng)將允許位線被鄰近的未選擇的位線較高地耦合。具有約3pF量級(jí)的大 電容的位線可以用作針對(duì)相關(guān)聯(lián)的溝道的電源，其具有極小的電容(可能為3pF的1%)。對(duì)于具有耦合電壓的位線，溝道處于與位線相同的電壓。禁用位線的電壓相對(duì)于溝道浮動(dòng)的導(dǎo)通晶體管SGD是足夠高的，并且與位線無(wú)關(guān)聯(lián)。稍后通過(guò)升高字線電壓來(lái)耦合浮動(dòng)溝道，并且浮動(dòng)溝道實(shí)現(xiàn)了高的升壓以防止進(jìn)一步的編程。如下文進(jìn)一步討論的，通過(guò)設(shè)定UDL鎖存器中的“減慢”位可以指示所選擇的存儲(chǔ)元件應(yīng)使其位線浮動(dòng)并且從而經(jīng)歷作為補(bǔ)償?shù)男问降臏p慢的編程。理想地，經(jīng)由浮動(dòng)位線進(jìn)行的減慢應(yīng)在目標(biāo)驗(yàn)證電平之前約500mV處完成(假設(shè)500mV的最差情況的溝道到浮柵的耦合)。如針對(duì)A和B狀態(tài)存儲(chǔ)元件討論的經(jīng)由浮動(dòng)位線提供減慢可以導(dǎo)致約兩個(gè)另外的驗(yàn)證脈沖。然而，由于與C狀態(tài)編程共享編程脈沖，因此未獲得另外的編程脈沖。C狀態(tài)存儲(chǔ)元件的減慢可以導(dǎo)致約兩個(gè)另外的編程脈沖。然而，這些權(quán)衡導(dǎo)致了更緊密的Vth分布。為了減少性能損失，一種解決方案是不減慢C狀態(tài)存儲(chǔ)元件。實(shí)際上由于當(dāng)C狀態(tài)存儲(chǔ)元件繼續(xù)編程時(shí)禁用了大部分的編程到其他狀態(tài)的存儲(chǔ)元件，因此C狀態(tài)的溝道到浮柵的耦合效應(yīng)的概率低于其他兩個(gè)狀態(tài)A和B。而且，如果在C狀態(tài)存儲(chǔ)元件達(dá)到其驗(yàn)證電平之前鄰居存儲(chǔ)元件被禁用了許多編程脈沖，則溝道到浮柵的耦合現(xiàn)象將不會(huì)擴(kuò)寬Vth分布。注意，當(dāng)相對(duì)較多的位線接地時(shí)，在編程操作早期，跨越位線的耦合的機(jī)會(huì)較小，因?yàn)榻拥氐奈痪€通常將停止這樣的耦合。更詳細(xì)地，假設(shè)使用如圖8中的階梯式增加的Vpgm。典型地，使用第一編程脈沖集合對(duì)A狀態(tài)存儲(chǔ)元件編程，使用重疊的第二編程脈沖集合對(duì)B狀態(tài)存儲(chǔ)元件編程，并且使用重疊的第三編程脈沖集合對(duì)C狀態(tài)存儲(chǔ)元件編程。假設(shè)在每次A狀態(tài)階段一開(kāi)始時(shí)由于位線浮動(dòng)存在某種減慢。這導(dǎo)致了A狀態(tài)編程階段的結(jié)束較之沒(méi)有減慢的情況是較晚的。而且，如果具有關(guān)于B狀態(tài)的減慢，B狀態(tài)編程階段的結(jié)束較之沒(méi)有減慢的情況也是較晚的。然而，由于存儲(chǔ)元件共享相同的編程脈沖，因此對(duì)于A和B狀態(tài)存儲(chǔ)元件來(lái)說(shuō)可接受的是用較長(zhǎng)的時(shí)間編程，并且執(zhí)行較多的驗(yàn)證操作，因?yàn)檎w編程時(shí)間沒(méi)有增加。整體編程時(shí)間基于最聞狀態(tài)的編程時(shí)間。因此，當(dāng)使C狀態(tài)存儲(chǔ)元件減慢時(shí)，存在整體編程時(shí)間的損失。通常，注意，溝道到浮柵的耦合效應(yīng)牽涉相對(duì)不頻繁地發(fā)生的、當(dāng)鄰居位線閉鎖時(shí)位線幾乎閉鎖的概率。C狀態(tài)中的該罕見(jiàn)事件的組合是更為罕見(jiàn)的事件。使C狀態(tài)存儲(chǔ)元件減慢可以使整體編程時(shí)間增加例如兩個(gè)編程迭代。圖Ilc示出了與圖Ila和Ilb相關(guān)的示例編程處理。編程操作開(kāi)始于步驟1120。編程迭代開(kāi)始于步驟1122。在與圖Ila對(duì)應(yīng)的一種選擇中，在步驟1124處，將未達(dá)到其偏移驗(yàn)證電平(其為低于所選擇的存儲(chǔ)元件的目標(biāo)驗(yàn)證電平的驗(yàn)證電平)的所選擇的存儲(chǔ)元件的位線接地，并且使已達(dá)到其偏移驗(yàn)證電平的所選擇的存儲(chǔ)元件的位線浮動(dòng)以提供補(bǔ)償。例如，VvbL是B狀態(tài)存儲(chǔ)元件的偏移驗(yàn)證電平，其中目標(biāo)數(shù)據(jù)狀態(tài)是B狀態(tài)并且目標(biāo)驗(yàn)證電平是Vvb。一種選擇是例如在使位線浮動(dòng)之前設(shè)定Vbl=Vslow,使得它們?cè)诼栽赩sIow以上的電平處浮動(dòng)。否則，例如在使位線浮動(dòng)之前使Vbl=OV,使得它們?cè)诼栽贠V以上的電平處浮動(dòng)。在與圖Ilb對(duì)應(yīng)的另一選擇中，在步驟1126處，將未達(dá)到比其目標(biāo)數(shù)據(jù)狀態(tài)低的 特定數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平(其為比其目標(biāo)驗(yàn)證電平低的驗(yàn)證電平)的所選擇的存儲(chǔ)元件的位線接地，并且使已達(dá)到該較低的特定數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平的所選擇的存儲(chǔ)元件的位線浮動(dòng)以提供補(bǔ)償。例如，Vva是比B狀態(tài)的目標(biāo)數(shù)據(jù)狀態(tài)低的數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平。就是說(shuō)，A狀態(tài)是比B狀態(tài)低的一個(gè)狀態(tài)。例如，在具有狀態(tài)Er (表示不同于較高的E狀態(tài)的擦除狀態(tài))、A、B、C、D、E、F和G的八級(jí)裝置中，狀態(tài)D比狀態(tài)F低兩個(gè)狀態(tài)。步驟1132包括使未選擇的位線上的電壓逐步升高以耦聯(lián)到浮動(dòng)位線。步驟1134處施加編程脈沖。步驟1128包括升高未選擇的字線上的Vpass。這可以在所選擇的位線的浮動(dòng)開(kāi)始之前或之后進(jìn)行。步驟1130包括在升高Vpass或使所選擇的位線浮動(dòng)之前或之后使Vsgd逐步升高。Vsgd可以在Vpgm升高的同時(shí)(當(dāng)溝道升壓依賴于Vpass時(shí),在Vpgm之前,或者當(dāng)溝道升壓依賴于Vpgm時(shí)，在Vpgm之后)逐步升高。這是正常編程中的可選的步驟，其中禁用位線沒(méi)有逐步升壓。下文進(jìn)一步討論的圖15圖示了圖Ilc的某些步驟。例如，其示出了接地位線的Vbl (1524)、浮動(dòng)位線的Vbl (1522)，其中浮動(dòng)開(kāi)始于t8處，在t8處使未選擇的位線的Vbl (1518)逐步升高，在所選擇的位線的浮動(dòng)(在t8處)之前(在t7處)升高未選擇的字線上的Vpass (1529)，在所選擇的位線的浮動(dòng)(在t8處)之后(在t9處)升高未選擇的字線上的Vpass (1528)，以及在升高Vpass之后(分別在t7至t9處)使Vsgd (分別是t9或tlO處的1530或1531)逐步升高。Vsgd是設(shè)置在存儲(chǔ)元件和各個(gè)位線(例如，圖3中的321,341和361)之間的漏極選擇晶體管(例如，圖3中的322,342和362)的柵極電壓。步驟1136包括執(zhí)行驗(yàn)證操作。使用驗(yàn)證操作的結(jié)果閉鎖達(dá)到其目標(biāo)驗(yàn)證電平的所選擇的存儲(chǔ)元件的位線。步驟1138包括基于驗(yàn)證操作的結(jié)果更新感測(cè)電路中的鎖存器。如果在判定步驟1140中存在下一編程迭代，則處理在下一編程迭代中在步驟1122處繼續(xù)。如果判定步驟1140為假，則編程操作在步驟1142處結(jié)束。注意，步驟1124、1128、1130、1132和1134至少部分地在時(shí)間上重疊。相似地，步驟1126、1128、1130、1132和1134至少部分地在時(shí)間上重疊。通常，要耦聯(lián)到的位線應(yīng)在使未選擇的位線逐步升壓之前浮動(dòng)。而且，應(yīng)在施加Vpgm之前建立期望的位線電壓和SGD電壓。注意，這里描述的各種編程技術(shù)可以通過(guò)控制電路中的適當(dāng)邏輯實(shí)現(xiàn)。圖Ild示出了各個(gè)位線的數(shù)據(jù)鎖存器。如所提及的，數(shù)據(jù)鎖存器可用于存儲(chǔ)減慢位。該位具有一個(gè)值(1)，其指示相關(guān)聯(lián)的存儲(chǔ)元件應(yīng)通過(guò)使其位線在至少一部分編程操作期間浮動(dòng)而經(jīng)歷減慢。該位可以具有另一值(0)，其指示相關(guān)聯(lián)的存儲(chǔ)元件不應(yīng)經(jīng)歷減慢，并且作為替代，應(yīng)通過(guò)使其位線在至少一部分編程操作期間接地而經(jīng)歷快編程。位值可以在編程操作期間改變，并且由控制電路讀取以典型地經(jīng)由相關(guān)聯(lián)的感測(cè)電路來(lái)適當(dāng)?shù)乜刂莆痪€。通常，可以針對(duì)每個(gè)位線提供多個(gè)數(shù)據(jù)鎖存器，每個(gè)數(shù)據(jù)鎖存器存儲(chǔ)一位數(shù)據(jù)。鎖存器識(shí)別相關(guān)聯(lián)的存儲(chǔ)元件何時(shí)達(dá)到編程操作中的特定的程標(biāo)(milepost)。例如，鎖存器可以識(shí)別存儲(chǔ)元件仍未完成編程(例如，其Vth在諸如Vva、Vvb或Vvc的目標(biāo)驗(yàn)證電平以下)，或者已完成編程(例如，其Vth在目標(biāo)驗(yàn)證電平以上)。鎖存器還可以識(shí)別存儲(chǔ)元件的Vth在偏移驗(yàn)證電平(例如，VvaL或VvbL)以下，在例如慢編程模式中在偏移驗(yàn)證電平(例如，VvaL或VvbL)以上但是在目標(biāo)驗(yàn)證電平以下(例如，Vva、Vvb或Vvc)，或者在目標(biāo)驗(yàn)證電平以上。被稱為XDL鎖存器的第一鎖存器集合1201包括鎖存器1200、1202、1204、1206和1208。XDL鎖存器可用于存儲(chǔ)例如數(shù)據(jù)的下頁(yè)。當(dāng)下頁(yè)位被存儲(chǔ)在相關(guān)聯(lián)的存儲(chǔ)元件中時(shí)，XDL鎖存器翻轉(zhuǎn)。被稱為UDL鎖存器的第二鎖存器集合1211包括鎖存器1210、1212、1214、1216和1218。在一個(gè)可能的實(shí)現(xiàn)方案中，當(dāng)相關(guān)聯(lián)的存儲(chǔ)元件處于慢編程模式時(shí)，例如，當(dāng)其Vth在偏移和目標(biāo)驗(yàn)證電平之間時(shí)，UDL鎖存器翻轉(zhuǎn)。在圖Ila的實(shí)現(xiàn)方案中，UDL鎖存器存儲(chǔ)當(dāng)相關(guān)聯(lián)的存儲(chǔ)元件從其中其溝道浮動(dòng)的慢編程模式轉(zhuǎn)移到其中其溝道接地的快編程模式時(shí)翻轉(zhuǎn)的位。被稱為L(zhǎng)DL鎖存器的第三鎖存器集合1221包括鎖存器1220、1222、1224、1226和1228。鎖存器連接到代表性位線BLi_2、BLi-U BL、BLi+1和BLi+2。LDL鎖存器可用于存儲(chǔ)例如數(shù)據(jù)的上頁(yè)。當(dāng)相關(guān)聯(lián)的存儲(chǔ)元件完成編程時(shí)，例如，當(dāng)其Vth超過(guò)諸如Vva、Vvb或Vvc的目標(biāo)驗(yàn)證電平時(shí)，LDL鎖存器翻轉(zhuǎn)。圖lie示出了圖Ild的鎖存器的位分配。E表示擦除狀態(tài)。Af、Bf和Cf分別表示溝道接地的情況下的A狀態(tài)、B狀態(tài)和C狀態(tài)存儲(chǔ)元件的快編程模式。As、Bs和Cs分別表示位線浮動(dòng)的情況下的A狀態(tài)、B狀態(tài)和C狀態(tài)存儲(chǔ)元件的減慢編程模式。Ain、Bin和Cin分別表示A狀態(tài)、B狀態(tài)和C狀態(tài)存儲(chǔ)元件的禁用模式。Lockout和Lockoutl分別表示來(lái)自數(shù)據(jù)鎖存器的用于控制感測(cè)電路中的位線的第一和第二數(shù)據(jù)傳輸。如下文進(jìn)一步討論的，第一傳輸將數(shù)據(jù)推入以電容器作為動(dòng)態(tài)鎖存器的感測(cè)節(jié)點(diǎn)中，并且隨后將數(shù)據(jù)傳輸?shù)芥i存器，并且第二傳輸將一些數(shù)據(jù)更換到鎖存器上。這些數(shù)據(jù)傳輸提供了一種控制感測(cè)電路中的電壓的方式。例如，可以使用一個(gè)用于禁用的電壓和一個(gè)用于減慢的電壓。Lockoutl可用于指示位線是否處于慢編程模式。在該實(shí)現(xiàn)方案中，UDL=I指示對(duì)于A、B和C狀態(tài)，慢編程模式有效。在編程期間，控制電路讀取所選擇的存儲(chǔ)元件的鎖存器數(shù)據(jù)，并且響應(yīng)于該數(shù)據(jù)，確定所選擇的存儲(chǔ)元件應(yīng)以其位線浮動(dòng)的狀態(tài)還是以其位線接地的狀態(tài)編程?？刂齐娐冯S后將相應(yīng)的數(shù)據(jù)傳輸?shù)礁袦y(cè)電路。圖12示出了關(guān)于沒(méi)有補(bǔ)償?shù)目炀幊棠Ｊ?、具有補(bǔ)償?shù)穆幊棠Ｊ揭约伴]鎖/禁用條件的數(shù)據(jù)狀態(tài)的閾值電壓范圍。通常，當(dāng)期望對(duì)Vth的增加速率進(jìn)行更準(zhǔn)確的控制時(shí)，溝 道到浮柵的耦合是處于慢編程模式中的存儲(chǔ)元件最為關(guān)注的。最高狀態(tài)(例如，C狀態(tài))可以不使用慢編程模式，因?yàn)闇系赖礁诺鸟詈系难a(bǔ)償對(duì)于其他狀態(tài)而言不太重要。因此C狀態(tài)編程未減慢并且不會(huì)導(dǎo)致整體性能損失。關(guān)于A和B狀態(tài)的慢編程模式招致了損失，諸如耦合更多的驗(yàn)證操作。結(jié)果，對(duì)于作為示例的B狀態(tài)，可以具有閾值電壓范圍1254，其中溝道接地而出現(xiàn)快編程模式，并且不存在對(duì)溝道到浮柵的耦合的補(bǔ)償。范圍1254向上延伸到VvbL。提供閾值電壓范圍1256，其中出現(xiàn)具有對(duì)溝道到浮柵的耦合的補(bǔ)償?shù)穆幊棠Ｊ?，并且慢編程模式?duì)應(yīng)于Vth分布1250。范圍1256從VvbL延伸到Vvb。還提供Vvb以上的并且與Vth分布1252對(duì)應(yīng)的閾值電壓范圍1258，其中B狀態(tài)存儲(chǔ)元件處于閉鎖/禁用條件。該討論可以也可以被歸納成其他狀態(tài)。潛在缺陷在于，與范圍1256接近(例如，與VvbL接近并且剛好在其以下)的存儲(chǔ)元件處于受到溝道到浮柵的耦合的影響并且使其Vth跳躍到Vth分布1252的上端，引起Vth分布擴(kuò)寬的危險(xiǎn)。一種替選的方法是使快編程模式的存儲(chǔ)元件的位線浮動(dòng)以減慢它們的編程，不論目標(biāo)狀態(tài)如何。這兩種選擇可以在存儲(chǔ)器裝置中實(shí)現(xiàn)以確定哪一個(gè)是最優(yōu)的。
下文詳細(xì)描述提供對(duì)溝道到浮柵的耦合的補(bǔ)償?shù)母鞣N編程技術(shù)。圖13示出了用于對(duì)非易失性存儲(chǔ)元件的集合編程的方法，其中使用兩個(gè)驅(qū)動(dòng)電壓使禁用位線的電壓逐步升高以引入對(duì)鄰近位線的補(bǔ)償耦合。編程操作開(kāi)始于步驟1300處。編程操作的迭代開(kāi)始于步驟1302處。步驟1304識(shí)別第一組禁用的(未選擇的)存儲(chǔ)元件、處于慢編程模式的第二組存儲(chǔ)元件以及處于快編程模式的第三組存儲(chǔ)元件。第一組表示未選擇的存儲(chǔ)元件，而第二和第三組表示所選擇的存儲(chǔ)元件。例如，該識(shí)別可由控制電路通過(guò)讀取鎖存器數(shù)據(jù)來(lái)進(jìn)行。第一組包括與第一位線連通的第一存儲(chǔ)元件，第二組包括與第二位線連通的第二存儲(chǔ)元件，并且第三組包括與第三位線連通的第三存儲(chǔ)元件。存儲(chǔ)元件和位線可以處于存儲(chǔ)器陣列中的任何相對(duì)彼此的位置。步驟1306包括在第一時(shí)間段中使用Vdd-AV (初始電平)處的電源對(duì)第一組的位線預(yù)充電，并且將第二和第三組的位線接地。AV表示電壓逐步升高，其隨后將引入從未選擇的位線到所選擇的位線的耦合以抵消所選擇的存儲(chǔ)元件體驗(yàn)的溝道到浮柵的耦合。就是說(shuō)，對(duì)于所選擇的存儲(chǔ)元件，通過(guò)升高其位線電位，至少部分地補(bǔ)償了由于溝道到浮柵的耦合引起的升高的浮柵電位。步驟1308包括在第一時(shí)間段之后的第二時(shí)間段中將第二組的位線預(yù)充電到Vslow0在該步驟中，為了防止不合需要的耦合效應(yīng)，理想的是有源地對(duì)禁用位線和接地位線進(jìn)行偏置，使得它們不會(huì)浮動(dòng)。步驟1310包括在第二時(shí)間段之后的第三時(shí)間段中使用Vdd (逐步升高的電平)處的電源驅(qū)動(dòng)第一組的位線，使第二組的位線浮動(dòng)，并且使第三組的位線浮動(dòng)或接地。在同一時(shí)間段中，步驟1309包括在開(kāi)始浮動(dòng)之前或之后，升高未選擇的字線上的 Vpass,其后步驟1311包括在Vpass升高之前或之后,或者在浮動(dòng)開(kāi)始之后,諸如當(dāng)所選擇的字線上的Vpgm升高時(shí),使Vsgd逐步升高。步驟1309和1311可以在相對(duì)于步驟1310的定時(shí)的各種時(shí)間開(kāi)始。在一些情況下，步驟1309可以在步驟1310之前開(kāi)始，其中在未選擇的位線的電壓逐步升高之前未選擇的字線上的Vpass升高。在另一,清況下,步驟1309可以在步驟1310之后開(kāi)始，其中未選擇的位線改變其電壓并且隨后未選擇的字線上的Vpass升高以實(shí)現(xiàn)溝道升壓。在另一情況下，跟隨步驟1309的步驟1311可以在步驟1310前面開(kāi)始，其中未選擇的浮動(dòng)溝道將被首先升壓，隨后未選擇的位線升高到最終Vdd電平，并且隨后Vsgd升高。在升壓步驟1309之后開(kāi)始步驟1310可以是有利的，因?yàn)榻?jīng)補(bǔ)償?shù)奈痪€的溝道(由緊鄰的未選擇的位線耦聯(lián))將不會(huì)面臨其相關(guān)聯(lián)的溝道不利地升壓的可能性，其中編程在減慢之前停止。而且，對(duì)于不同的所選擇的字線，可以使用不同的技術(shù)，其中根據(jù)所使用的升壓模式，未選擇的Vpass電壓使與一些字線相關(guān)聯(lián)的浮動(dòng)溝道升壓(被稱為Vpass升壓)并且所選擇的字線Vpgm使與一些其他字線相關(guān)聯(lián)的浮動(dòng)溝道升壓(被稱為Vpgm升壓)。步驟1309可以包括Vpass升壓情況和Vpgm升壓 情況兩者。對(duì)于Vpass升壓情況,步驟1309表示升高Vpass的時(shí)間。對(duì)于Vpgm升壓情況,步驟1309表示升高Vpgm的時(shí)間。通過(guò)將第一組的位線從Vdd-AV升高到Vdd，基于AV的幅值和位線的式樣，AV的逐步升壓從第一組的位線耦合到第二和第三組的位線。所選擇的和未選擇的字線上的字線電壓將耦聯(lián)第一組存儲(chǔ)元件上的用于禁用的浮動(dòng)位線。第二和第三組存儲(chǔ)元件的浮動(dòng)位線用作相關(guān)聯(lián)的位線的電壓偏置并且這些位線未通過(guò)字線耦聯(lián)。這主要是因?yàn)槲痪€和溝道之間的電容差，其中具有大電容的位線用作具有小電容的溝道貯存器。來(lái)自第一組位線的I禹合使第二組位線的電位升高到Vslow以上的CrX AV處,其中Cr是耦合比。相似地，當(dāng)?shù)谌M位線浮動(dòng)時(shí)，來(lái)自第一組位線的耦合基于AV和耦合比使它們升高到OV以上的電位。然而，當(dāng)?shù)谌M位線接地時(shí)，在另一可能的方法中，它們保持在OV處并且不受AV逐步升高的影響。給定的所選擇的位線體驗(yàn)的耦合量取決于例如距逐步升壓的位線的距離以及逐步升壓的位線數(shù)目。步驟1312包括對(duì)第二和第三組中的所選擇的存儲(chǔ)元件執(zhí)行一個(gè)或更多個(gè)驗(yàn)證操作。步驟1313包括使達(dá)到目標(biāo)數(shù)據(jù)狀態(tài)的位線閉鎖。在判定步驟1314中，如果存在下一編程迭代，則處理在步驟1302處繼續(xù)；否則編程操作在步驟1316處結(jié)束。作為示例，可以使用圖14的感測(cè)電路和圖15的時(shí)間線來(lái)實(shí)現(xiàn)圖13的處理。例如，第一時(shí)間段可以對(duì)應(yīng)于圖15中的t3-t6，第二時(shí)間段可以對(duì)應(yīng)于t6-t7或t6-t8，并且第三時(shí)間段可以對(duì)應(yīng)于t7-tll或t9-tll。圖14示出了用于與圖13的方法一起使用的感測(cè)電路，其中驅(qū)動(dòng)電壓用于偏置位線。可以使用各種感測(cè)電路的配置。這里描述的各種感測(cè)電路的操作可以基于它們的共同描述而被理解，注意，名稱相同的部件可以執(zhí)行共同的功能。除非另外指示，否則大量的感測(cè)電路(例如平面中的64K感測(cè)電路)典型地接收公共控制信號(hào)，并且接入一個(gè)或更多個(gè)公共電源。參見(jiàn)例如圖4中的公共電源405。例如，下文進(jìn)一步描述了諸如BLX、BLC、CLK、IC0、LC0和FCO的公共控制信號(hào)。感測(cè)電路本地的信號(hào)示例是下文進(jìn)一步描述的BUS、SEN、LAT和FLG。對(duì)于電源，由大的感測(cè)電路組的邊緣處的全局電路提供感測(cè)電路中的晶體管柵極電壓。這些可以是諸如Vdd+Vth的高電壓。由于柵極被電容性地加載，因此它們可以使用高電壓。然而，對(duì)于感測(cè)電路的源極/漏極電壓，功率限于Vdd以避免消耗大量的電流。對(duì)于每個(gè)位線可以提供感測(cè)電路1490的單獨(dú)的復(fù)制品，并且根據(jù)位線與被禁用編程的存儲(chǔ)元件相關(guān)聯(lián)、處于慢編程模式還是處于快編程模式，對(duì)感測(cè)電路進(jìn)行不同的配置。一個(gè)或更多個(gè)控制電路可以向每個(gè)感測(cè)電路傳遞命令以配置它們，以及交換數(shù)據(jù)，諸如讀取和寫(xiě)入數(shù)據(jù)。感測(cè)電路的特征在于所提供的用于存儲(chǔ)數(shù)據(jù)的許多鎖存器以及能夠提供給位線的許多電壓。這里提供的技術(shù)在盡可能使感測(cè)電路緊湊和高效的同時(shí)，最優(yōu)地充分利用了感測(cè)電路的能力。示例實(shí)現(xiàn)方案包括兩個(gè)鎖存器并且可以向位線提供三個(gè)電壓，即0V、慢編程模式電壓Vslow和Vdd。參見(jiàn)圖例1491，其指示哪些部件用于設(shè)定哪些電壓。一個(gè)鎖存器1471是LAT 1480及其互補(bǔ)節(jié)點(diǎn)INV 1462處的全鎖存器，并且另一鎖存器是由電容器1452提供的動(dòng)態(tài)電容器鎖存器，其具有SEN 1454處的存儲(chǔ)節(jié)點(diǎn)和作為接地板的時(shí)鐘(CLK)節(jié)點(diǎn)1453。這里的感測(cè)電路中的晶體管可以包括例如nMOSFET (nMOS)和pMOSFET (pMOS)。NAND串1450連接到感測(cè)電路1490，并且包括存儲(chǔ)元件1444、1446和1448，它們分別與例如字線WL63、WL62、...、WL0連通，并且經(jīng)由S⑶晶體管1442與位線(BL) 1440連通。NAND串1450還包括源極選擇柵極SGS 1449，其連接到多個(gè)NAND串的公共源極線1451。位線1440與BLS晶體管1438和BLC (位線箝位)晶體管1428連通，BLC晶體管1428耦合到COMl路徑1426。BLS晶體管1438是高電壓晶體管，其可以使具有低電壓晶體管的感測(cè)電路與存儲(chǔ)器陣列的高電壓隔離。在感測(cè)期間，BLS是導(dǎo)通的。BLC晶體管可以通過(guò)控制其柵極電壓并且在晶體管的漏極上提供諸如Vdd的充分高的電壓來(lái)對(duì)位線上的電壓進(jìn)行箝位。 BLC晶體管1428具有源極(S)側(cè)和漏極(D)側(cè)。針對(duì)INV晶體管1430的輸入是針對(duì)LAT晶體管1432的輸入的反相，LAT晶體管1432經(jīng)由pMOS 1432的η阱的端子1434接收電源Vdd。這些晶體管連接到源極地(SRCGRD)節(jié)點(diǎn)1436。相似地，針對(duì)LAT晶體管1420的輸入是針對(duì)INV晶體管1424的輸入的反相，INV晶體管1424經(jīng)由pMOS 1424的η阱的端子1422接收電源Vdd。在一個(gè)路徑中，BLX晶體管1412在COM2路徑1418、COM3路徑1411和QSW晶體管1406之間延伸，QSW晶體管1406接著連接到電源端子1404。在另一路徑中，HLL晶體管1414和XXL晶體管1416在COM2路徑1418和SEN晶體管1410之間延伸，SEN晶體管1410接著連接到電源端子BCP 1408。HLL晶體管1414在感測(cè)操作開(kāi)始時(shí)設(shè)定SEN節(jié)點(diǎn)1454處的初始電壓以建立SEN節(jié)點(diǎn)上的電壓。在感測(cè)操作中控制XXL、SET和BUS以根據(jù)BUS 1468上的電壓確定在放電時(shí)段之后SEN被放電到例如OV還是維持在Vdd。電容器1452可用于通過(guò)將處于傳導(dǎo)狀態(tài)的晶體管1410控制在導(dǎo)通狀態(tài)，允許節(jié)點(diǎn)1408與位線連通，來(lái)存儲(chǔ)確定是否應(yīng)有源地將位線偏置在Vbcp處的數(shù)據(jù)。而且，如下文進(jìn)一步討論的，對(duì)于未選擇的位線，Vbcp從Vdd-AV逐步升高到Vdd可以用作用于確定是否需要關(guān)于所選擇的位線的耦合補(bǔ)償?shù)奶幚淼囊徊糠帧Ｔ谝环N可能的方法中，Vbcp節(jié)點(diǎn)1408連接到開(kāi)關(guān)1402，開(kāi)關(guān)1402選擇提供Vdd處的輸出或驅(qū)動(dòng)電壓的第一電源1401或者提供Vdd-AV處的輸出或驅(qū)動(dòng)電壓的第二電源1403。電源可以例如1.7至2. 5V的范圍中。電源可以是分離的，或者可以提供使用兩個(gè)輸出的一個(gè)電源?？刂菩盘?hào)SW可用于控制開(kāi)關(guān)1402。作為所有感測(cè)電路的全局控制的電源和開(kāi)關(guān)可以被設(shè)置在感測(cè)電路的組的邊緣處。感測(cè)電路1490可以被控制為通過(guò)Vdd或Vdd- Δ V直接驅(qū)動(dòng)表示未選擇的NAND串的NAND串1450的位線1440，以提供Λ V逐步升壓，使得在不能夠使位線浮動(dòng)的情況下，提供對(duì)所選擇的位線的AV耦合的精確控制。在一個(gè)可能的實(shí)現(xiàn)方案中，經(jīng)由開(kāi)關(guān)將公共控制信號(hào)SW發(fā)送到禁用位線的每個(gè)感測(cè)電路以選擇1401或1403?？梢栽诟鱾€(gè)路徑中將公共的Vdd或Vdd-Λ V提供給未選擇的位線的每個(gè)感測(cè)電路。注意，晶體管1410在SEN的控制下，確定Vdd還是Vdd-Λ V可以傳遞到位線。
如果Vbcp固定在Vdd，則可以通過(guò)nMOS箝位，諸如通過(guò)BLC晶體管1428，來(lái)控制VBl0 nMOS箝位提供與BLC柵極電壓(Vgs)成比例的電平處的Vbl。通常，BLC箝位可用于在不使位線浮動(dòng)的情況下設(shè)定位線上的電壓。然而，在一些情形中，箝位BLC可以截止。例如，在將位線充電到設(shè)定電壓的處理期間，Vbl可以在鄰居位線充電時(shí)耦聯(lián)。一旦電壓被耦合到設(shè)定電壓以上，則當(dāng)Vgs下降到Vth以下時(shí)，BLC晶體管可以截止，使得位線浮動(dòng)。浮動(dòng)位線不是在受控電平處驅(qū)動(dòng)的，而是采取基于例如浮動(dòng)之前的過(guò)去的驅(qū)動(dòng)電平的電平，并且實(shí)現(xiàn)諸如電容耦合。特別地，如果通過(guò)對(duì)BLC晶體管1428的柵極進(jìn)行偏置(例如，分別在Vdd- Δ V+Vth和Vdd+Vth處)來(lái)為未選擇的位線提供Vdd- Δ V并且隨后提供Vdd，則當(dāng)慢編程模式存儲(chǔ)元件的位線被充電到初始電平Vslow時(shí)，可以經(jīng)由來(lái)自慢編程模式存儲(chǔ)元件的位線的位線耦合來(lái)耦聯(lián)未選擇的位線。這可以使BLC晶體管1428截止。如果BLC晶體管1428的柵極電 壓超過(guò)其閾值電壓(Vth)與其源極電壓(Vbl)之和，則其將是導(dǎo)通的。如果未選擇的位線的電壓升高，則BLC柵極電壓將不足以高到將BLC晶體管保持在導(dǎo)通狀態(tài)。用于解決該浮動(dòng)問(wèn)題的一種方法是由提供可切換的供電Vbcp的電源1401或1403分離地控制BLC晶體管的漏極電壓。在最初時(shí)，對(duì)于未選擇的位線，BLC晶體管的漏極電壓在Vdd- Λ V處，并且當(dāng)BLC柵極電壓充分高到使BLC用作傳輸門(mén)時(shí)，這被傳輸?shù)綔系?。還可以通過(guò)電壓源斜變率來(lái)控制預(yù)充電峰值電流Icc。BLC晶體管的漏極電壓隨后上升到Vdd。在逐步升高的CLK 1453的幫助下，SEN節(jié)點(diǎn)1454逐步升高足夠高到在晶體管1410處使Vdd通過(guò)。可以回想，未選擇的位線上的AV可用于有意地將耦合引入到所選擇的位線以減慢它們的編程。對(duì)于慢編程模式中的所選擇的位線，SET晶體管1466可以經(jīng)由晶體管INV 1424、LAT 1420、BLC 1428 和 BLS 1438 向位線 1440 提供 Vslow。COM2 路徑 1418 經(jīng)由 SET 晶體管1466連接到總線端子1468用于對(duì)來(lái)自SEN節(jié)點(diǎn)1454的數(shù)據(jù)進(jìn)行輸入和輸出。SEN節(jié)點(diǎn)1454經(jīng)由電容器1452連接到CLK端子1453。SEN節(jié)點(diǎn)1454還經(jīng)由晶體管1456耦合到INV路徑1462，并且INV路徑1462經(jīng)由重置(RST_NC0)晶體管1464耦合到總線端子1468。晶體管1456經(jīng)由STBn晶體管1458耦合到電源節(jié)點(diǎn)1460，STBn晶體管1458在感測(cè)期間接收選連通號(hào)。INV路徑1462還經(jīng)由STBn晶體管1484和下拉晶體管1486耦合到地。當(dāng)STBn1458轉(zhuǎn)到OV時(shí)，SEN節(jié)點(diǎn)1454可以反轉(zhuǎn)到INV節(jié)點(diǎn)1462。當(dāng)BUS 1468處于OV時(shí)，INV節(jié)點(diǎn)1462可以通過(guò)晶體管RST_NC0 1464被初始化到0V。另一方面，如果INV節(jié)點(diǎn)需要被初始化到諸如Vdd的高電位，則當(dāng)BUS 1468處于OV時(shí)，SEN節(jié)點(diǎn)1454將經(jīng)由路徑XXL 1416和SET 1466初始化到O。在鎖存器1471中，LAT路徑1480是INV路徑1462的反相。LAT 1480經(jīng)由晶體管1478耦合到電源節(jié)點(diǎn)1476，并且經(jīng)由晶體管1474和RST_PC0晶體管1472耦合到電源節(jié)點(diǎn)1470。LAT 1480還經(jīng)由下拉晶體管1482耦合到地。具有柵極STBn的晶體管1484切斷上拉路徑1456和1468相對(duì)下拉路徑1484和1486之間的“飛行”。當(dāng)INV需要通過(guò)RST_NC0路徑1464更新到O時(shí)，晶體管RST_POT 1472用于切斷上拉路徑。圖15示出了與圖14的感測(cè)電路相關(guān)聯(lián)的時(shí)間線。示出了時(shí)間點(diǎn)tO-ΙΙ。時(shí)間線并非依據(jù)比例繪制。時(shí)間線在涵蓋多個(gè)迭代的編程操作的單個(gè)迭代上延伸，并且一個(gè)或更多個(gè)驗(yàn)證操作(未示出)可以跟隨由每個(gè)迭代的時(shí)間線涵蓋的時(shí)段。
各波形與圖14中的相同命名的部件對(duì)應(yīng)。在所示出的時(shí)間段中QSW、HLL和XLL=OV0波形1502是BLX/BLC晶體管柵極偏置的電壓。波形1504是SET晶體管柵極偏置的電壓。波形1506是BUS的電壓。波形1508是RST_NC0的電壓。波形1509是感測(cè)節(jié)點(diǎn)SEN的電壓。波形1510是STBn的電壓。波形1512是INV的電壓。波形1514是CLK的電壓。波形1516是Vbcp。波形1518是未選擇的位線的Vbl。波形1520是具有補(bǔ)償?shù)穆幊棠Ｊ街械乃x擇的位線的Vbl。波形1522是當(dāng)位線浮動(dòng)時(shí)，具有補(bǔ)償?shù)目炀幊棠Ｊ街械乃x擇的位線的Vbl。虛線表示浮動(dòng)電壓。波形1524是當(dāng)位線接地時(shí)，不具有補(bǔ)償?shù)目炀幊棠Ｊ街械乃x擇的位線的Vbl。通過(guò)考慮如下三個(gè)代表性的位線可以理解時(shí)間線與禁用的或未選擇的存儲(chǔ)元件(第一存儲(chǔ)元件)相關(guān)聯(lián)的第一位線、與慢編程模式存儲(chǔ)元件(第二存儲(chǔ)元件)相關(guān)聯(lián)的第二位線、和與快編程模式存儲(chǔ)元件(第三存儲(chǔ)元件)相關(guān)聯(lián)的第三位線。對(duì)于其中在t8處Λ V逐步升高之后Vpass升高的情況，波形1526是所選擇的字 線的電壓(Vwl)，并且波形1528是未選擇的字線的電壓。At是Vpass的升高時(shí)間。對(duì)于其中在t8處Λ V逐步升高之前Vpass升高的情況，波形1527是所選擇的字線的電壓，并且波形1529是未選擇的字線的電壓。波形1530或1531分別是當(dāng)在t8處Λ V逐步升高之后或之前Vpass升高時(shí)的漏極選擇柵極電壓(Vgsd)。在tl處，RST_NC0變高，允許地處的總線節(jié)點(diǎn)1458與INV路徑1462連通，有效地將INV 1462重置到0V。在t2處，SET按照O號(hào)到7號(hào)感測(cè)電路的順序串行地變高。在該實(shí)現(xiàn)方案中，諸如感測(cè)塊500的公共部分590 (圖6)的一個(gè)電路在總線上串行地向八個(gè)感測(cè)電路(每個(gè)感測(cè)電路類似于感測(cè)模塊580)提供電壓，并且每個(gè)感測(cè)電路按順序接收SET電壓。對(duì)于一些感測(cè)電路，當(dāng)BUS處于O時(shí)允許SEN節(jié)點(diǎn)1454放電，或者對(duì)于其他感測(cè)電路，當(dāng)BUS保持高時(shí)允許SEN節(jié)點(diǎn)1454不放電。在1510處，STBn變低，并且SEN節(jié)點(diǎn)值的反相被保存在INV節(jié)點(diǎn)1462處。在t3處，波形1516指示Vbcp從OV升高到Vdd-Λ V，即初始電平。同時(shí)，波形1502指示BLX/BLC控制柵極電壓從OV升高到電平Vsg，例如4-5V，其足以高到使BLX/BLC晶體管用作傳輸門(mén)，將Vdd-AV傳遞到未選擇的位線(波形1518)。較之其中使用BLC箝位設(shè)定Vbl的情況，不存在使未選擇的位線浮動(dòng)的風(fēng)險(xiǎn)。如所提及的，如果Vblc較低，則位線將被箝位并且浮動(dòng)。具體地，t3處的CLK的上升使SEN節(jié)點(diǎn)1454升壓到高電平以接通SEN晶體管1410，使得在Vdd- Δ V處驅(qū)動(dòng)未選擇的位線。SEN晶體管1410和S⑶1442用作傳輸門(mén)。通過(guò)包括晶體管1430和1432的地路徑，在t3處對(duì)于所選擇的位線，Vbl=OV (波形1520、1522 和 1524)。在t4處，SGD降低到如下電平當(dāng)Vbl充分低時(shí)，其允許漏極選擇柵極導(dǎo)通，允許位線與溝道連通，或者當(dāng)Vbl充分高時(shí)，其允許漏極選擇柵極是不導(dǎo)通的，從而因?yàn)闇系缽奈痪€切斷而使溝道浮動(dòng)。在t5處，RST_NC0和INV提供數(shù)據(jù)傳輸。對(duì)于慢編程模式位線，SET晶體管升高到Vslow+Vth,使得當(dāng)在t6處SET晶體管與位線連通時(shí)，Vslow被提供給位線。在t6處，BUS上升到Vdd (波形1506)，并且慢編程模式位線的Vbl上升到Vslow(波形 1520)。
在t7處，在一種選擇中，Vwl (波形1529)隨時(shí)間段At開(kāi)始上升，并且在t8處達(dá)到Vpass。如前面在圖13中描述的步驟1309和1310，可以相對(duì)于位線浮動(dòng)時(shí)間t8調(diào)整Vpass上升時(shí)間t7。在t8處，激活Vdd處的電源(波形1516)以驅(qū)動(dòng)未選擇的位線。引起AV逐步升高?？刂菩盘?hào)SW可以控制開(kāi)關(guān)1402以選擇Vdd電源1401而非Vdd-AV電源1403。作為結(jié)果，慢編程模式存儲(chǔ)元件的位線被較高地耦合(波形1520)。如討論的，這是有利的，因?yàn)槠涞窒藢?duì)慢編程模式存儲(chǔ)元件的溝道到浮柵的耦合。向慢編程模式存儲(chǔ)元件的位線提供不能由它們的感測(cè)電路以其他形式直接提供的補(bǔ)償。如果例如通過(guò)使SRCGND浮動(dòng)允許快編程模式存儲(chǔ)元件的位線浮動(dòng)，則這些位線和溝道也被較高地耦合(波形1522)。這也是有利的，因?yàn)槠涞窒藢?duì)快編程模式存儲(chǔ)元件的溝道到浮柵的耦合。如果快編程模式存儲(chǔ)元件的位線接地(波形1524)，則它們保持在OV0由于抵消對(duì)快編程模式存儲(chǔ)元件的溝道到浮柵的耦合常常不是重要的，因此這是可接受的。AV是可以針對(duì)特定類型的存儲(chǔ)器裝置進(jìn)行最優(yōu)設(shè)定、以提供期望水平的耦合的設(shè)計(jì) 參數(shù)。在實(shí)現(xiàn)期望的溝道電位的情況下，將編程脈沖施加到所選擇的字線(波形1527)，并且如預(yù)期的那樣在補(bǔ)償溝道到浮柵的耦合的情況下進(jìn)行編程。在其中沒(méi)有早先施加Vpass的情況下,可以在t9處施加Vpass (波形1528),并且在tlO處施加Vpgm (波形1526)。Vsgd可以保持恒定而不像t9或tlO所示的那樣逐步升高。然而，在t9(波形1531，當(dāng)使用Vwl波形1529和1527時(shí))或tlO (波形1530，當(dāng)使用Vwl波形1528和1526時(shí))處Vpass升高之后使Vsgd逐步升高具有一些益處，因?yàn)閂sgd處于確定能夠從位線傳遞到溝道的電壓的電平處(當(dāng)Vsgd_Vth>Vbl時(shí)，Vchannel=VblX在Vsgd較高的情況下，較大的電壓可以從位線傳遞到溝道，因此將實(shí)現(xiàn)更大的減慢。但是，如果Vsgd過(guò)高，則這可能引入升壓溝道的漏電，其中Vsgd的功能是切斷溝道和位線之間的連接。溝道電容如此小，使得從溝道到位線的小漏電將是有害的并且導(dǎo)致編程干擾。對(duì)于禁用位線逐步升壓，初始Vsgd應(yīng)足夠低到在Vdd-AV處阻擋從溝道到位線的漏電。在設(shè)定Vsgd時(shí)必須考慮鄰近字線對(duì)S⑶的耦合的效應(yīng)，以防止升壓溝道的溝道漏電。在溝道升壓之后，位線升高到Vdd。Vsgd也可以升高到Vsgd (初始)+ △ V。由于位線電壓升高到Vdd，這提供了將較大的電壓從位線傳遞到溝道而不用擔(dān)心升壓溝道漏電的益處。通常，當(dāng)施加Vpass時(shí)Vsgd需要處于指定電平。Vpass和Vpgm的定時(shí)由溝道升壓機(jī)制確定。如果Vpass支配溝道升壓,則Vpass升高的時(shí)間相對(duì)于Vsgd定時(shí)是重要的。相似地，如果Vpgm支配溝道升壓,則Vpgm升高的時(shí)間相對(duì)于Vsgd定時(shí)是重要的。Vsgd應(yīng)充分高，使得位線與所選擇的存儲(chǔ)元件的溝道連通，但是應(yīng)充分低，使得可以從未選擇的存儲(chǔ)元件的溝道切斷位線。然而，Vsgd可以從t5到t9或tlO低于該指定電平以避免從禁用位線的經(jīng)由SGD晶體管的漏電壓，并且確保溝道被切斷。而且，可以提供Vpass升高的時(shí)間和Vsgd升高的時(shí)間之間的延遲，以允許使溝道升壓穩(wěn)定。關(guān)于Vsgd的該控制技術(shù)也可以與這里提供的、包括圖16b、17b-d和18b的其他實(shí)施例一起使用。來(lái)自鄰居溝道的耦合可以影響S⑶晶體管的Vth。通過(guò)這種來(lái)自未選擇的升壓溝道的耦合，使晶體管導(dǎo)通的Vth可以是較低的。因此，當(dāng)由于增加的耦合而需要附加的電壓時(shí)，SGD晶體管將自動(dòng)地將較大的電壓從位線傳遞到溝道。由于Vsgd被施加在所有所選擇的漏極晶體管的柵極上，因此如果升壓溝道彼此相挨著，則還可以使升壓溝道泄漏到位線。折衷的解決方案是當(dāng)位線低時(shí)保持Vsgd低,并且當(dāng)位線電壓高時(shí)，升高Vsgd。圖16a示出了替選的感測(cè)電路1699。該示例實(shí)現(xiàn)方案包括兩個(gè)鎖存器并且可以向位線提供三個(gè)電壓，即(a) 0V, (b) Vslow、Vslow+comp或Vcomp以及(c) Vdd-Δ V。參見(jiàn)圖例1691，其指示哪些部件用于設(shè)定哪些電壓。一個(gè)鎖存器1619包括反相器1620和1622、LAT路徑1621和INT路徑1623，并且另一鎖存器1635包括反相器1634和1632、FLG路徑1629和INV路徑1635。LAT路徑1621是鎖存器1619的非反相側(cè)，并且FLG路徑1629是鎖存器1635的非反相側(cè)。NAND串1650連接到感測(cè)電路，并且包括存儲(chǔ)元件1644、1646和1648，它們分別與例如字線WL63、WL62、…、WLO連通，并且經(jīng)由S⑶晶體管1642與位線(BL) 1640連通。NAND串1650還包括源極選擇柵極SGS 1649，其連接到多個(gè)NAND串的公共源極線1651。位線1640與BLS晶體管1616和BLC晶體管1614連通，BLC晶體管1614具有源極S和漏極D。BLC晶體管1614連接到BLY晶體管1612，BLY晶體管1612接著連接到總線1624。BLY 晶體管1612還經(jīng)由COM路徑1645連接到FLA晶體管1604，F(xiàn)LA晶體管1604接著連接到FLG晶體管1602。Vdd處的電源節(jié)點(diǎn)1600連接到FLG和FLA晶體管。HLL晶體管1606連接到感測(cè)(SEN)節(jié)點(diǎn)1611，并且在感測(cè)操作期間提供初始電壓。SEN節(jié)點(diǎn)還經(jīng)由電容器1609連接到時(shí)鐘(CLK)節(jié)點(diǎn)1608，并且連接到晶體管1613的柵極。晶體管1613經(jīng)由STR (選通)晶體管1615連接到總線1624，并且連接到CLK節(jié)點(diǎn)1608?？偩€1624在傳輸門(mén)1643之后經(jīng)由LCO晶體管1618與鎖存器1619連通?？偩€1624還經(jīng)由ICO晶體管1626和FCO晶體管1628與鎖存器1635連通。當(dāng)發(fā)生牽涉鎖存器的數(shù)據(jù)傳輸時(shí)，隔離(ISO)晶體管1617可以使包括鎖存器1619和1635的右手側(cè)的電路與左手側(cè)的電路1699和位線隔離。具體地，ISO晶體管使BUS 1624與COM節(jié)點(diǎn)1645隔離。這使從BUS1624到LAT 1621的數(shù)據(jù)傳輸與從FLG 1629經(jīng)由BLY 1612和BLC 1614提供的位線偏置隔離，用于更高效的同時(shí)操作。對(duì)于進(jìn)一步的信息，參見(jiàn)圖17d中的波形1791。在感測(cè)期間，可以提供從FLG 1629經(jīng)由BLY 1612和BLC 1614到位線BL的位線偏置。例如，通過(guò)控制BLC可以提供諸如Vbl=O. 4V的非零偏置。而且，BLY路徑到位線的電壓(例如，O. 4V)可以不同于來(lái)自BUS (O或Vdd)的電壓。通過(guò)STR 1615的路徑而非HLL1606的路徑進(jìn)行感測(cè)。HLL路徑用于通過(guò)LAT鎖存器使SEN電壓數(shù)字化并且返回SEN。例如，對(duì)于2. 5V電壓源，LAT鎖存器可以在I. 2V處有跳變點(diǎn)(trip point)。SEN節(jié)點(diǎn)上的電壓可以是O和2. 5V之間的任何值。如果SEN電壓在I. 2V以上，則其將被鎖存到2. 5V。相似地，低于I. 2V的SEN電壓將在LAT鎖存器中被鎖存到0V。這種將連續(xù)電壓范圍傳輸?shù)絻蓚€(gè)離散電壓的處理被稱為數(shù)字化。在這種針對(duì)和來(lái)自LAT鎖存器的傳輸之后，數(shù)字化的電壓將被存儲(chǔ)在SEN節(jié)點(diǎn)上。STR路徑用于使用當(dāng)前感測(cè)進(jìn)行更準(zhǔn)確的感測(cè)。路徑1641用于通過(guò)BUS將lockout數(shù)據(jù)傳輸?shù)紽LG。FLG=O用于禁用，并且INV=O用于編程。路徑1637用于通過(guò)FLG pMOS路徑(1602)將位線充電到關(guān)于禁用位線的Vdd。ICO 1626保持高以提供快編程模式中的所選擇的存儲(chǔ)元件的固定接地(sol id ground)。對(duì)于ICO=OV,路徑1639用于將Iockoutl數(shù)據(jù)從BUS 1624傳輸?shù)絃AT路徑1621。特別地，鎖存器1619具有一個(gè)門(mén)控裝置，其是LCO晶體管1618?？偩€1624可以通過(guò)LCO 1618將數(shù)據(jù)傳輸?shù)芥i存器1619的LAT路徑1621?；蛘?，總線可以通過(guò)ICO晶體管1626將數(shù)據(jù)傳輸?shù)芥i存器1635的反相側(cè)的INV節(jié)點(diǎn)1631，或者經(jīng)由FCO晶體管1628將數(shù)據(jù)傳輸?shù)芥i存器1635的正向側(cè)的FLG節(jié)點(diǎn)1629。對(duì)于慢編程模式存儲(chǔ)元件，LCO 1618可以具有柵極電壓Vslow+Vth以提供用于對(duì)位線充電的偏置電平Vslow。通常，LCO可以被箝位以獲得期望的供電電壓。作為另一示例，LCO可以具有柵極電壓Vslow+comp+Vth以對(duì)慢編程模式存儲(chǔ)元件的位線提供偏置電平Vslow+comp,偏置電平Vslow+comp對(duì)溝道到浮柵的稱合進(jìn)行補(bǔ)償。Vslow可以是例如O. 6-0. 8V,并且Vcomp可以是相當(dāng)?shù)?，例如，O. 2-0. 6V。因此Vslow+comp可以是O. 8-1. 4V。Vfast+comp可以等于快編程模式的Vcomp。注意，在感測(cè)操作期間，從SEN經(jīng)由STR和FCO傳輸?shù)紽LG 1629的數(shù)據(jù)使其邏輯值跳變。例如，如果SEN=I (高)，則FLG=O (低)。這是具有反相的感測(cè)。另一方面，從SEN經(jīng)由HLL傳輸?shù)絃AT 1621的數(shù)據(jù)不使其邏輯值跳變。例如，如果SEN=I (高)，則LAT=I (高)。這是沒(méi)有反相的感測(cè)。 圖16b示出了與圖16a的感測(cè)電路相關(guān)聯(lián)的編程的時(shí)間線。在該示例控制技術(shù)中，BLC晶體管1614用于將與Vdd —樣高的電壓從感測(cè)電路傳遞到位線，并且以不提供耦合補(bǔ)償?shù)姆绞讲僮鞲袦y(cè)電路。該時(shí)間線示出了關(guān)于禁用位線的電壓(Vbl (inhibit))、沒(méi)有補(bǔ)償?shù)穆幊涛痪€的電壓(Vbl (slow))和沒(méi)有補(bǔ)償?shù)目炀幊涛痪€的電壓(Vbl (fast))。波形1660示出了 BLC晶體管的電壓。波形1662示出了 t0_t2處的BUS 1624到FLG路徑1629的數(shù)據(jù)傳輸以及t3-t4處的BUS 1624到LAT路徑1621的數(shù)據(jù)傳輸。波形1664示出了禁用位線的位線電壓(Vbl (inhibit))。當(dāng)FLG=O時(shí),Vbl (inhibit)被設(shè)定為Vdd。波形1666示出7 Vbl (fast)，使用LAT=O (低)將其設(shè)定在OV。波形1667示出了 Vbl (slow)，結(jié)合FLG=I(高)使用LAT=I (高)將其設(shè)定為高，即設(shè)定到Vslow。波形1668示出了施加到所選擇的字線的電壓，并且波形1670示出了施加到未選擇的位線的電壓。波形1672示出了施加到ICO晶體管的電壓，其更新鎖存器1635和FLG節(jié)點(diǎn)。波形1674示出了施加到LCO晶體管的、用于更新慢編程模式位線的LAT鎖存器的電壓。LCO電壓在t3-t4處上升到滿邏輯電平Vdd更新了 LAT鎖存器。t4和t7之間的LCO電壓將位線電壓供電箝位到諸如Vslow的指定的電平。這里，LCO電壓是將諸如0. 2至I. 4V的電壓傳遞到位線的模擬電壓電平。從t0到t2，F(xiàn)C0 (波形1676)變高，允許進(jìn)行BUS到FLG的傳輸。從tl到t3，ICO變高。在 t2 處，BLC 上升到 Vdd+Vth,使得 Vbl (inhibit) =VdcL 從 t2 到 t3, Vbl (fast)和Vbl (slow)處于0V。從t3到t4，LCO變高，使得進(jìn)行BUS到LAT的數(shù)據(jù)傳輸。在BUS到LAT傳輸期間，從 t3 到 t4, Vbl (fast)和 Vbl (slow)浮動(dòng)。在 t4 處，Vbl (slow)上升到 Vslow。在t5處,施加Vpass (波形1670),并且在t6處,施加Vpgm (波形1668)。圖17a示出了后繼編程中的、用于感測(cè)所選擇的位線以確定是否需要耦合補(bǔ)償?shù)姆椒?。如提及的，所選擇的存儲(chǔ)元件體驗(yàn)的溝道到浮柵的耦合取決于鄰近的存儲(chǔ)元件的數(shù)據(jù)式樣。如果同一字線上的相鄰的存儲(chǔ)元件兩者均未被選擇，則較之僅一個(gè)相鄰的存儲(chǔ)元件位于同一字線上的情況或者最近的未選擇的存儲(chǔ)元件不與所選擇的存儲(chǔ)元件相鄰的情況，耦合將是較大的。通過(guò)感測(cè)每個(gè)所選擇的位線體驗(yàn)的實(shí)際耦合，可以關(guān)于是否提供補(bǔ)償，和/或?qū)⑻峁┑难a(bǔ)償?shù)乃竭M(jìn)行明智的判定。通過(guò)引用合并于此的美國(guó)專利7，215，574根據(jù)一個(gè)或全部?jī)蓚€(gè)鄰居位線是否被閉鎖來(lái)提供Vbl偏移。給定位線的感測(cè)放大器從左側(cè)和右側(cè)的鄰居位線的感測(cè)放大器接收控制信號(hào)以確定它們是否被閉鎖。然而，該方法需要附加的電路和布局面積以允許感測(cè)放大器彼此連通。這里提供的解決方案克服了這些缺陷。在一種方法中，使未選擇的位線的電壓逐步升高以引入對(duì)任何鄰近的所選擇的位線的耦合，并且感測(cè)所選擇的位線以確定耦合量。如果耦合量超過(guò)閾值，則將指示所選擇的位線應(yīng)通過(guò)使Vbl在編程期間上升指定的量來(lái)接收補(bǔ)償?shù)臄?shù)據(jù)存儲(chǔ)在鎖存器或其他位置中。補(bǔ)償可以施加到慢和/或快編程模式位線。在示例處理中，編程操作開(kāi)始于步驟1700處。編程操作的迭代開(kāi)始于步驟1702處。步驟1704包括在使所選擇的位線浮動(dòng)的同時(shí)使未選擇的位線的電壓逐步升高?？刂齐娐房梢宰x取位線的鎖存器以確定哪些未被選擇，并且指令感測(cè)電路升高Vbl。相似地，控制電路可以讀取位線的鎖存器以確定哪些被選擇，并且指令感測(cè)電路使位線浮動(dòng)。步驟1706包括感測(cè)所選擇的位線上的電壓以確定來(lái)自未選擇的位線的耦合的程度?？梢允褂萌魏晤?型的感測(cè)技術(shù)，包括電壓或電流感測(cè)。步驟1708包括將每個(gè)所選擇的位線識(shí)別成需要補(bǔ)償或不需要補(bǔ)償。該信息可以存儲(chǔ)在感測(cè)電路的鎖存器或另一位置中。需要補(bǔ)償?shù)鸟詈系拈撝惦娖?T)可以基于當(dāng)所選擇的位線的一個(gè)或更多個(gè)相鄰位線未被選擇時(shí)實(shí)現(xiàn)的耦合量。步驟1710包括通過(guò)將需要補(bǔ)償?shù)乃x擇的位線的電壓升高到基線電平以上來(lái)為它們提供補(bǔ)償。在一種方法中，考慮三種情形(1)相鄰位線兩者均被禁用，(2)僅一個(gè)相鄰位線禁用，或者(3)沒(méi)有相鄰位線禁用。針對(duì)每種情形提供位線偏置。例如，對(duì)于第一、第二和第三情況，可以分別使用O. 5V、0. 25V和0V。對(duì)于快編程模式，其中Vfast標(biāo)稱是0V，對(duì)于第一、第二和第三情況，分別有Vfast+comp=Vcomp=0. 5V、0. 25V或0V。對(duì)于慢編程模式，其中Vslow標(biāo)稱是O. 6V，對(duì)于第一、第二和第三情況，分別有Vslow+comp=l. IV,O. 85V或
O.6V。步驟1712包括在提供補(bǔ)償?shù)那闆r下向所選擇的存儲(chǔ)元件施加編程脈沖。步驟1714包括對(duì)所選擇的位線執(zhí)行驗(yàn)證操作。步驟1716包括使達(dá)到目標(biāo)數(shù)據(jù)狀態(tài)的位線閉鎖。在判定步驟1718中，如果存在下一編程迭代，則處理在步驟1702處繼續(xù)。如果不存在下一編程迭代，則編程操作在步驟1720處結(jié)束。作為示例，參照?qǐng)D16a的感測(cè)電路和圖17b和17c的時(shí)間線來(lái)進(jìn)一步解釋圖17a的處理。圖17b示出了與圖16a的感測(cè)電路相關(guān)聯(lián)的用于感測(cè)和編程的時(shí)間線。注意，這里各圖中的圖表不一定依照比例或者彼此成比例。這是控制感測(cè)電路1699以感測(cè)是否需要補(bǔ)償并且諸如經(jīng)由LCO晶體管1618 (BLC晶體管僅是傳輸門(mén))提供這種補(bǔ)償?shù)氖纠?。時(shí)間線示出了禁用位線和所選擇的位線的電壓。提供了關(guān)于圖16a的感測(cè)電路中的相同名稱的部件的波形。在該情況下，當(dāng)施加Vpgm時(shí)，Vbl (波形1734、1736和1737)未浮動(dòng)。然而，未提供慢和快編程模式兩者。波形1730表示BLC晶體管的柵極電壓。波形1732表示從BUS 1624到FLG路徑1629以及從SEN到LAT路徑1621的數(shù)據(jù)傳輸。波形1734表示禁用位線的Vbl(Vbl (inhibit))。波形1736表示所選擇的位線的Vbl(Vbl (no comp)),其中通過(guò)感測(cè)確定不需要補(bǔ)償(comp)。在該情況下，LAT=0。波形1737表示所選擇的位線的Vbl(VbKcomp)),其中通過(guò)感測(cè)確定需要補(bǔ)償。在該情況下，LAT=1。波形1738表示施加到所選擇的字線的電壓。波形1739表示施加到未選擇的字線的電壓。波形1742表示這樣的電壓其施加到BLZ晶體管的柵極以確定從t5到t6在SEN節(jié)點(diǎn)和耦合位線之間的電荷共享，用于感測(cè)。波形1744表示施加到CLK節(jié)點(diǎn)1608的電壓，其中該電壓逐步升高以增強(qiáng)SEN節(jié)點(diǎn)用于感測(cè)。波形1746表示這樣的電壓其施加到LCO晶體管的柵極以引起從t7到t8的SNE到LAT的數(shù)據(jù)傳輸。波形1748表示這樣的電壓其施加到FCO晶體管的柵極以引起從t0到t3的BUS到FLG的數(shù)據(jù)傳輸。在t0_t3處的BUS到FLG的數(shù)據(jù)傳輸之后，BLC在t3處上升到Vdd- Δ V+Vth。結(jié)果，Vbl (inhibit)上升到 Vdd-Δ V。在 t4 處,BLC 上升 Δ V,達(dá)到 Vdd+Vth。結(jié)果,Vbl (inhibit)上升到Vdd。如討論的，基于AV和耦合比，禁用位線中的逐步升高的電壓耦合到浮動(dòng)的所選擇的位線，也使它們的電壓增加。例如，波形1736提供了其中Vbl耦合到在閾值T以下的電平的情況，而波形1737提供了其中Vbl耦合到在閾值T以上的電平的情況。對(duì)于波形1736,r是可以使用的第二閾值的示例?？梢愿袦y(cè)所選擇的位線是否已體驗(yàn)不同的耦合的閾值水平，在該情況下可以提供相應(yīng)的不同水平的補(bǔ)償，例如，當(dāng)存在較大的耦合時(shí)提供較大的補(bǔ)償。例如，較低的耦合閾值(T)可以對(duì)應(yīng)于僅一個(gè)相鄰的未選擇的位線，在該情況下 在編程期間施加第一位線偏置，并且較高的耦合閾值(T’)可以對(duì)應(yīng)于兩個(gè)相鄰的未選擇的位線，在該情況下在編程期間施加較高的第二位線偏置。通過(guò)感測(cè)電路提供不同的補(bǔ)償電壓，并且可能需要更多的與LAT鎖存器1619和LCO晶體管1618相似的鎖存器電路。為了簡(jiǎn)化，圖16a中所示的電路不能提供多于一個(gè)補(bǔ)償電壓。相反地，圖14和15中所示的電路和時(shí)間線可以提供覆蓋從O到實(shí)現(xiàn)全補(bǔ)償所需的最大電壓的電壓范圍的連續(xù)補(bǔ)償電壓。下文進(jìn)一步討論的圖17c中提供的方法提供了更多的受控和數(shù)字化補(bǔ)償，而在編程期間沒(méi)有不受控的耦合。虛線表示浮動(dòng)電壓。從t5到t6，BLZ晶體管接通用于感測(cè)。通過(guò)LAT=H (高)將耦聯(lián)在T以上的位線鎖存，并且通過(guò)LAT=O (低)將不耦聯(lián)在T以上的位線鎖存。圖16a中的LAT路徑162的更新是經(jīng)由HLL1606、IS0 1607和LCO 1618實(shí)現(xiàn)的，這與STR (選通)路徑1615不同，用于防止數(shù)據(jù)極性翻轉(zhuǎn)。感測(cè)可以使用例如用于確定在與電容器1609連接的SEN節(jié)點(diǎn)161和位線電容之間是否出現(xiàn)電荷共享的技術(shù)。電容器的電壓將基于BLZ晶體管接通或斷開(kāi)而分別改變或不改變。如果位線電平低于由BLZ晶體管設(shè)定的閾值(T)(T+Vth)，則具有小電容的SEN節(jié)點(diǎn)將處于與位線電壓相同的電平。如果位線電壓高于T閾值，則將SEN留在Vdd處，即其預(yù)充電電平。在一種可能的方法中，可以向BLZ晶體管1610或另一晶體管提供柵極電壓T+Vth，使得當(dāng)具有位線到位線的耦合的Vbl小于或等于T時(shí)，BLZ晶體管是導(dǎo)通的，或者當(dāng)具有位線到位線的耦合的Vbl大于T時(shí)，BLZ晶體管是不導(dǎo)通的。電容器1609在最初時(shí)被充電到Vdd0例如，如果T=O. 8V，則可以利用O. 8V加上晶體管的Vth (例如，IV)、即總共1.8V來(lái)對(duì)BLZ晶體管進(jìn)行偏置。如果位線耦聯(lián)到O. 9V，則BLZ晶體管從感測(cè)電路切斷位線(由于
I.8-1. 0<0. 9)。當(dāng)感測(cè)節(jié)點(diǎn)被充電到諸如Vdd的電壓時(shí)，由于BLZ晶體管是不導(dǎo)通的，因此該電壓將保持。當(dāng)電容器的電壓未顯著下降時(shí)，可以確定BLZ晶體管是不導(dǎo)通的。另一方面，如果位線耦聯(lián)到O. 7V，則BLZ晶體管將是導(dǎo)通的，使得位線可以與感測(cè)電路連通(由于1.8-1.0>0. 7)，并且由于位線電容比電容器1609的電容高得多，因此感測(cè)節(jié)點(diǎn)電壓將顯著下降到等于Vbl。
在t8處，不需要補(bǔ)償?shù)奈痪€被拉到地(波形1736)，并且通過(guò)提供在Vth+補(bǔ)償電平處的LCO晶體管的控制柵極，在指定的補(bǔ)償電平處(波形1737)對(duì)需要補(bǔ)償?shù)奈痪€進(jìn)行預(yù)充電。因此，當(dāng)施加Vpgm時(shí)，在一個(gè)電平處，例如，在OV (波形1736)處提供未耦聯(lián)到閾值T的所選擇的非易失性存儲(chǔ)元件的相應(yīng)的位線的電位，并且在另一較高的電平處，例如，在Vcomp (波形1737)處提供耦聯(lián)到閾值T的所選擇的非易失性存儲(chǔ)元件的相應(yīng)的位線的電位。在t9處將Vpass施加到字線，并且在tlO處將Vpgm施加到所選擇的字線。當(dāng)施加Vpgm時(shí)，位線不浮動(dòng)，但是有利地將位線設(shè)置在指定電平處。在這種方法中，當(dāng)未使用慢編程模式時(shí)，所選擇的位線通常指并且可以是例如快編程模式位線。當(dāng)施加Vpgm時(shí)，當(dāng)不需要補(bǔ)償時(shí)Vbl有利地在OV (波形1736)處，并且當(dāng)需要補(bǔ)償時(shí)，Vbl有利地在指定的非零電平(波形1737)處。 圖17c示出了與圖16a的感測(cè)電路相關(guān)聯(lián)的用于感測(cè)的時(shí)間線。這是控制圖16a的感測(cè)電路1699以感測(cè)是否需要補(bǔ)償并且諸如經(jīng)由LCO晶體管1618提供這種補(bǔ)償?shù)牧硪皇纠r(shí)間線包括禁用位線的電壓、具有和沒(méi)有補(bǔ)償?shù)目炀幊涛痪€的電壓、以及具有和沒(méi)有補(bǔ)償?shù)穆幊涛痪€的電壓。該實(shí)施例使V(slOW+COmp)浮動(dòng)(波形1762)，而所有三個(gè)其他的電壓被有源地偏置在例如0V、Vslow和Vcomp (=Vfast+comp=OV)處。這是當(dāng)感測(cè)電路不允許在不同電平處驅(qū)動(dòng)所有位線時(shí)選擇將驅(qū)動(dòng)哪些位線以及將使哪些位線浮動(dòng)的設(shè)計(jì)權(quán)衡的示例。具體地，當(dāng)未指示補(bǔ)償時(shí)，該技術(shù)選擇驅(qū)動(dòng)慢編程模式位線，并且當(dāng)指示補(bǔ)償時(shí)，該技術(shù)選擇使慢編程模式位線浮動(dòng)。該技術(shù)還選擇在一個(gè)電平處驅(qū)動(dòng)快編程模式位線，不論是否需要補(bǔ)償。下文進(jìn)一步討論的圖17d提供了替選的技術(shù)。注意，如示例實(shí)現(xiàn)方案中討論的可以通過(guò)感測(cè)指示補(bǔ)償，或者通過(guò)其他手段指示補(bǔ)償。例如，從控制數(shù)據(jù)可以獲知所選擇的和未選擇的位線的位置。前面討論的美國(guó)專利7，215，574提供了一種可能的方法，其中感測(cè)放大器交換指示位線被選擇還是未被選擇的控制數(shù)據(jù)。另一方法是基于中央控制對(duì)未選擇的位線與每個(gè)所選擇的位線的接近度的了解，使中央控制向每個(gè)感測(cè)電路提供直接設(shè)定補(bǔ)償水平或者沒(méi)有補(bǔ)償?shù)臄?shù)據(jù)。對(duì)于四種位線情況，鎖存器條件如下。在第一情況下，對(duì)于禁用位線(波形1754)，F(xiàn)LG=O并且LAT=I。在第二情況下，對(duì)于經(jīng)補(bǔ)償?shù)奈痪€(波形1758或1762)，F(xiàn)LG=I并且LAT=I0對(duì)于具有補(bǔ)償?shù)穆幊棠Ｊ轿痪€,LCO將是Vslow+comp+Vth。從t8到t9對(duì)位線充電。在第三情況下，對(duì)于Vbl (slow)(波形1760)，F(xiàn)LG=I并且LAT=I。當(dāng)在tlO之后對(duì)位線充電時(shí)，對(duì)于慢編程模式位線，LCO將處于Vslow+Vth。此時(shí)，經(jīng)補(bǔ)償?shù)奈痪€在放電時(shí)段中放電到OV或者保持在經(jīng)補(bǔ)償?shù)碾娖?波形1758)或者略微耦聯(lián)到Vslow+comp+ (波形1762)。在第四情況下，對(duì)于接地位線(波形1756)，F(xiàn)LG=I并且LAT=0。波形1750表示BLC晶體管的柵極電壓。波形1752表示從tO到t3的從BUS 1624到FLG路徑1629的數(shù)據(jù)傳輸、從t7到t8的從SEN節(jié)點(diǎn)1611到LAT路徑1621的數(shù)據(jù)傳輸、以及從t9到tlO的從BUS 1624到LAT路徑1621的數(shù)據(jù)傳輸。波形1754表示Vbl (inhibit)。波形1756表示Vbl (fast)，其中通過(guò)感測(cè)未指示補(bǔ)償。在該情況下，LAT=O0波形1758表示快編程模式位線的Vbl (Vbl (fast+comp)=OV),其中通過(guò)感測(cè)指示需要補(bǔ)償,但是對(duì)于其中Vth遠(yuǎn)離目標(biāo)Vth的情況，當(dāng)LAT被第二次更新時(shí)經(jīng)補(bǔ)償?shù)碾妷罕环烹?。波?760表示慢編程模式位線的Vbl (Vbl (slow))，其中通過(guò)感測(cè)未指示補(bǔ)償。通過(guò)將LCO柵極設(shè)定到Vslow+Vth,從tlO到tl3, Vbl (slow) =Vslow。波形1762表示所選擇的慢編程模式位線的Vbl (Vbl (slow+comp)),其中通過(guò)感測(cè)指示需要補(bǔ)償。波形1764表示施加到所選擇的字線的電壓。波形1766表示施加到未選擇的字線的電壓。波形1767表示施加到HLL晶體管1606的電壓。波形1768表示施加到ICO晶體管的柵極以在FLG被設(shè)定到Vdd的情況下將非禁用位線保持在地的電壓。波形1770表示施加到BLZ晶體管的柵極以從t5到到t6對(duì)用于感測(cè)的電容器1609放電的電壓。波形1772表示施加到CLK節(jié)點(diǎn)1608以使SEN節(jié)點(diǎn)升壓用于更新LAT的電壓。波形1774表示施加到LCO晶體管的柵極的電壓。從t7到t8，LC0引起B(yǎng)US到LAT的數(shù)據(jù)傳輸。從t8到113，LCO被設(shè)定成提供期望的Vbl。例如，LCO被設(shè)定在用于對(duì)編程模式位線進(jìn)行補(bǔ)償?shù)碾娖教?。波?776表示施加到FCO晶體管的柵極以在FCO為高時(shí)引起B(yǎng)US到LAT的數(shù)據(jù)傳輸?shù)碾妷骸Ｔ趖0_t3處的BUS到FLG的數(shù)據(jù)傳輸之后，BLC在t3處上升到Vdd- Δ V+Vth。結(jié)果，Vbl (inhibit)上升到 Vdd-Δ V。在 t4 處,BLC 上升 Δ V,達(dá)到 Vdd+Vth。結(jié)果,Vbl (inhibit)上升到Vdd?；贏V和耦合比，禁用位線中的電壓上升耦合到浮動(dòng)的所選擇的位線Vbl (fast+comp)和Vbl (slow+comp),增加了它們的電壓。不超過(guò)閾值的針對(duì)Vbl (fast)的·小的稱合量被示出作為示例。同樣作為示例，基本上沒(méi)有稱合影響Vbl (slow)。虛線表示浮動(dòng)電壓。從t4到t5，HLL為高以將SEN節(jié)點(diǎn)充電到Vdd。從t5到t6，BLZ晶體管接通(使其導(dǎo)通)用于感測(cè)，并且從t7到t8，HLL為高以引起用于設(shè)定鎖存器1619的SEN到LAT的傳輸。在t8處，未指示補(bǔ)償?shù)腣bl (fast)位線被拉到地(波形1756)。在t8_t9處，在Vbl (slow)位線接地(波形1760)的同時(shí)，在指定電平處對(duì)位線1758和1762進(jìn)行預(yù)充電。LCO被設(shè)定在 Vslow+comp+Vth 處以提供 Vbl (slow+comp) =Vslow+comp。從 t9_tl0, LCO 逐步下降到Vdd+Vth(>Vslow+Vth)以執(zhí)行從BUS到LAT的數(shù)據(jù)傳輸。在tlO處,Vbl (fast+comp)也被充電到地，并且由于LCO=VsIow+Vth, Vbl (slow) =Vslow。注意,在tlO處Vbl (slow)的增加I禹聯(lián) Vbl (slow+comp)。例如，如討論的，對(duì)于(I)相鄰位線兩者均禁用，(2)僅一個(gè)相鄰位線禁用，或者
(3)沒(méi)有相鄰位線禁用，Vbl (slow+comp)可以分別是I. IV,0. 85V或0. 6V在til處將Vpas施加到字線，在tl2處將Vpgm施加到所選擇的字線。在該情況下，當(dāng)施加Vpgm時(shí)，Vbl (slow+comp)位線浮動(dòng),而其他位線不浮動(dòng)。因此，當(dāng)施加Vpgm時(shí),在OV處提供未稱聯(lián)到閾值T的Vbl (fast),在Vslow處提供未稱聯(lián)到閾值T的Vbl (slow),并且在Vslow+comp或Vslow+comp+處提供未稱聯(lián)到閾值T 的 Vbl (slow+comp)。Vslow+comp+ 表不由于 Vbl (slow)在 tlO 處從 OV 逐步升高到 Vslow(波形1760)引起的來(lái)自Vslow+comp的稱聯(lián)。該稱聯(lián)對(duì)于數(shù)據(jù)式樣是特定的。圖17d示出了與圖16a的感測(cè)電路相關(guān)聯(lián)的感測(cè)的另一時(shí)間線。這是控制圖16a的感測(cè)電路1699感測(cè)是否需要補(bǔ)償并且提供這種補(bǔ)償?shù)牧硪皇纠r(shí)間線包括禁用位線的電壓、具有和沒(méi)有補(bǔ)償?shù)目炀幊涛痪€的電壓、以及具有和沒(méi)有補(bǔ)償?shù)穆幊涛痪€的電壓。該實(shí)施例使禁用位線浮動(dòng)，而三個(gè)其他的電壓被有源地偏置(例如，偏置在0V、Vbl (slow)和 Vbl(slow+comp)處)。這是當(dāng)感測(cè)電路不允許在不同電平處驅(qū)動(dòng)所有位線時(shí)選擇將驅(qū)動(dòng)哪些位線以及將使哪些位線浮動(dòng)中的設(shè)計(jì)權(quán)衡的另一示例。具體地，當(dāng)未指示補(bǔ)償時(shí)，該設(shè)計(jì)選擇在一個(gè)電平處驅(qū)動(dòng)慢編程模式位線，并且當(dāng)指示補(bǔ)償時(shí)，該設(shè)計(jì)選擇在另一電平處驅(qū)動(dòng)慢編程模式位線。該技術(shù)還選擇在一個(gè)電平處驅(qū)動(dòng)快編程模式位線。該技術(shù)使Vbl (inhibit)浮動(dòng)。應(yīng)用如下步驟(a)感測(cè)浮動(dòng)位線，并且將感測(cè)結(jié)果鎖存在FLG而非LAT中。利用來(lái)自BUS的慢編程信息對(duì)LAT進(jìn)行更新。使用隔離晶體管ISO 1617使BUS和LAT之間的數(shù)據(jù)傳輸操作與位線充電操作隔離，使得可以同時(shí)執(zhí)行這兩個(gè)操作。(b)通過(guò)接通(使其導(dǎo)通)HLL和LCO (晶體管)利用LAT數(shù)據(jù)對(duì)SEN節(jié)點(diǎn)進(jìn)行更新。(c)對(duì)于慢編程模式位線，將BLC降低到Vslow+comp+Vth,設(shè)定LC0=Vslow+Vth,并且將位線充電到該電壓。(d)開(kāi)始使字線電壓斜變以執(zhí)行編程。對(duì)于四種位線情況，鎖存器條件如下。在第一情況下，對(duì)于禁用位線(波形1782)，F(xiàn)LG=O并且LAT=I,并且在t4和t8之間禁用位線被充電到Vdd。在第二情況下，對(duì)于經(jīng)補(bǔ)償?shù)奈痪€(波形1784和1786)，在t8之后FLG=O并且LAT=1。在t8之后，對(duì)于具有補(bǔ)償?shù)穆幊棠Ｊ轿痪€，BLC=VsIow+comp+Vth。在第三情況下,對(duì)于沒(méi)有補(bǔ)償?shù)穆幊棠Ｊ轿痪€ (波形1785)，F(xiàn)LG=1并且LAT=1。對(duì)于沒(méi)有補(bǔ)償?shù)穆幊棠Ｊ轿痪€，LC0=Vslow+Vth。在tlO之后對(duì)位線充電。此時(shí)，經(jīng)補(bǔ)償?shù)奈痪€被放電到OV并且禁用位線略微耦聯(lián)。慢編程位線和slow+comp位線兩者都被有源地偏置以避免耦合。在第四情況下，對(duì)于接地位線(波形1783)，F(xiàn)LG=I 并且 LAT=0。波形1780表示BLC晶體管的柵極電壓。波形1781表示從t0到t3的從BUS1624到FLG路徑1629的數(shù)據(jù)傳輸、從t5到t6的從BUS到LAT路徑的數(shù)據(jù)傳輸、以及從t7到t8的從SEN節(jié)點(diǎn)到FLG路徑的數(shù)據(jù)傳輸。使用與圖17c相似的波形名稱，波形 1782 表示 Vbl (inhibit)，波形 1783 表示 Vbl (fast)，其中 LAT=O,波形 1784 表示Vbl (fast+comp),并且波形1785表示Vbl (slow)。通過(guò)將LCO柵極設(shè)定到Vslow+Vth,在t8之后 Vbl (slow) =Vslow。波形 1786 表不 Vbl (slow+comp)。波形1787表示施加到所選擇的字線的電壓。波形1788表示施加到未選擇的字線的電壓。波形1789表示施加到STR晶體管1615的電壓。波形1790表示施加到BLL晶體管的柵極的電壓。波形1791表示施加到ISO晶體管的柵極的電壓。波形1792表示施加到ICO晶體管的柵極的電壓。波形1793表示施加到BLZ晶體管的柵極以從t5到t6使用于感測(cè)的電容器1609放電的電壓。波形1794表示施加到CLK節(jié)點(diǎn)1608的電壓。波形1795表示施加到LCO晶體管的柵極的電壓。從t5到t6，LCO引起B(yǎng)US到LAT的數(shù)據(jù)傳輸。從t9到tl3，LCO被設(shè)定成提供期望的Vbl。波形1796表示施加到FCO晶體管的柵極以在FCO為高時(shí)引起B(yǎng)US到FLG和SEN到FLG的數(shù)據(jù)傳輸?shù)碾妷?。在t0_t3處的BUS到FLG的數(shù)據(jù)傳輸之后，BLC在t3處上升到Vdd- Δ V+Vth。結(jié)果，Vbl (inhibit)上升到 Vdd-Δ V。在 t4 處,BLC 上升 Δ V,達(dá)到 Vdd+Vth。結(jié)果,Vbl (inhibit)上升到Vdd?；贏V和耦合比，禁用位線中的電壓上升耦合到浮動(dòng)的所選擇的位線Vbl (fast+comp)和Vbl (slow+comp),增加了它們的電壓。不超過(guò)閾值的針對(duì)Vbl (fast)的小的稱合量被示出作為示例。同樣作為示例，基本上沒(méi)有稱合影響Vbl (slow)。虛線表示浮動(dòng)電壓。從t5到t6使BLZ晶體管接通用于感測(cè)。從t6到t7，HLL和ISO變高以根據(jù)LAT鎖存器更新SEN節(jié)點(diǎn)。從t7到t8，STR為高以引起SEN到FLG的傳輸。在鎖存器更新BUS — FLG,BUS — LAT和SEN — FLG期間，反向連接的反相器1622和1632(圖16a)被禁止以避免沖突。在SEN根據(jù)LAT 1619更新期間，反向連接的反相器1622有效以確保在LAT=O的情況下LAT將覆寫(xiě)SEN。在t8處,對(duì)于具有補(bǔ)償?shù)穆幊棠Ｊ轿痪€,BLC被設(shè)定在Vslow+comp+Vth處,使得在波形1786處提供Vslow+comp。對(duì)于具有補(bǔ)償?shù)目炀幊棠Ｊ轿痪€，通過(guò)LAT=O將位線放電到地。LCO被設(shè)定在Vslow+Vth處,使得在波形1785處提供Vslow。未指示補(bǔ)償?shù)腣bl (fast)位線被拉到地(波形1783)。由于Vbl (slow)(波形1785)和Vbl (slow+comp)(波形1786)在t8的逐步升高，Vbl (inhibit)(波形1782)可以I禹聯(lián)到大于Vdd的電平Vdd+。在til處將Vpas施加到字線，在tl2處將Vpgm施加到所選擇的字線。在該情況下，當(dāng)施加Vpgm時(shí)，Vbl (inhibit)位線浮動(dòng),而其他位線不浮動(dòng)。注意，如果圖16a被修改成如圖14中所示的包括Vdd-Λ V和Vdd處的電源，則可以修改與圖16a的感測(cè)電路相關(guān)的圖16b、17b-d的時(shí)間線的技術(shù)。在該情況下，BLC可以被設(shè)定為高以將Vdd-AV和Vdd傳遞到位線而非使用BLC對(duì)位線電壓箝位。 圖18a示出了另一替選感測(cè)電路1899。在該電路中，驅(qū)動(dòng)電壓用于具有補(bǔ)償?shù)穆幊棠Ｊ轿痪€。相似的雙電壓驅(qū)動(dòng)技術(shù)也可以在圖14中所示的感測(cè)電路中實(shí)現(xiàn)。感測(cè)電路1899與圖16a的電路相同，除了添加了晶體管1807、電源節(jié)點(diǎn)1805以及在Vslow+comp處提供輸出的電源1803。Vcomp可以在例如0. 2-0. 6V的范圍內(nèi)可調(diào)，并且Vslow可以在例如0. 2-0. 8V的范圍內(nèi)可調(diào),使得Vslow+comp可以在0. 4-1. 4V的范圍內(nèi)可調(diào)。圖18a中的編號(hào)相同的兀件對(duì)應(yīng)于圖16a中的兀件。通過(guò)使用一個(gè)或更多個(gè)電源來(lái)驅(qū)動(dòng)所選擇的位線，較之使位線浮動(dòng)的技術(shù)可以精確地設(shè)定電平。電源1803可以稱合到位線,使得在指定電平Vslow+comp處驅(qū)動(dòng)所選擇的位線，除了補(bǔ)償溝道到浮柵的耦合之外，這為慢編程模式提供了適當(dāng)?shù)腣bl。此外，對(duì)于沒(méi)有補(bǔ)償?shù)穆幊棠Ｊ轿痪€，可以通過(guò)向LCO晶體管1618施加Vslow+Vth來(lái)向位線提供Vslow,使得在路徑1825上提供Vslow并且Vslow稱合到位線。另一選擇是除了路徑1825上的Vslow之外，將來(lái)自另一電源的Vcomp連接到位線，而非將電源1803連接到位線。參見(jiàn)圖例1891，其指示哪些部件用于設(shè)定哪些電壓。通過(guò)適當(dāng)?shù)乜刂聘袦y(cè)電路1899，可以由電源Vslow+Vcomp直接驅(qū)動(dòng)位線1640和表示所選擇的NAND串的NAND串1650的溝道。在該情況下，可以在沒(méi)有使位線浮動(dòng)的風(fēng)險(xiǎn)的情況下提供對(duì)位線的精確控制?？梢匀缦虏僮鞲袦y(cè)電路以提供四個(gè)電源。a)將lockout數(shù)據(jù)傳輸?shù)紽LG鎖存器1635。b)如果FLG=O用于禁用位線，則將位線預(yù)充電到Vdd-AV (由BLC電壓控制)；在ICO=H (高)以通過(guò)INV下拉時(shí)，其他位線是固定GND。c)在FLG=I的情況下斷開(kāi)ICO以使位線浮動(dòng)；增加BLC電壓以傳遞Vdd。d)在位線耦聯(lián)之后；接通BLZ以執(zhí)行電壓感測(cè)并且將結(jié)果存儲(chǔ)在具有電容器的SEN節(jié)點(diǎn)上。通過(guò)CLK節(jié)點(diǎn)使感測(cè)結(jié)果升壓以確保其足夠高到針對(duì)補(bǔ)償?shù)那闆r將LAT設(shè)定為聞。e)在LAT處使感測(cè)結(jié)果從模擬電壓變換成數(shù)字電平。數(shù)字化電壓被傳輸回SEN節(jié)點(diǎn)并且被存儲(chǔ)以備未來(lái)使用。因此，所選擇的位線的感測(cè)電壓被感測(cè)、數(shù)字化并存儲(chǔ)，并且隨后當(dāng)施加Vpgm時(shí)，響應(yīng)于所存儲(chǔ)的數(shù)據(jù)，在基于感測(cè)的各個(gè)電平處提供所選擇的位線的電壓。
如果LAT=1，則提供耦合補(bǔ)償；如果LAT=O,則不提供耦合補(bǔ)償。使用電容器1609
保存數(shù)據(jù)。f)通過(guò)BUS將Iockoul數(shù)據(jù)從數(shù)據(jù)鎖存器傳輸?shù)絃CO鎖存器。g)僅當(dāng)LAT=O時(shí)接通HLL以更新SEN節(jié)點(diǎn)。h) Vbcp節(jié)點(diǎn)1805從浮動(dòng)變?yōu)槠秒妷阂蕴峁┭a(bǔ)償電壓Vcomp+Vslow。Vslow可以由LCO提供。i)(在OV、Vslow、Vslow+comp和Vdd處)有源地向位線提供四個(gè)不同的位線電壓，其中每個(gè)位線被偏置到四個(gè)電壓之一。使字線電壓斜變以開(kāi)始編程。圖18b圖示了與圖18a的感測(cè)電路相關(guān)聯(lián)的用于感測(cè)和編程的時(shí)間線。這是控制感測(cè)電路1899感測(cè)是否需要補(bǔ)償并且經(jīng)由專用電源提供這種補(bǔ)償以提供精確控制的另一 示例。時(shí)間線包括禁用位線的電壓、具有和沒(méi)有補(bǔ)償?shù)目炀幊涛痪€的電壓、以及具有和沒(méi)有補(bǔ)償?shù)穆幊涛痪€的電壓。通常，t0-t3是其中從感測(cè)電路切斷位線的閉鎖時(shí)段，t3-t4是位線預(yù)充電時(shí)段，t4-t7是其中感測(cè)來(lái)自鄰居位線的耦合的感測(cè)時(shí)段，t7-t8、t9-tl0以及tl2-tl3是數(shù)據(jù)傳輸時(shí)段，并且tl3-tl6是其中對(duì)位線充電并且進(jìn)行編程的時(shí)段。波形1860表示BLC晶體管的柵極電壓。波形1862表示tO到t3之間的從BUS1624到FLG節(jié)點(diǎn)1629的數(shù)據(jù)傳輸、在t7到t8之間的從SEN節(jié)點(diǎn)1611到LAT節(jié)點(diǎn)1621的數(shù)據(jù)傳輸、在t9到tlO之間的從LAT節(jié)點(diǎn)回到SEN節(jié)點(diǎn)以將SEN更新到數(shù)字電平的數(shù)據(jù)傳輸以及在til到tl2之間的從BUS 1624到LAT節(jié)點(diǎn)1621的數(shù)據(jù)傳輸。波形1864表示Vbl (inhibit)。波形 1866 表不 Vbl (fast),其中 LAT=O 波形 1868 表不 Vbl (fast+comp)。波形1870表示Vbl(slow)。從tl3到tl6通過(guò)BLC控制Vbl(slow)。波形1872表示Vbl (slow+comp)。波形1874表示施加到所選擇的字線的電壓。波形1876表示施加到未選擇的字線的電壓。波形1878表示施加到ICO晶體管的柵極的電壓。波形1880表示施加到BLZ晶體管的柵極以從t5到到t6對(duì)用于感測(cè)的電容器1609放電的電壓。波形1882表示施加到CLK節(jié)點(diǎn)1608的電壓。CLK信號(hào)在t7到t9之間在位線耦合感測(cè)期間逐步升壓并且再一次被需要用于使SEN升壓，使得晶體管1807變?yōu)閷?dǎo)通，將Vbcp傳遞到位線。波形1884表示施加到LCO晶體管的柵極以引起從t7到t8的SEN到LAT的數(shù)據(jù)傳輸，從t9到tlO的LAT到SEN的數(shù)據(jù)傳輸以及從til到tl2的BUS到LAT的數(shù)據(jù)傳輸，并且在tl3之后向位線提供慢編程電壓的電壓。在tl3之后LC0=VsloW+Vth以向沒(méi)有補(bǔ)償?shù)穆幊棠Ｊ酱鎯?chǔ)元件的位線提供Vslow。波形1886表示施加到FCO晶體管的柵極以在FCO為高時(shí)引起B(yǎng)US到FLG的數(shù)據(jù)傳輸?shù)碾妷?。波?888表示施加到HLL晶體管的柵極以首先在時(shí)段t7-tl0期間將感測(cè)結(jié)果從SEN傳輸?shù)絃AT鎖存器并且從LAT傳輸?shù)絊EN節(jié)點(diǎn)，并且隨后從tl2到tl3在LAT=O時(shí)在不需要補(bǔ)償?shù)那闆r下使SEN節(jié)點(diǎn)放電的電壓。HLL晶體管用于進(jìn)出SEN電容器1609的數(shù)據(jù)傳輸。在將感測(cè)數(shù)據(jù)從SEN傳輸?shù)絃AT之后，正被鎖存的LAT信號(hào)是數(shù)字信號(hào)，并且在t9到tlO之間被傳輸?shù)诫娙萜魃系膭?dòng)態(tài)鎖存器上。通過(guò)將HLL設(shè)定成高，在SEN處保存Vdd。如果不需要補(bǔ)償，則電容器處于0V。如果需要補(bǔ)償，則電容器將存儲(chǔ)Vdd。SEN節(jié)點(diǎn)1611連接到電容器，并且當(dāng)SEN為高時(shí)使晶體管1807變?yōu)閷?dǎo)通以將節(jié)點(diǎn)1805連接到位線，或者當(dāng)SEN為低時(shí)使晶體管1807變?yōu)椴粚?dǎo)通以使Vbcp節(jié)點(diǎn)1805從位線斷開(kāi)連接。晶體管1807具有連接到節(jié)點(diǎn)1805和電源1803的漏極、連接到位線的源極、以及連接到感測(cè)節(jié)點(diǎn)1611的柵極。當(dāng)FLG=O時(shí)，F(xiàn)LG將向位線提供Vdd。從tl2到tl3, LAT將僅提供Vslow并且電源1803將向位線提供Vslow+comp。tl2_tl3的Iockoutl傳輸指示位線是否處于慢編程模式。這里，利用新數(shù)據(jù)對(duì)LAT進(jìn)行不止一次刷新。在Iockoutl傳輸結(jié)束時(shí)，在tl2-tl3,對(duì)于fast+comp的情況，SEN再次被刷新以將SEN放電到O。接收Vslow的位線仍具有LAT=I。對(duì)于禁用位線，F(xiàn)LG=O, LAT=I并且SEN=I,其中晶體管FLG 1602向位線提供Vdd。對(duì)于沒(méi)有補(bǔ)償?shù)目炀幊棠Ｊ轿痪€，F(xiàn)LG=I, LAT=O并且SEN=O,其中LAT鎖存器1619向位線提供地。對(duì)于沒(méi)有補(bǔ)償?shù)穆幊棠Ｊ轿痪€，F(xiàn)LG=1，LAT=I并且SEN=O,其中LAT鎖存器1619提供Vslow。對(duì)于具有補(bǔ)償?shù)穆幊棠Ｊ轿痪€，F(xiàn)LG=I, LAT=I并且SEN=I,其中SEN晶體管1807提供Vslow+comp。LAT將僅通過(guò)LCO晶體管控制向位線提供Vslow。 因此，有三個(gè)數(shù)據(jù)鎖存器保持?jǐn)?shù)據(jù)，即FLG、LAT和電容器。基于這三個(gè)值，可以設(shè)定位線電壓。在所有位線電壓建立之后，在tl3處開(kāi)始，執(zhí)行升壓和編程。同時(shí)，LAT=OV還將位線下拉到地。因此，將感測(cè)節(jié)點(diǎn)刷新成等于零確保了不會(huì)將Vcomp施加在位線上。經(jīng)補(bǔ)償?shù)奈痪€僅必須放電到地,但是通過(guò)LAT=OV激活放電路徑。對(duì)于放電路徑，必須經(jīng)由反相器或地晶體管，但是Vcomp電源1803僅是電壓源。即使感測(cè)節(jié)點(diǎn)已處于0V，這仍不能保證位線將被放電到零，因此放電必須經(jīng)由LAT晶體管。注意，第一和第二 HLL脈沖具有不同的幅度，但這不是必需的。不同的幅度可用于在轉(zhuǎn)移感測(cè)節(jié)點(diǎn)以傳遞Vdd時(shí)傳遞Vdd。但是當(dāng)SEN僅被放電到地時(shí)，對(duì)于HLL不需要高電壓。例如，當(dāng)傳遞Vdd時(shí)，HLL僅需要處于Vdd+Vth。通常Vth約為IV。如果Vdd=2. 5V，則HLL=3. 5V。當(dāng)HLL是低電壓晶體管時(shí)，這可以引起HLL上的某種應(yīng)力?？梢允褂每汕袚Q的電壓，使得當(dāng)希望傳遞Vdd時(shí)，可以在HLL上使用3. 5V，但是如果僅希望傳遞0V，則可以使用2. 5V以減少HLL晶體管上的應(yīng)力。波形1890表示當(dāng)SEN節(jié)點(diǎn)在感測(cè)期間未被放電時(shí)的SEN節(jié)點(diǎn)處的電壓，并且波形1892表示當(dāng)SEN節(jié)點(diǎn)在感測(cè)期間或者更新期間被放電時(shí)的SEN節(jié)點(diǎn)處的電壓。波形1894表示當(dāng)Vbcp上升到Vslow+comp時(shí)，圖18a中的節(jié)點(diǎn)1805處的電壓。在t0_t3處的BUS到FLG的數(shù)據(jù)傳輸之后，BLC在t3處上升到Vdd- Δ V+Vth。結(jié)果，Vbl (inhibit)上升到 Vdd- Λ V。在 FLG=O 的情況下由 FLG 路徑 1629 提供 Vbl (inhibit)。同時(shí) LAT=I (高)。在 t4 處，BLC 上升 Λ V，達(dá)到 Vdd+Vth。結(jié)果，Vbl (inhibit) =VdcL 根據(jù)Δ V和I禹合比，禁用位線中的電壓上升I禹合到浮動(dòng)的Vbl (fast+comp)和Vbl (slow+comp),增加了它們的電壓。不超過(guò)閾值的針對(duì)Vbl (fast)的小的耦合量被示出作為示例。同樣作為示例，基本上沒(méi)有稱合影響Vbl (slow)。虛線表示浮動(dòng)電壓。從t5到t6, BLZ晶體管接通用于感測(cè)。在t8處未指示補(bǔ)償?shù)腣bl (fast)位線被拉到地(波形1866)，而在tl3處指示補(bǔ)償?shù)腣bl (fast+comp)位線被拉到地(波形1868)。在tl3_tl6處在指定電平處對(duì)位線進(jìn)行預(yù)充電。對(duì)于波形1870，當(dāng)由于感測(cè)操作的放電時(shí)段中的感測(cè)節(jié)點(diǎn)的顯著放電引起SEN=O(低)時(shí)，這指示耦合是低的，使得不需要補(bǔ)償。因此，SEN=低致使晶體管1807不導(dǎo)通，使得從電源節(jié)點(diǎn)1805從位線切斷。另一方面，當(dāng)由于放電時(shí)段中的感測(cè)節(jié)點(diǎn)的不明顯的放電引起SEN=高時(shí)，這指示耦合是高的，使得需要補(bǔ)償。因此，SEN充分高以致使晶體管1807導(dǎo)通，使得電源節(jié)點(diǎn)1805連接到位線。在SEN和LAT兩者均為高的情況下，存在提供給位線的兩個(gè)電壓。一個(gè)電壓是來(lái)自LCO路徑的Vslow，并且另一個(gè)來(lái)自晶體管1807。由于電源Vbcp=Vslow+comp,其高于Vslow,因此LCO晶體管將處于斷開(kāi)(不導(dǎo)通)條件。最終，僅存在提供位線電位的來(lái)自Vbcp的一個(gè)電源。當(dāng)SEN=低時(shí)，LCO向位線提供Vslow。對(duì)于波形1872，設(shè)定SEN=I (高)以使晶體管1807導(dǎo)通，用作傳輸門(mén)，使得電源節(jié)點(diǎn)1805耦合到位線。對(duì)于波形1866和1868，設(shè)定SEN=O (低)以使晶體管1807不導(dǎo)通，使得從位線切斷電源節(jié)點(diǎn)1805。再者，LAT=O并且FLG=1。在tl4處將Vpass施加到字線，并且在tl5處將Vpgm施加到所選擇的字線。有利地，當(dāng)施加Vpgm時(shí)除了位線將浮動(dòng)之外不用關(guān)注其他。為了精確控制，在指定電平處驅(qū)動(dòng)位線，包括具有或沒(méi)有補(bǔ)償?shù)穆幊棠Ｊ?。注意，如果圖18a被修改成如圖14中所示的包括Vdd-Λ V和Vdd處的電源，則可 以修改涉及圖18a的感測(cè)電路的圖18b的時(shí)間線的技術(shù)。在該情況下，BLC可以被設(shè)定為高以將Vdd-AV和Vdd傳遞到位線而非使用BLC對(duì)位線電壓箝位。相似地,如圖18a中所示，可以修改圖14和16a的感測(cè)電路以包括Vcomp處的電源。在一個(gè)實(shí)施例中，一種存儲(chǔ)系統(tǒng)包括存儲(chǔ)元件集合，包括要被編程到目標(biāo)數(shù)據(jù)狀態(tài)的至少一個(gè)存儲(chǔ)元件；與每個(gè)存儲(chǔ)元件相關(guān)聯(lián)的相應(yīng)的位線；以及一個(gè)或更多個(gè)控制電路，為了針對(duì)所述存儲(chǔ)元件集合執(zhí)行編程操作的多編程迭代，所述一個(gè)或更多個(gè)控制電路執(zhí)行以下操作(a)在所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線接地的情況下，將編程脈沖施加到所述存儲(chǔ)元件集合，直至所述至少一個(gè)存儲(chǔ)元件達(dá)到在所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平以下的驗(yàn)證電平，以及(b)響應(yīng)于所述至少一個(gè)存儲(chǔ)元件達(dá)到在所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平以下的所述驗(yàn)證電平，在所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線浮動(dòng)的情況下，將編程脈沖施加到所述存儲(chǔ)元件集合，直至所述至少一個(gè)存儲(chǔ)元件達(dá)到所述目標(biāo)數(shù)據(jù)狀態(tài)的所述目標(biāo)驗(yàn)證電平。在另一個(gè)實(shí)施例中，提供一種用于對(duì)存儲(chǔ)系統(tǒng)中的存儲(chǔ)元件集合編程的方法，其中存儲(chǔ)元件與相應(yīng)的位線相關(guān)。該方法包括針對(duì)存儲(chǔ)元件集合執(zhí)行編程操作的多個(gè)編程迭代，其中集合中的存儲(chǔ)元件包括要被編程到目標(biāo)數(shù)據(jù)狀態(tài)的至少一個(gè)存儲(chǔ)元件。執(zhí)行多次編程迭代包括在所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線接地的情況下，將編程脈沖施加到所述存儲(chǔ)元件集合，直至所述至少一個(gè)存儲(chǔ)元件達(dá)到在所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平以下的驗(yàn)證電平；以及響應(yīng)于所述至少一個(gè)存儲(chǔ)元件達(dá)到在所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平以下的所述驗(yàn)證電平，在所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線浮動(dòng)的情況下，將編程脈沖施加到所述存儲(chǔ)元件集合，直至所述至少一個(gè)存儲(chǔ)元件達(dá)到所述目標(biāo)數(shù)據(jù)狀態(tài)的所述目標(biāo)驗(yàn)證電平。在另一實(shí)施例中，一種存儲(chǔ)系統(tǒng)包括存儲(chǔ)元件集合，包括要被編程到目標(biāo)數(shù)據(jù)狀態(tài)的至少一個(gè)存儲(chǔ)元件；與每個(gè)存儲(chǔ)元件相關(guān)聯(lián)的相應(yīng)的位線；以及一個(gè)或更多個(gè)控制電路。一個(gè)或更多個(gè)控制電路Ca)在相應(yīng)的位線接地的情況下，對(duì)存儲(chǔ)元件集合編程，直至至少一個(gè)存儲(chǔ)元件達(dá)到在至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平以下的驗(yàn)證電平；以及(b)響應(yīng)于至少一個(gè)存儲(chǔ)元件達(dá)到在至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平以下的驗(yàn)證電平，在相應(yīng)的位線浮動(dòng)的情況下，繼續(xù)對(duì)存儲(chǔ)元件集合編程。
前面的詳細(xì)描述是出于說(shuō)明和描述的目的而進(jìn)行的。并非旨在是無(wú)遺漏的或者限 于所公開(kāi)的準(zhǔn)確形式?？紤]到以上教導(dǎo)，許多修改和變化是可能的。所描述的實(shí)施例被選擇的目的是最佳地說(shuō)明本技術(shù)的原理及其實(shí)際應(yīng)用，從而使本領(lǐng)域技術(shù)人員能夠在各種實(shí)施例中通過(guò)適于預(yù)期特定用途的各種修改來(lái)最佳地利用本技術(shù)。本技術(shù)的范圍應(yīng)由所附權(quán)利要求來(lái)限定。
權(quán)利要求
1.一種存儲(chǔ)系統(tǒng)，包括 存儲(chǔ)元件集合(400)，包括要被編程到目標(biāo)數(shù)據(jù)狀態(tài)的至少ー個(gè)存儲(chǔ)元件； 與每個(gè)存儲(chǔ)元件相關(guān)聯(lián)的相應(yīng)的位線(321，341，361);以及 一個(gè)或更多個(gè)控制電路(510，550)，為了針對(duì)所述存儲(chǔ)元件集合執(zhí)行編程操作的多編程迭代，所述ー個(gè)或更多個(gè)控制電路執(zhí)行以下操作(a)在所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線接地的情況下，將編程脈沖施加到所述存儲(chǔ)元件集合，直至所述至少一個(gè)存儲(chǔ)元件達(dá)到在所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平(Vva，Vvb)以下的驗(yàn)證電平(VvaL7VvbL),以及(b)響應(yīng)于所述至少一個(gè)存儲(chǔ)元件達(dá)到在所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平以下的所述驗(yàn)證電平，在所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線浮動(dòng)的情況下，將編程脈沖施加到所述存儲(chǔ)元件集合，直至所述至少一個(gè)存儲(chǔ)元件達(dá)到所述目標(biāo)數(shù)據(jù)狀態(tài)的所述目標(biāo)驗(yàn)證電平。
2.根據(jù)權(quán)利要求I所述的存儲(chǔ)系統(tǒng)，其中 響應(yīng)于所述至少一個(gè)存儲(chǔ)元件達(dá)到在所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平以下的驗(yàn)證電平，在所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線升高到與慢編程模式相關(guān)聯(lián)的電平之后所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線浮動(dòng)的情況下，所述ー個(gè)或更多個(gè)控制電路將編程脈沖施加到所述存儲(chǔ)元件集合。
3.根據(jù)權(quán)利要求I或2所述的存儲(chǔ)系統(tǒng)，其中 在所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平以下的所述驗(yàn)證電平是所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)的偏移驗(yàn)證電平(VvaL，VvbD0
4.根據(jù)權(quán)利要求I或2所述的存儲(chǔ)系統(tǒng)，其中 在所述目標(biāo)數(shù)據(jù)狀態(tài)的所述目標(biāo)驗(yàn)證電平以下的驗(yàn)證電平是比所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)低的較低數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平(Vva)。
5.根據(jù)權(quán)利要求4所述的存儲(chǔ)系統(tǒng)，其中 所述較低數(shù)據(jù)狀態(tài)是比所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)低的僅ー個(gè)數(shù)據(jù)狀態(tài)。
6.根據(jù)權(quán)利要求4所述的存儲(chǔ)系統(tǒng)，其中 所述較低數(shù)據(jù)狀態(tài)是比所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)低的多于ー個(gè)的數(shù)據(jù)狀態(tài)。
7.根據(jù)權(quán)利要求I至6中任ー項(xiàng)所述的存儲(chǔ)系統(tǒng)，其中 當(dāng)所述至少一個(gè)存儲(chǔ)元件達(dá)到所述目標(biāo)數(shù)據(jù)狀態(tài)的所述目標(biāo)驗(yàn)證電平時(shí)，所述ー個(gè)或更多個(gè)控制電路閉鎖所述至少一個(gè)存儲(chǔ)元件以阻止進(jìn)ー步編程。
8.根據(jù)權(quán)利要求I至7中任ー項(xiàng)所述的存儲(chǔ)系統(tǒng)，進(jìn)一歩包括 至少ー個(gè)鎖存器(582)，用于存儲(chǔ)與所述至少一個(gè)存儲(chǔ)元件相關(guān)聯(lián)的數(shù)據(jù)，并且指示所述至少一個(gè)存儲(chǔ)元件應(yīng)通過(guò)使其相應(yīng)的位線接地還是浮動(dòng)來(lái)進(jìn)行編程。
9.根據(jù)權(quán)利要求I至8中任ー項(xiàng)所述的存儲(chǔ)系統(tǒng)，其中 所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線在浮動(dòng)時(shí)通過(guò)至少一個(gè)相鄰的未選擇位線上的逐步升高的電壓被較高地稱合，使得所述至少一個(gè)存儲(chǔ)元件的編程減慢。
10.根據(jù)權(quán)利要求I至9中任ー項(xiàng)所述的存儲(chǔ)系統(tǒng)，其中 所述存儲(chǔ)元件集合在包括字線集合(WL0-WL3)的存儲(chǔ)器陣列中；以及 結(jié)合其中所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線浮動(dòng)的至少ー個(gè)編程脈沖，在相應(yīng)的位線開(kāi)始浮動(dòng)之前，所述ー個(gè)或更多個(gè)控制電路升高所述字線集合中的未選擇字線上的通過(guò)電壓。
11.根據(jù)權(quán)利要求I至9中任ー項(xiàng)所述的存儲(chǔ)系統(tǒng)，其中 所述存儲(chǔ)元件集合在包括字線集合(WL0-WL3)的存儲(chǔ)器陣列中；以及結(jié)合其中所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線浮動(dòng)的至少ー個(gè)編程脈沖，在相應(yīng)的位線開(kāi)始浮動(dòng)之后，所述ー個(gè)或更多個(gè)控制電路升高所述字線集合中的未選擇的字線上的通過(guò)電壓。
12.根據(jù)權(quán)利要求I至9中任ー項(xiàng)所述的存儲(chǔ)系統(tǒng)，其中 所述存儲(chǔ)元件集合在包括字線集合(WL0-WL3)的存儲(chǔ)器陣列中； 漏極選擇晶體管(SGD)設(shè)置在所述至少一個(gè)存儲(chǔ)元件和相應(yīng)的位線之間；以及結(jié)合其中所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線浮動(dòng)的至少ー個(gè)編程脈沖，所述ー個(gè)或更多個(gè)控制電路升高所述字線集合中的未選擇的字線上的通過(guò)電壓，并且在相對(duì)于所述通過(guò)電壓升高的時(shí)間的指定延遲之后，使所述漏極選擇晶體管的柵極電壓逐步升高。
13.根據(jù)權(quán)利要求I至9中任ー項(xiàng)所述的存儲(chǔ)系統(tǒng)，其中 漏極選擇晶體管(SGD)設(shè)置在所述至少一個(gè)存儲(chǔ)元件和相應(yīng)的位線之間；以及結(jié)合其中所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線浮動(dòng)的至少ー個(gè)編程脈沖，在相應(yīng)的位線開(kāi)始浮動(dòng)之后，所述ー個(gè)或更多個(gè)控制電路使所述漏極選擇晶體管的柵極電壓逐步升聞。
14.根據(jù)權(quán)利要求I至9中任ー項(xiàng)所述的存儲(chǔ)系統(tǒng)，其中漏極選擇晶體管(SGD)設(shè)置在所述至少一個(gè)存儲(chǔ)元件和相應(yīng)的位線之間；以及結(jié)合其中所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線浮動(dòng)的至少ー個(gè)編程脈沖，在相應(yīng)的位線開(kāi)始浮動(dòng)之前，所述ー個(gè)或更多個(gè)控制電路使所述漏極選擇晶體管的柵極電壓逐步升聞。
15.一種用于對(duì)存儲(chǔ)系統(tǒng)中的存儲(chǔ)元件集合(400)編程的方法，每個(gè)存儲(chǔ)元件與相應(yīng)的位線(321，341，361)相關(guān)聯(lián)，所述方法包括 針對(duì)所述存儲(chǔ)元件集合執(zhí)行編程操作的多編程迭代，其中所述集合中的存儲(chǔ)元件包括要被編程到目標(biāo)數(shù)據(jù)狀態(tài)的至少ー個(gè)存儲(chǔ)元件； 執(zhí)行多編程迭代包括 在所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線接地的情況下，將編程脈沖施加到所述存儲(chǔ)元件集合，直至所述至少一個(gè)存儲(chǔ)元件達(dá)到在所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平(Vva, Vvb)以下的驗(yàn)證電平(VvaL, VvbL);以及 響應(yīng)于所述至少一個(gè)存儲(chǔ)元件達(dá)到在所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平以下的所述驗(yàn)證電平，在所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線浮動(dòng)的情況下，將編程脈沖施加到所述存儲(chǔ)元件集合，直至所述至少一個(gè)存儲(chǔ)元件達(dá)到所述目標(biāo)數(shù)據(jù)狀態(tài)的所述目標(biāo)驗(yàn)證電平。
16.根據(jù)權(quán)利要求15所述的方法，其中響應(yīng)于所述至少一個(gè)存儲(chǔ)元件達(dá)到在所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平以下的驗(yàn)證電平，在所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線升高到與慢編程模式相關(guān)聯(lián)的電平之后所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線浮動(dòng)的情況下，將編程脈沖施加到所述存儲(chǔ)元件集合。
17.根據(jù)權(quán)利要求15或16所述的方法，其中 在所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平以下的所述驗(yàn)證電平是所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)的偏移驗(yàn)證電平(VvaL，VvbD0
18.根據(jù)權(quán)利要求15或16所述的方法，其中 在所述目標(biāo)數(shù)據(jù)狀態(tài)的所述目標(biāo)驗(yàn)證電平以下的驗(yàn)證電平是比所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)低的較低數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平(Vva)。
19.根據(jù)權(quán)利要求18所述的方法，其中 所述較低數(shù)據(jù)狀態(tài)是比所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)低的僅一個(gè)數(shù)據(jù)狀態(tài)。
20.根據(jù)權(quán)利要求18所述的方法，其中 所述較低數(shù)據(jù)狀態(tài)是比所述至少一個(gè)存儲(chǔ)元件的目標(biāo)數(shù)據(jù)狀態(tài)低的多于一個(gè)的數(shù)據(jù)狀態(tài)。
21.根據(jù)權(quán)利要求15至20中任一項(xiàng)所述的方法，其中 當(dāng)所述至少一個(gè)存儲(chǔ)元件達(dá)到所述目標(biāo)數(shù)據(jù)狀態(tài)的所述目標(biāo)驗(yàn)證電平時(shí)，閉鎖所述至少一個(gè)存儲(chǔ)元件以阻止進(jìn)一步編程。
22.根據(jù)權(quán)利要求15至21中任一項(xiàng)所述的方法，進(jìn)一步包括 提供與所述至少一個(gè)存儲(chǔ)元件相關(guān)聯(lián)的鎖存器(582)，其指示所述至少一個(gè)存儲(chǔ)元件應(yīng)通過(guò)使其相應(yīng)的位線接地還是浮動(dòng)來(lái)進(jìn)行編程。
23.根據(jù)權(quán)利要求15至22中任一項(xiàng)所述的方法，其中 所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線在浮動(dòng)時(shí)通過(guò)至少一個(gè)相鄰的未選擇位線上的逐步升高的電壓被較高地稱合，使得所述至少一個(gè)存儲(chǔ)元件的編程減慢。
24.根據(jù)權(quán)利要求15至23中任一項(xiàng)所述的方法，其中 所述存儲(chǔ)元件集合在包括字線集合(WL0-WL3)的存儲(chǔ)器陣列中；以及 結(jié)合其中所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線浮動(dòng)的至少一個(gè)編程脈沖，在相應(yīng)的位線開(kāi)始浮動(dòng)之前，升高所述字線集合中的未選擇的字線上的通過(guò)電壓。
25.根據(jù)權(quán)利要求15至23中任一項(xiàng)所述的方法，其中 所述存儲(chǔ)元件集合在包括字線集合(WL0-WL3)的存儲(chǔ)器陣列中；以及 結(jié)合其中所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線浮動(dòng)的至少一個(gè)編程脈沖，在相應(yīng)的位線開(kāi)始浮動(dòng)之后，升高所述字線集合中的未選擇的字線上的通過(guò)電壓。
26.根據(jù)權(quán)利要求15至23中任一項(xiàng)所述的方法，其中 所述存儲(chǔ)元件集合在包括字線集合(WL0-WL3)的存儲(chǔ)器陣列中； 漏極選擇晶體管(SGD)設(shè)置在所述至少一個(gè)存儲(chǔ)元件和相應(yīng)的位線之間；以及 結(jié)合其中所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線浮動(dòng)的至少一個(gè)編程脈沖，升高所述字線集合中的未選擇的字線上的通過(guò)電壓，并且在相對(duì)于通過(guò)電壓升高的時(shí)間的指定延遲之后，使所述漏極選擇晶體管的柵極電壓逐步升高。
27.根據(jù)權(quán)利要求15至23中任一項(xiàng)所述的方法，其中 漏極選擇晶體管(SGD)設(shè)置在所述至少一個(gè)存儲(chǔ)元件和相應(yīng)的位線之間；以及 結(jié)合其中所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線浮動(dòng)的至少一個(gè)編程脈沖，在相應(yīng)的位線開(kāi)始浮動(dòng)之后，使所述漏極選擇晶體管的柵極電壓逐步升高。
28.根據(jù)權(quán)利要求15至23中任一項(xiàng)所述的方法，其中 漏極選擇晶體管(SGD)設(shè)置在所述至少一個(gè)存儲(chǔ)元件和相應(yīng)的位線之間；以及結(jié)合其中所述至少一個(gè)存儲(chǔ)元件的相應(yīng)的位線浮動(dòng)的至少一個(gè)編程脈沖，在相應(yīng)的位線開(kāi)始浮動(dòng)之前，使所述漏極選擇晶體管的柵極電壓逐步升高。
全文摘要
在存儲(chǔ)元件的編程期間，對(duì)溝道到浮柵的耦合效應(yīng)進(jìn)行補(bǔ)償以避免增加的編程速度以及閾值電壓分布擴(kuò)寬。通過(guò)將所選擇的存儲(chǔ)元件的位線接地直至其達(dá)到在其目標(biāo)數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平以下的驗(yàn)證電平，隨后使位線浮動(dòng)以使得編程速度減慢，可以調(diào)整編程速度。觸發(fā)浮動(dòng)的驗(yàn)證電平可以是作為在目標(biāo)數(shù)據(jù)狀態(tài)以下的一個(gè)或更多個(gè)狀態(tài)的數(shù)據(jù)狀態(tài)的目標(biāo)驗(yàn)證電平。或者，觸發(fā)浮動(dòng)的驗(yàn)證電平可以是目標(biāo)數(shù)據(jù)狀態(tài)的偏移驗(yàn)證電平。一種選擇是在位線浮動(dòng)之前升高位線電壓以進(jìn)入慢編程模式，在該情況下存在雙減慢。
文檔編號(hào)G11C16/04GK102714058SQ201080062234
公開(kāi)日2012年10月3日 申請(qǐng)日期2010年11月22日 優(yōu)先權(quán)日2009年11月24日
發(fā)明者李艷, 阿努夫霍·克汗代勒沃爾 申請(qǐng)人:桑迪士克技術(shù)有限公司