專利名稱：存儲器電路及其系統(tǒng)以及存取該存儲器電路的方法
技術領域：
本發(fā)明涉及一種半導體電路，特別涉及一種存儲器電路、系統(tǒng)、以及用以提供位線平衡電壓(位線平衡電壓，BLEQs)的方法。
背景技術：
存儲器電路可應用于多種用途，其包括DRAM及SRAM電路。DRAM電路包括多個存儲器單元(cell)。動態(tài)存儲器單元中具有電容性存儲存儲器單元陣列，而各存儲器單元具 有一存取晶體管。存于存儲器單元的數(shù)據(jù)實際上為存于電容中的電荷。當欲輸出該數(shù)據(jù)時， 存取晶體管會被耦接至該晶體管柵極或控制端的一字線(WL)啟動。存取晶體管于是將該 電容耦合至一位線(BL)上，而感測放大器接著感測該電容的電壓(電荷)。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術中存在的上述問題，本發(fā)明提供一種存儲器電路。該存儲器電 路包括至少一存儲器單元，用以存儲代表一數(shù)據(jù)的一電荷，該存儲器單元與一位線對中的 一字線及一第一位線耦合；至少一位線平衡晶體管，耦接于該位線對的該第一位線與一第 二位線之間；以及一位線平衡電路，與該位線平衡晶體管耦接，該位線平衡電路用以在該存 儲器單元的一存取周期前的一待命期間，提供一脈沖至該位線平衡晶體管，以大體平衡該 第一位線及該第二位線的電壓。本發(fā)明另提供一存儲器電路。該存儲器電路包括至少一存儲器單元，用以存儲表 示一數(shù)據(jù)的一電荷，該存儲器單元與一位線對中的一字線及一第一位線耦合；至少一位線 平衡晶體管，耦接于該位線對的該第一位線與一第二位線之間；以及位線平衡電路，與該至 少一位線平衡晶體管耦接，其中該位線平衡電路包括一第一轉(zhuǎn)換檢測器，用以檢測一啟動 信號中的一第一轉(zhuǎn)換；一第二轉(zhuǎn)換檢測器，用以檢測該啟動信號中的一第二差動轉(zhuǎn)換；一 第一邏輯門，與該第一及第二轉(zhuǎn)換檢測器的輸出端耦接；一第一延遲電路，用以響應該啟動 信號的該第一轉(zhuǎn)換；一第二延遲電路，用以響應該啟動信號的該第二轉(zhuǎn)換；一第一反相器， 與該第一延遲電路的輸出端耦接；一第二邏輯門，與該第一邏輯門、該第一反相器、以及該 第二延遲電路耦接；一第二反相器，與該第一反相器的輸出端耦接；至少一電平位移器電 路，與該第二邏輯門、該第二反相器、及該第二延遲電路耦接；以及一第一型的一第一晶體 管，該第一晶體管具有與該電平位移器電路的第一輸出端耦接的一柵極，其中該第一晶體 管用以接收一第一電源電壓；一第二型的一第二晶體管，與該第二晶體管具有與該電平位 移器電路的一第二輸出端耦接的一柵極，其中該第二晶體管耦接至該第一晶體管；以及該 第一型的一第三晶體管，該第三晶體管具有與該電平位移器電路的一第三輸出端耦接的一 柵極，其中該第三晶體管用以接收一第二電源電壓。本發(fā)明另提供一種存取存儲器電路的方法，該存儲器電路具有至少一存儲器單 元，用以存儲代表一數(shù)據(jù)的一電荷。該存取存儲器電路的方法包括在該存儲器單元一存取 周期前的一待命期間，提供一脈沖至介于一位線對間的至少一位線平衡晶體管以大體平衡該位線對的電壓。本發(fā)明的有益效果在于，上述位線平衡電路可在待命期間提供一內(nèi)部電源電壓，將該內(nèi)部電源電壓施加于位線平衡晶體管可有效地降低位線平衡晶體管柵極與基體間的 漏電流；當檢測到陣列啟動信號時，位線平衡電路可提供脈沖以大體平衡位線及反位線的 電壓，位線及反位線的電壓的大體平衡可有效地避免位線及反位線的電壓差造成的感測錯誤。


圖1為存儲器電路的示意圖；圖2為說明對一存儲器單元的數(shù)據(jù)進行連續(xù)存取的時序圖；圖3為說明對一存儲器單元的數(shù)據(jù)進行非連續(xù)存取的時序圖；圖4為一位線平衡電路示意圖；圖5為說明對一存儲器單元的數(shù)據(jù)進行連續(xù)存取的BLEQ時序圖；圖6為說明對一存儲器單元的數(shù)據(jù)進行非連續(xù)存取的BLEQ時序圖；圖7為包括示范存儲器電路的系統(tǒng)的示意圖。附圖標記說明100 存儲器電路；101 位線平衡電路；IOla 存儲器單元；110 位線平衡電路；120a 平衡晶體管；120b 平衡晶體管；120c 平衡晶體管；401 第一轉(zhuǎn)換檢測器；403 第二轉(zhuǎn)換檢測器；405 第一延遲電路；407 第二延遲電路；411 邏輯門；413 邏輯門；415 電平位移器電路；415a 電平位移器；415b 電平位移器；415c 電平位移器；421 反相器；423 反相器；441 晶體管；443 第二型晶體管；445 第一型晶體管；700 系統(tǒng)；
710 處理器。
具體實施例方式下文為介紹本發(fā)明的最佳實施例。各實施例用以說明本發(fā)明的原理，但非用以限制本發(fā)明。本發(fā)明的范圍當以所附權利要求為準。位線平衡電壓BLEQ (電壓值為VPP)是用來開啟介于一位線對(bit linepair)之 間的位線平衡晶體管。當線路在40納米或以下時，將發(fā)現(xiàn)電源電壓VPP(例如內(nèi)部電源電 壓VDD+0. 7V)會在位線平衡晶體管的柵極與基體之間產(chǎn)生漏電流。漏電流浪費了存儲器電 路的電源。為降低該漏電流，可將內(nèi)部電源電壓VDD當作該位線平衡電壓BLEQ以開啟位線 平衡晶體管。當工藝-電壓-溫度(Process-Voltage-Temperature，PVT)變動情況最糟的 時候，將發(fā)現(xiàn)內(nèi)部電源電壓VDD會變得太低以致于無法完全開啟該位線平衡晶體管。未完 全開啟的位線平衡晶體管將使位線對上的電壓無法完全獲得平衡。而位線對上的電壓差將 造成感測放大器無法在一存取周期中感測存儲于該存儲器單元的數(shù)據(jù)?；谏鲜隼碛桑景l(fā)明提供一種新的存儲器電路和操作該存儲器電路的方法。下文將提供各種不同的實施例以說明本發(fā)明的各個特征。以下介紹的元件及其編 排方式是為了簡化本發(fā)明，但其僅為示例，并非用以限定本發(fā)明。舉例而言，“一第一特征 位于第二特征之上”，表示在某些實施例中，第一與第二特征直接接觸，亦表示在某些實施 例中，第一及第二特征之間存在其他的特征，而使得第一及第二特征并非直接接觸。此外， 本發(fā)明可能會在不同的實施例中重復使用某些符號或數(shù)字。此作法僅為使說明更加簡單清 楚，并非意味相同符號或數(shù)字在不同的實施例間存在任何關系。下述實施例涉及存儲器電路、系統(tǒng)，以及用以提供位線平衡電壓(BLEQs)的方法。 在一實施例中，存儲器電路包括一位線平衡電路，其能在一待命期間提供一脈沖以大致平 衡與存儲器單元耦接的位線對。舉例而言，該脈沖可由一內(nèi)部電壓VDD提升至一電源電壓 VPP0在待命期間將內(nèi)部電壓VDD當作位線平衡電壓BLEQ可減低柵極至基體的漏電流。在 待命期間，由內(nèi)部電源電壓VDD升高至電源電壓VPP的脈沖可大致平衡位線對的電壓。因 此，耦接該位線對的感測放大器可讀取存于存儲器單元的數(shù)據(jù)而減少感測錯誤。圖1為存儲器電路的示意圖。圖1中，存儲器電路100包括一存儲器陣列101，其 具有多個字線及多個位線。存儲器電路100可為動態(tài)隨機存取存儲器(DRAM)電路、嵌入式 DRAM電路、靜態(tài)隨機存取存儲器(SRAM)電路、嵌入式SRAM電路，或其他存儲器電路。存儲 器陣列101包括至少一存儲器單元101a。存儲器單元IOla耦接至存儲器陣列101的一位 線BL與一字線WL。對使用DRAM單元的實施例而言，存儲器單元IOla可包括一存儲器晶體 管(Tc)及一電容(Ce)。電容Cc可存儲一電荷以表示一筆數(shù)據(jù)，例如0或1。值得注意的是，雖然此處僅描述一存儲器單元101，其他存儲器單元(圖未示)亦 可位于這些字線及位線的各個交叉處。存儲器電路100的一部分的字寬(word width)上 可編排8、16、32、64、128或以上的行(column)。在一實施例中，字線大致與位線正交。在其 他實施例中，字線及位線亦可采用其他方式排列。參照圖1，存儲器電路100包括至少一位線平衡晶體管，例如位線平衡晶體管 120a-120co位線平衡晶體管120a-120c耦接至位線BL及反位線BLB。位線平衡晶體管 120a-120c用以控制位線BL與反位線BLB間的位線平衡。在一實施例中，位線平衡晶體管的柵極120a-120c耦接至位線平衡電路110。位線平衡晶體管120b與120c間的一節(jié)點可耦接至一位線參考電壓VBLref。在一實施例中，位線參考電壓VBLref可具有一固定的 VBLref/VDD比(例如1/2)或可調(diào)整的VBLref/VDD比。美國專利(申請序號=61/151364, 申請日2009/2/10，代理人編號T5057-B009)中對可調(diào)式VBLref/VDD比值有相關的說明。 值得注意的是位線平衡晶體管120a-120c的數(shù)目僅為示例，不同實施例可采用不同數(shù)量的 位線平衡晶體管。在一實施例中，感測放大器(圖未示)可耦接至位線BL及反位線BLB。位線BL及 反位線BLB可通過使用一行選擇控制線(圖未示)及行選擇耦合晶體管(圖未示)而各自 耦接至一全域位線GBL(圖未示)及全域反位線GBLB (圖未示)。依此方式，存儲器單元的 多個行可被編排成子陣列并選擇性的耦接至該全域位線。接著介紹存儲器單元的存取周期。存儲于動態(tài)存儲器單元中的電荷會隨時間而逐 漸流失，故必須周期性地刷新(refresh)其存儲器單元。時序電路(圖未示)可追蹤前次 存取存儲器單元后經(jīng)過了多少時間，并促使電路依需求刷新這些存儲器單元。舉例而言，刷 新的動作可借由在該存儲器單元的復原周期或回寫(write back)周期之后執(zhí)行寫入操作 而達成。值得注意的是，存儲器單元IOla的任何讀取動作皆會造成電荷流失。這些單元會 在讀取周期之后復原或重新寫入。該寫入動作可以僅僅是一讀取周期，但在該周期的“復原 區(qū)”期間，會將數(shù)據(jù)寫入于其各自的本地位線上。就寫入動作而言，寫入數(shù)據(jù)會取代讀取數(shù) 據(jù)而寫入于存儲器單元中。實際的動態(tài)存儲器裝置可包括數(shù)以千計(甚至數(shù)以百萬計)的 存儲器單元。圖2中，存儲器單元IOla (如圖1所示)的存取周期包括一啟動周期及一預充電周 期。在一實施例中，若存儲器單元IOla并非連續(xù)地被存取，則該啟動周期間可加上一待命 期間以便對位線BL及反位線BLB進行預充電。在該待命期間，位線平衡電路110 (如圖1所 示)會提供一位線平衡電壓BLEQ至這些位線平衡晶體管120a-120c如圖1所示)。在待命期 間開始時，位線平衡電壓BLEQ將大致等于電源電壓，例如，等于內(nèi)部電源電壓VDD。在正常 操作下，內(nèi)部電源電壓VDD會被施加于位線平衡晶體管120a-120c之上，并開啟位線平衡晶 體管120a-120c以使位線BL及反位線BLB的電壓大致平衡在位線參考電壓VBLref (換句話 說，1/2VDD)。在一實施例中采用大約0. 9V的標稱電壓，則位線平衡晶體管120a-120c可具 有大約0. 47V的臨界電壓Vth。在一實施例中，存儲器單元IOla可能落在溫度為大約-40°C 的工藝_電壓-溫度(PVT)變動中的SSS角(SSS corner)，其中SSS角表示NMOS、PMOS, 以及存儲器電路100的存儲器晶體管Tc的速度(speed)皆為慢速(slow)。當處于SSS角 時，內(nèi)部電源電壓VDD可能降至0. 765V，及位線參考電壓VBLref可由1/2VDD降至0. 383V。 可以發(fā)現(xiàn)的是，0. 765V的內(nèi)部電壓VDD可能無法完全的開啟至位線平衡晶體管120a-120c 中的任何一個晶體管，造成位線BL及反位線BLB之間存在一電壓差Δ VBL(如圖2所示)。 該電壓差AVBL將在存取周期時造成感測錯誤。然而，該內(nèi)部電源電壓VDD卻可有效地降 低位線平衡晶體管120a-120c的漏電流。再次參照圖2，在檢測到一啟動信號之后，該位線平衡電路110可在存儲器單元 IOla的存取周期前的待命期間提供一脈沖至該位線平衡晶體管120a-120c。該脈沖可有效 地開啟位線平衡晶體管120a-120c而大致將位線BL及反位線BLB的電壓平衡至元線參考電壓VBLref，例如平衡至1/2VDD。在一實施例中，當一時鐘信號激發(fā)時，該啟動信號可被檢測到，而芯片使能條帶(chip enable bar)及一存儲體地址(bank address)也同樣被檢測 至IJ。在其他實施例中，陣列啟動信號包括一讀取命令、一寫入命令、一存儲體地址命令、任何 啟動命令或上述命令的組合。該脈沖具有一電壓AVp及一期間Tp。在一實施例中，該電壓AVp對應于電壓差 AVBL0舉例而言，電壓差八卯1^大約為0.0抓。該電壓八仆可大致等于0.0抓或更高，因 而具有平衡位線BL及反位線BLB的電壓的能力。在一實施例中，若使用0. 9V的標稱電壓， 則電壓八仆可大約在0.0抓及0.7￥之間。在其他實施例中，電壓Δ Vp可由內(nèi)部電源電壓 VDD升高至一電源電壓VPP。上述期間Tp大約為200微微秒(picosecond)至500微微秒。 在一實施例中，期間Tp大約是300微微秒。此大致平衡的位線BL及反位線BLB可有效的 降低電壓差Δ VBL所造成的感測錯誤。值得注意的是，上述脈沖的電壓Δ Vp及期間Tp僅 為示例，本發(fā)明所屬技術領域的普通技術人員可依據(jù)本發(fā)明自行修改該電壓Δνρ及期間 Tp以大體平衡位線BL及反位線BLB的電壓。如上所述，位線平衡電路110(如圖1所示)可在陣列啟動信號被檢測到之前的 待命期間提供一內(nèi)部電源電壓。將該內(nèi)部電源電壓VDD施加于位線平衡晶體管120a-120c 可有效地降低位線平衡晶體管120a-120c柵極與基體間的漏電流。當檢測到陣列啟動信號 時，位線平衡電路110可提供脈沖以大體平衡位線BL及反位線BLB的電壓。位線BL及反 位線BLB的電壓的大體平衡可有效地避免位線BL及反位線BLB的電壓差AVBL所造成的 感測錯誤。參照圖2，待命期間后為啟動周期。在啟動周期中，字線WL會轉(zhuǎn)變成正電壓，例如 VPP,以使晶體管Tc將電容Cc耦合至位線BL。字線WL可與一地址解碼電路(圖未示)耦 接，該地址解碼電路可依照先前提供給存儲器陣列101的地址判斷存儲器陣列101中哪列 正被激活。在該字線WL因轉(zhuǎn)換至正電壓而被激活一短暫時間后，存取晶體管Tc可將存儲 器單元IOla的電容Cc耦合至位線BL。存儲器單元IOla的電容Cc耦接至位線BL的部分 可稱作電荷分享(charge sharing)部。在該電荷分享區(qū)中，該位線平衡電路101可提供一 低電壓，例如VSS或接地，以便將這些位線平衡晶體管120a-120c關閉。若存儲器單元IOla 所存儲的數(shù)據(jù)為邏輯1態(tài)，則該電容Cc可在進行電荷分享操作時對位線BL施加一電壓。位 線BL上會出現(xiàn)一小電壓增量作為響應。若存儲的數(shù)據(jù)為邏輯0態(tài)，則該電容Cc會自該位 線BL減除一電壓，舉例而言，通過由位線BL向存儲器單元IOla中電容Cc進行充電的方法 達成。緊接在電荷分享區(qū)的是啟動周期的感測區(qū)間。在該感測區(qū)間中，位線平衡電路101 會保持在一低電壓，例如VSS或接地，以關閉位線平衡晶體管120a-120c。耦接于位線BL的 感測放大器S(圖未示)會從所選擇的存儲器單元IOla上對該小差動輸入電壓進行感測。在感測區(qū)間之后為復原區(qū)。在復原區(qū)中，位線平衡電路101會保持在低電壓，例如 VSS或接地，以關閉位線平衡晶體管120a-120c。在周期的復原區(qū)中，位線BL的電壓可從電 壓Vdd/2 (位線BL上的初始電壓)與感測到的差動電壓之和，提升至邏輯1態(tài)的電壓，或提 升至接近該內(nèi)部電源電壓VDD。反位線BLB的電壓則被拉下至一低電壓，例如VSS或接地。 該位線BL及該反位線BLB分別為邏輯1態(tài)及邏輯0態(tài)，意即兩者皆達到完全的邏輯電壓電 平。因為字線WL保持在高電壓，位線BL的高電壓可被耦合至該存儲器單元101a。換句話說，存儲器單元IOla的存取晶體管Tc可將該高電壓耦合的該電容Ce，并復原其中的電荷， 以便往后對該存儲器單元IOla再次進行存取。 在啟動周期之后為預充電周期，如圖2所示。在該預充電周期中，位線平衡電路 110(如圖1所示)可提供一電源電壓，例如VPP，以開啟位線平衡晶體管120a-120c，使得位 線BL及該反位線BLB的電壓大致平衡。字線WL的電壓會轉(zhuǎn)換至一電壓，例如低于接地的 電平VBB。再次參照圖2，若在該預充電周期或該預充電周期的一預定周期Td后未檢測到另 外的陣列啟動信號，則該位線平衡電路110可將該電源電壓VPP拉下至一電壓態(tài)，例如拉下 至內(nèi)部電源電壓VDD。上述預定周期Td可稱為一時間延遲。在一實施例中，該預定周期Td 大約為3毫微秒(nanosecond)或其他適當?shù)臅r間。因為在該預充電周期或該預定周期Td 未檢測到陣列啟動信號，所以該位線平衡電路110可將該電源電壓VPP拉下到該內(nèi)部電源 電壓VDD的電平，因而有效地降低位線平衡晶體管120a-120c的漏電流。在其他實施例中，若預充電周期或該預充電周期的一預定周期Td之后未檢測到 陣列啟動信號，則該位線平衡電路110可將該電源電壓VPP拉下至一電壓態(tài)，例如低于該內(nèi) 部電源電壓VDD的接地電平(如圖3所示)。檢測到其他陣列啟動信號，表示正在對該存儲 器單元IOla存儲的數(shù)據(jù)進行連續(xù)的存取。由于在該預充電周期或在該預充電周期一預定 周期Td后檢測到其他的陣列啟動信號，故該位線平衡電路110可將該電源電壓VPP拉下至 一電壓，例如VSS或接地以關閉這些平衡晶體管120a-120c。字線WL的電壓可被拉高至該 電源電壓VPP而開啟該晶體管Tc以繼續(xù)對該存儲器單元IOla進行存取。圖4為位線平衡電路的示意圖。在圖4中，該位線平衡電路101包括一第一轉(zhuǎn)換 檢測器401，例如一高至低晶體管檢測器，以及包括一第二轉(zhuǎn)換檢測器403，例如一低至高 晶體管檢測器。該轉(zhuǎn)換檢測器401及403能夠檢測該位線平衡電路101的一輸入端上的狀 態(tài)轉(zhuǎn)換。該位線平衡電路101包括一第一邏輯門411，例如與該轉(zhuǎn)換檢測器401及403的 輸出端耦接的一 OR邏輯門。該第一邏輯門411能夠執(zhí)行一邏輯操作，例如對該轉(zhuǎn)換檢測器 401及403的輸出進行OR邏輯操作。該位線平衡電路101包括一第一延遲電路405，例如一低至高延遲電路，以及包括 一第二延遲電路407，例如一高至低延遲電路。該延遲電路405及407能夠?qū)⒔邮茏晕痪€平 衡電路101的輸入端上的狀態(tài)轉(zhuǎn)換信號予以延遲。該延遲電路405能提供大約200至500 微微秒低至高轉(zhuǎn)換延遲。該延遲電路407可提供大約3毫微秒的低至高轉(zhuǎn)換延遲。在一實 施例中，該延遲電路405及407及該轉(zhuǎn)換檢測器401及403可為分散的電路。在其他實施 例中，該延遲電路405及407可分別整合于該轉(zhuǎn)換檢測器403及401之中。參照圖4，該位線平衡電路101包括耦接至延遲電路405的輸出端的一第一反相 器421。該反相器421能夠?qū)⒃撗舆t電路405的輸出予以反相。一第二邏輯門413，例如一 NAND邏輯門，可與邏輯門411的輸出端、反相器421、及延遲電路407耦接。該邏輯門413 能夠?qū)υ撨壿嬮T411、反相器421、以及延遲電路407的輸出執(zhí)行一邏輯操作，例如，執(zhí)行一 NAND邏輯操作。該位線平衡電路101包括與該反相器421的輸出端耦接的一第二反相器 423。該反相器423能夠?qū)⒃摲聪嗥?21的輸出予以反相。該位線平衡電路101包括與邏輯門413、反相器423、以及該延遲電路407的輸出 端耦接的至少一電平位移器電路415。該電平位移器電路415用以偏移一電源電壓的電平，例如將該內(nèi)部電源電壓VDD偏移至其他電源電壓，例如VPP。在一實施例中，該電平位移器 電路415包括電平位移器415a-415c，分別耦接至邏輯門413、反相器423及該延遲電路407 的輸出。值得注意的是，圖4中電平位移器415a-415c的數(shù)目僅為示例，本發(fā)明亦包括其他 各種形式。該位線平衡電路101包括一第一型晶體管441，例如一 PMOS晶體管。該晶體管441 具有一柵極，該柵極耦接至電平位移器電路415的一第一輸出端。在一實施例中，該晶體管 441的柵極與該電平位移器415a的輸出端耦接，并耦接至一第一電源電壓，例如VPP。第二型晶體管443，例如一 NMOS晶體管具有一柵極，而該柵極耦接至電平位移器 電路415的一第二輸出端。在一實施例中，該晶體管的柵極443與電平位移器415b的輸出 端耦接。該晶體管443耦接至一第二電源電壓，例如VSS或接地。第一型晶體管445可為一 PMOS晶體管。該晶體管445具有一柵極，其耦接至電平 位移器電路415的第三輸出端。在一實施例中，該晶體管的柵極445與電平位移器415c的 輸出端耦接。該晶體管445耦接至一第三電源電壓，例如該內(nèi)部電源電壓VDD。該晶體管 441、443、和445耦接至能夠提供位線平衡電壓BLEQ的位線平衡電路110的輸出端。值得 注意的是，上述檢測器、延遲電路、邏輯門、反相器、電平位移器電路、以及晶體管的數(shù)量及 型式僅為示例，本發(fā)明亦包括其他各種形式。下文將介紹該位線平衡電路110的相關操作。圖4為一范例BLEQ時序圖，用以說 明對存儲器單元數(shù)據(jù)的非連續(xù)性存取。參照圖4及圖5，一開始，沒有檢測到任何陣列啟動 信號。該電平位移器415a可輸出一高態(tài)的信號ZBLEQ_VPP，用以關閉該晶體管441。該電 平位移器415b可輸出一低態(tài)的信號BLEQ_VSS，用以關閉該晶體管443。該電平位移器415c 可輸出一低態(tài)的信號ZBLEQ_VDD，用以開啟該晶體管445。開啟的晶體管445可將一電源電 壓，例如該內(nèi)部電源電壓VDD，耦接至該位線平衡電路101的輸出端。該位線平衡電路101 可將該內(nèi)部電源電壓VDD提供給該位線平衡晶體管120a-120c (如1圖1所示)。當檢測到一陣列啟動信號時，該位線平衡電路110的輸出端(BLT)將從一低態(tài)轉(zhuǎn) 換至高態(tài)。該電平位移器415 —可輸出一低態(tài)的信號ZBLEQ_VPP，用以開啟該晶體管441。 該電平位移器415b可輸出一低態(tài)的信號BLEQ_VSS，用以關閉該晶體管443。該電平位移器 415c可輸出一高態(tài)的信號ZBLEQ_VDD，用以關閉該晶體管445。該開啟的晶體管441可將一 電源電壓，例如該電源電壓VPP，耦合至位線平衡電路101的輸出端。該位線平衡電路101 可將該電源電壓VPP提供至該位線平衡晶體管120a-120c (如圖1所示)。如上所述，當檢測到該陣列啟動信號時，則該位線平衡電路101可提供一脈沖，舉 例而言，由該內(nèi)部電壓VDD提升至該電源電壓VPP的脈沖。該脈沖的期間約為200至500微 微秒。如上所述，位線平衡晶體管120a-120c施加該脈沖(從內(nèi)部電源電壓VDD升高)可 大致平衡位線BL及反位線BLB的電壓(如圖1所示)。在該脈沖之后將發(fā)生圖2所示的啟動周期。該電平位移器415可輸出一高態(tài)的信 號ZBLEQ_VPP，用以關閉該晶體管441。該電平位移器415b可輸出一高態(tài)的信號BLEQ_VSS， 用以開啟該晶體管443。該電平位移器415c可輸出一高態(tài)的信號ZBLEQ_VDD，用以關閉該 晶體管445。已開啟的晶體管443可將一電源電壓，例如一 VSS或接地，耦接至位線平衡電 路101的輸出端。在圖2中所示啟動周期之后為該預充電周期。在該預充電周期，位線平衡電路101的輸出(BLT)的狀態(tài)將由高態(tài)轉(zhuǎn)換至低態(tài)。該電平位移器415可輸出一低態(tài)的信號ZBLEQ_ VPP，用以開啟該晶體管441。該電平位移器415b可輸出一低態(tài)的信號BLEQ_VSS，用以關 閉該晶體管443。該電平位移器415c可輸出一高態(tài)的信號ZBLEQ_VDD，用以關閉該晶體管 445。已開啟的晶體管441可將一電源電壓，例如該電源電壓VPP，耦合至位線平衡電路101 的輸出端。當在該預充電周期或在該預充電周期的一預定周期后檢測到一陣列啟動信號時， 該電平位移器415可輸出一高態(tài)的信號ZBLEQ_VPP，用以關閉該晶體管441。該電平位移器 415b可輸出一高態(tài)的信號BLEQ_VSS，用以開啟該晶體管443。該電平位移器415c可輸出一 高態(tài)的信號ZBLEQ_VDD，用以關閉該晶體管445。已開啟的晶體管443可將一電源電壓，例 如接地電壓，耦接至位線平衡電路101的輸出端。對該存儲器中數(shù)據(jù)的存取可以是連續(xù)的。在一實施例中，當該存儲器單元中的數(shù)據(jù)并非被連續(xù)存取時，則在該預充電周期或在該預充電周期一預定周期之后將檢測不到陣列啟動信號，如圖6所示。該電平位移器 415可輸出一高態(tài)的信號ZBLEQ_VPP，用以關閉該晶體管441。該電平位移器415b可輸出 一低態(tài)的信號BLEQ_VSS，用以關閉該晶體管443。該電平位移器415c可輸出一低態(tài)的信號 ZBLEQ_VDD，用以開啟該晶體管445。已開啟的晶體管445可將該內(nèi)部電源電壓VDD耦接至 位線平衡電路101的輸出端。對該位線晶體管120a-120c (如圖1所示)施加該內(nèi)部電源 VDD以作為位線平衡電壓BLEQ的作法可有效地降低位線晶體管120a-120c上柵極至基體的 漏電流。圖7為包括示范存儲器電路的系統(tǒng)的示意圖。在圖7中，系統(tǒng)700包括耦接至該 存儲器電路100的一處理器710。該處理器710可存取存儲于該存儲器電路100的存儲器 單元IOla(如圖1所示)的數(shù)據(jù)。在一實施例中，該處理器710可為處理單元、中央處理單 元、數(shù)字信號處理器、或其他適合存取存儲器電路的數(shù)據(jù)的處理器。在一實施例中，該處理器710及該存儲器電路100可內(nèi)建于一系統(tǒng)并與印刷電路 版(PCB)耦接而形成一電子組件。該電子組件可為一電子系統(tǒng)，如電腦、無線通信裝置、電 腦相關周邊裝置等的一部分。在一實施例中，具有該存儲器電路100的系統(tǒng)700可在一整合電路中提供一完整 的系統(tǒng)，以成為所謂的系統(tǒng)單芯片(S0C或S0IC)。該系統(tǒng)單芯片，舉例而言，可在單一集成 電路中提供用以實施移動電話、個人數(shù)字助理(PDA)、數(shù)字VCR、數(shù)字攝錄影機、數(shù)字相機、 MP3播放器等等功能的所有電路。本發(fā)明雖以較佳實施例揭示如上，然而其并非用以限定本發(fā)明的范圍，任何本領 域普通技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可做些許的改變與潤飾，因此本發(fā)明 的保護范圍應當視權利要求隨附的權利要求所界定的范圍為準。
權利要求
一種存儲器電路，包括至少一存儲器單元，用以存儲代表一數(shù)據(jù)的一電荷，該存儲器單元與一位線對中的一字線及一第一位線耦合；至少一位線平衡晶體管，耦接于該位線對的該第一位線與一第二位線之間；以及一位線平衡電路，與該位線平衡晶體管耦接，該位線平衡電路用以在該存儲器單元的一存取周期前的一待命期間，提供一脈沖至該位線平衡晶體管，以大體平衡該第一位線及該第二位線的電壓。
2.如權利要求1所述的存儲器電路，其中該脈沖的一電壓差對應至存在于該第一位線 及該第二位線之間的一電壓差。
3.如權利要求2所述的存儲器電路，其中該脈沖的該電壓大約為0.IV至0. 7V。
4.如權利要求1所述的存儲器電路，其中該位線平衡電路用以將該脈沖自一第一電源 電壓VDD提升至一第二電源電壓VPP。
5.如權利要求4所述的存儲器電路，其中該位線平衡電路還用以在該存儲器單元的該存取周期的一預充電周期提供該第二電源電壓VPP;以及 將該第二電源電壓VPP拉下至一電壓態(tài)，其中若在該預充電周期或在該預充電周期的一預定周期后檢測到一陣列啟動信號，則該電 壓態(tài)低于該第一電源電壓VDD，以及若在該預充電周期或在該預充電周期的一預定周期后未檢測到一陣列啟動信號，則該 電壓態(tài)大致等于該第一電源電壓VDD。
6.如權利要求5所述的存儲器電路，其中該預定周期大約為3毫微秒。
7.如權利要求1所述的存儲器電路，其中該脈沖具有大約200至500微微秒的一期間。
8.如權利要求1所述的存儲器電路，其中該位線平衡電路包括 一第一轉(zhuǎn)換檢測器，用以檢測一啟動信號中的一第一轉(zhuǎn)換；一第二轉(zhuǎn)換檢測器，用以檢測該啟動信號中的一第二差動轉(zhuǎn)換； 一第一邏輯門，與該第一及第二轉(zhuǎn)換檢測器的輸出端耦接； 一第一延遲電路，用以響應該啟動信號的該第一轉(zhuǎn)換； 一第二延遲電路，用以響應該啟動信號的該第二轉(zhuǎn)換； 一第一反相器，與該第一延遲電路的輸出端耦接；一第二邏輯門，與該第一邏輯門、該第一反相器、以及該第二延遲電路耦接； 一第二反相器，與該第一反相器的輸出端耦接；至少一電平位移器電路，與該第二邏輯門、該第二反相器、及該第二延遲電路耦接；以及一第一型的一第一晶體管，該第一晶體管具有與該電平位移器電路的第一輸出端耦接 的一柵極，其中該第一晶體管用以接收一第一電源電壓；一第二型的一第二晶體管，與該第二晶體管具有與該電平位移器電路的一第二輸出端 耦接的一柵極，其中該第二晶體管耦接至該第一晶體管；以及該第一型的一第三晶體管，該第三晶體管具有與該電平位移器電路的一第三輸出端耦 接的一柵極，其中該第三晶體管用以接收一第二電源電壓。
9.一種存儲器電路，包括至少一存儲器單元，用以存儲表示一數(shù)據(jù)的一電荷，該存儲器單元與一位線對中的一 字線及一第一位線耦合；至少一位線平衡晶體管，耦接于該位線對的該第一位線與一第二位線之間；以及 位線平衡電路，與該至少一位線平衡晶體管耦接，其中該位線平衡電路包括 一第一轉(zhuǎn)換檢測器，用以檢測一啟動信號中的一第一轉(zhuǎn)換； 一第二轉(zhuǎn)換檢測器，用以檢測該啟動信號中的一第二差動轉(zhuǎn)換； 一第一邏輯門，與該第一及第二轉(zhuǎn)換檢測器的輸出端耦接； 一第一延遲電路，用以響應該啟動信號的該第一轉(zhuǎn)換； 一第二延遲電路，用以響應該啟動信號的該第二轉(zhuǎn)換； 一第一反相器，與該第一延遲電路的輸出端耦接；一第二邏輯門，與該第一邏輯門、該第一反相器、以及該第二延遲電路耦接；一第二反相器，與該第一反相器的輸出端耦接；至少一電平位移器電路，與該第二邏輯門、該第二反相器、及該第二延遲電路耦接；以及一第一型的一第一晶體管，該第一晶體管具有與該電平位移器電路的第一輸出端耦接 的一柵極，其中該第一晶體管用以接收一第一電源電壓；一第二型的一第二晶體管，與該第二晶體管具有與該電平位移器電路的一第二輸出端 耦接的一柵極，其中該第二晶體管耦接至該第一晶體管；以及該第一型的一第三晶體管，該第三晶體管具有與該電平位移器電路的一第三輸出端耦 接的一柵極，其中該第三晶體管用以接收一第二電源電壓。
10.一種存取存儲器電路的方法，該存儲器電路具有至少一存儲器單元，用以存儲代表 一數(shù)據(jù)的一電荷，該存取存儲器電路的方法包括在該存儲器單元一存取周期前的一待命期間，提供一脈沖至介于一位線對間的至少一 位線平衡晶體管以大體平衡該位線對的電壓。
11.如權利要求10所述的存取存儲器電路的方法，其中提供該脈沖的方法包括將該脈 沖由一第一電源電壓提升至一第二電源電壓。
12.如權利要求11所述的存取存儲器電路的方法，其中該第一及第二電源電壓的一電 壓差大約為0. IV至0. 7V。
13.如權利要求11所述的存取存儲器電路的方法，其中該第一電源電壓為一內(nèi)部電源 電壓VDD，而該第二電源電壓為一電源電壓VPP。
14.如權利要求13所述的方法，還包括在該存儲器單元的該存取周期的一預充電周期中，提供該第二電源電壓VPP至該至少 一位線平衡晶體管；以及將提供至該至少一位線平衡晶體管的該第二電源電壓VPP拉下至一電壓態(tài)，其中 若在該預充電周期或在該預充電周期的一預定周期后檢測到一陣列啟動信號，則該電 壓態(tài)低于該第一電源電壓VDD，以及若在該預充電周期或在該預充電周期的一預定周期后未檢測到一陣列啟動信號，則該 電壓態(tài)大體相同于該第一電源電壓VDD。
15.如權利要求10所述的存取存儲器電路的方法，其中該脈沖具有大約200至500微微秒的一期間 。
全文摘要
本發(fā)明提供一種存儲器電路。該存儲器電路包括至少一存儲器單元，用以存儲代表一數(shù)據(jù)的一電荷，該存儲器單元與一位線對中的一字線及一第一位線耦合；至少一位線平衡晶體管，耦接于該位線對的該第一位線與一第二位線之間；以及一位線平衡電路，與該位線平衡晶體管耦接，該位線平衡電路用以在該存儲器單元的一存取周期前的一待命期間，提供一脈沖至該位線平衡晶體管，以大體平衡該第一位線及該第二位線的電壓。本發(fā)明從存儲器電路可有效地降低位線平衡晶體管柵極與基體間的漏電流，并且可有效地避免位線及反位線的電壓差造成的感測錯誤。本發(fā)明還提供一種存儲器電路系統(tǒng)以及存取該存儲器電路的方法。
文檔編號G11C11/406GK101800074SQ20101011667
公開日2010年8月11日 申請日期2010年2月10日 優(yōu)先權日2009年2月10日
發(fā)明者丁泰衡, 柳篤賢, 許國原, 金英奭 申請人:臺灣積體電路制造股份有限公司