專利名稱：：存儲器電路、系統(tǒng)以及操作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及半導(dǎo)體電路，特別涉及存儲器電路、系統(tǒng)以及操作方法。
背景技術(shù)：
：存儲器電路有多種實施方式。動態(tài)隨機存取存儲器(DRAM)與靜態(tài)隨機存取存儲器(SRAM)電路即常見的存儲器電路。動態(tài)隨機存取存儲器電路包括多個存儲單元。各存儲單元可采用電容式存儲技術(shù)，其中以一電容的電荷量反應(yīng)其所存儲的數(shù)據(jù)。上述多個存儲單元組合而成的矩陣可用來實現(xiàn)動態(tài)存儲單元陣列，且為存取該矩陣，各存儲單元具有對應(yīng)的一存取晶體管。讀取一存儲單元時，須致動該存儲單元所對應(yīng)的字元線(WL)，以經(jīng)該存儲單元的存取晶體管的柵極(或控制端)將該存取晶體管導(dǎo)通。導(dǎo)通的存取晶體管會將存儲單元的上述電容耦接至一位元線(BL)，由該位元線耦接至一感測放大器，由該感測放大器感測該電容的電位，進而判斷出該存儲單元所存儲的數(shù)據(jù)。在存儲器技術(shù)中，常見一位元線參考電位施加于存儲器的位元線上。通常，該位元線參考電位是以一固定比例隨電源電位(VDD)變動。例如，該位元線參考電位可固定為電源電位(VDD)的一半值，即該位元線參考電位與電源電位的比值為固定值0.5?；诖斯潭ū戎?，位元線電位VBL的提升或下拉狀態(tài)可用反應(yīng)存儲器電容所存儲的數(shù)據(jù)，以實現(xiàn)存儲器讀取操作。然而，在傳統(tǒng)技術(shù)中，若存儲器電路在制造工藝-電位-溫度變異(process-voltage-temperaturevariations)的最糟狀態(tài)下操作，邏輯數(shù)據(jù)‘1‘的讀取判斷空間會小于邏輯數(shù)據(jù)’0’的讀取判斷空間。存儲單元的過小讀取判斷空間可能導(dǎo)致邏輯數(shù)據(jù)’1，的讀取失敗。基于上述理由，本
技術(shù)領(lǐng)域：
需要創(chuàng)新的存儲器電路與操作方法。
發(fā)明內(nèi)容為克服現(xiàn)有技術(shù)的缺陷，本發(fā)明揭示一種存儲器電路、系統(tǒng)與操作方法。在存儲器電路的一種實施方式中，一存儲器電路包括至少一個存儲單元，以電荷方式存儲數(shù)據(jù)，且耦接一字元線以及一位元線。該存儲器電路包括一位元線參考電位供應(yīng)裝置。該位元線參考電位供應(yīng)裝置用于提供一位元線參考電位給上述位元線，且令該位元線參考電位與一電源電位的比值隨著該電源電位變動。在本發(fā)明存儲器系統(tǒng)的一種實施方式中，一存儲器系統(tǒng)包括一存儲器電路、以及耦接該存儲器電路的一處理器。該存儲器電路包括至少一個存儲單元，以電荷方式存儲數(shù)據(jù)，且耦接一字元線以及一位元線。該存儲器電路包括一位元線參考電位供應(yīng)裝置。該位元線參考電位供應(yīng)裝置用于提供一位元線參考電位給上述位元線，且令該位元線參考電位與一電源電位的比值隨著該電源電位變動。該處理器用于存取上述存儲單元。在本發(fā)明存儲器操作方法的一種實施方式中，所存取的一存儲器電路具有至少一個存儲單元。上述存儲單元以電荷方式存儲數(shù)據(jù)，且耦接一字元線以及一位元線。上述操作方法包括提供一位元線參考電位給上述位元線，且令該位元線參考電位與一電源電位的比值為可調(diào)式。本發(fā)明的存儲單元內(nèi)無論存儲邏輯數(shù)據(jù)’0’或邏輯數(shù)據(jù)’1’皆可正確地被感測放大器感測到。無論是邏輯數(shù)據(jù)’0’或’1’都可被正常讀取。以下列舉多個實施方式與相關(guān)圖示以幫助了解本發(fā)明。圖1示出本發(fā)明存儲器電路的一種實施方式；圖2示出位元線參考電位供應(yīng)裝置的一種實施方式；圖3示出位元線參考電位供應(yīng)裝置的另一種實施方式；圖4示出偏壓Vbias與電源電位VDD的一種相對關(guān)系；以及圖5示出一存儲器系統(tǒng)，其中包括前述存儲器電路。對附圖標記說明如下100存儲器電路；101存儲器陣列；IOla存儲單元；110本發(fā)明的位元線參考電位供應(yīng)裝置；210穩(wěn)壓器；211放大器；213、215電阻；220偏壓供應(yīng)裝置；230電位補償電路；231、233開關(guān)；235、237電阻；240自偏壓電路；241飽和模式晶體管；243電阻；310穩(wěn)壓器；311放大器；313、315電阻；320偏壓供應(yīng)裝置；321比較器；322、323開關(guān)；324電位供應(yīng)器；324a、324b電阻；325電位供應(yīng)器；326反相器；500存儲器系統(tǒng)；510處理器；BL位元線；Cc存儲單元內(nèi)存儲數(shù)據(jù)用的電容；Rl、R2Vbias/VDD的不同選擇；Tc存儲晶體管；WL字元線；V1、V2第一、第二參考電位；Vbias偏壓；VBLref位元線參考電位；VDD電源電位；VSS低電位。具體實施例方式以下提供多種實施方式、或例子說明本發(fā)明特征，其中關(guān)于各種元件、結(jié)構(gòu)的相關(guān)例子是用來幫助本
技術(shù)領(lǐng)域：
人員了解技術(shù)內(nèi)容，并非用于限制本發(fā)明的范圍。例如，以發(fā)明中的一第一特征與一第二特征的組合為例，在某些實施方式中，該第一特征與該第二特征可能以直接連結(jié)方式組合，然而，在其他實施方式中，該第一特征與該第二特征也可能不采直接連結(jié)方式組合，而是更具有其他特征在兩者之間。此外，以下說明書可能在不同圖示中以同樣的附圖標記表示相同元件。此種附圖標記方式僅為了維持說明書簡潔易讀，并非用來限定各種實施方式與/或結(jié)構(gòu)的關(guān)系。以下揭示本發(fā)明存儲器電路、系統(tǒng)以及操作方式的多種實施例。在某些實施方式中，存儲器電路可包括一位元線參考電位供應(yīng)裝置，用以供應(yīng)一位元線參考電位VBLref,且令該位元線參考電位VBLref與電源電位VDD的比值(VBL,ef/VDD)乃根據(jù)電源電位VDD變動而調(diào)整。此VBL,ef/VDD動態(tài)調(diào)整技術(shù)令邏輯數(shù)據(jù)‘1’與邏輯數(shù)據(jù)’0’的讀取判斷空間皆落在合理值。以下揭示相關(guān)的多種實施方式，而該些實施方式并非意圖限制本發(fā)明范圍。圖1示出本發(fā)明存儲器電路的一種實施方式。在圖1中，存儲器電路100可包括一存儲器陣列101，其中具有多條字元線以及多條位元線。存儲器電路100可為一動態(tài)隨機存取存儲器(DRAM)電路、一嵌入式(embedded)DRAM電路、一靜態(tài)隨機存取存儲器(SRAM)電路、一嵌入式(embedded)SRAM電路、或其他存儲器電路。存儲器陣列101可包括至少一個存儲器單元101a。存儲器單元IOla可耦接存儲器陣列101的一位元線BL以及一字元線WL。以DRAM存儲單元為例，存儲單元IOla可包括一存儲晶體管Tc以及一電容Ce。電容Cc以其所存儲的電荷代表不同的邏輯值，如邏輯數(shù)據(jù)’0’或’1’。必須注意的是，雖然圖中僅繪制一存儲器單元101a，存儲器陣列101尚存在其他存儲單元位于各字元線與位元線的交錯處。舉例來說，部分存儲器電路100可在一字元線區(qū)段安排8、16、32、64、128或更多欄數(shù)據(jù)。在其他實施方式中，所述多個字元線可垂直所述多個字元線排列?；蛘?，字元線與位元線也可以其他方式排列，以形成存儲器陣列。參閱圖1，存儲器電路100可包括裝置110，用以提供一位元線參考電位VBLref給位元線BL，且使該位元線參考電位VBLref與電源電位VDD的比值(VBL,ef/VDD)乃根據(jù)電源電位VDD而調(diào)整。電源電位VDD可為整體電路的一內(nèi)部電源電位。電源電位VDD可能隨制造工藝-電壓-溫度變異(PVTvariations)改變。如前所述，位元線參考電位VBLMf與電源電位VDD的比值(VBL,ef/VDD)可根據(jù)電源電位VDD調(diào)整，若電路常態(tài)電位為0.9伏特，電源電位VDD有可能在0.75至1.05伏特間變化，而位元線參考電位VBL,ef與電源電位VDD的比值(VBL,ef/VDD)有可能在0.43至0.53之間調(diào)整。以下敘述存儲單元IOla的一讀取區(qū)間的操作。為了讀取存儲單元IOla所存儲的數(shù)據(jù)，字元線WL可變化至一行選擇狀態(tài)，以導(dǎo)通存儲晶體管Tc。若以N通道金屬氧化物半導(dǎo)體晶體管(NMOS)實現(xiàn)存儲晶體管Tc，字元線WL需變化到一高電平正電位，以令存儲晶體管Tc將所對應(yīng)的電容Cc耦接到位元線BL。該字元線WL由一地址解碼電路(未顯示)控制。該地址解碼電路可根據(jù)一地址判斷存儲器陣列101中某一行需啟動。在字元線WL轉(zhuǎn)換至高電位后，所控制的存儲晶體管Tc導(dǎo)通，將存儲單元IOla的電容Cc耦接至位元線BL，使進入讀取區(qū)間的一電荷分享操作。若存儲單元IOla所存儲的數(shù)據(jù)為邏輯數(shù)據(jù)‘1’，電容Cc可令位元線BL電位自該位元線參考電位VBL,#上升一位元線電位變異AVBL。若存儲單元IOla所存儲的數(shù)據(jù)為邏輯數(shù)據(jù)‘0’，電容Cc可自字元線BL獲得電荷充電，因此，會將字元線BL電位自該位元線參考電位VBL,#下拉一位元線電位變異AVBL。在電荷分享操作開始不久后，讀取區(qū)間進入一感測操作。位元線BL所耦接的一感測放大器(未顯示在圖中)會感測存儲單元IOla所發(fā)生的位元線電位變異AVBL。上述感測動作后，讀取區(qū)間可進入一回復(fù)(restore)操作。在某些實施方式下，上述回復(fù)操作可在感測操作后一個、或更多個邏輯門延遲后開始。例如，在回復(fù)操作中，位元線BL可耦接一高電位，使位元線電位VBL自位元線參考電位VBL,ef與感測到的位元線電位變異AVBL之和上升至邏輯數(shù)據(jù)’1’的高電位，或逼近電源電位VDD。此時，字元線WL仍為啟動，因此位元線BL的高電位可被耦至存儲單元IOla內(nèi)。存儲單元IOla的存儲晶體管Tc將耦接字元線BL的高電位至電容Ce，致使電容Cc所存儲的電荷復(fù)原，供將來的存儲單元IOla讀取使用。讀取區(qū)間的結(jié)束操作可包括以列選擇線(通稱CSL，未顯示在圖中)將區(qū)域位元線(包括圖中所示位元線BL)耦接到總體位元線(通稱GBL，未顯示在圖中)。此操作令位元線BL上電位所代表的數(shù)據(jù)耦接至整體位元線GBL供存儲器陣列101的外接電路(未顯示在圖中)使用。必須注意聲明的是，上述關(guān)于讀取區(qū)間的敘述僅為一種存儲器讀取技術(shù)的一種實施方式。本
技術(shù)領(lǐng)域：
普通技術(shù)人員可能對上述讀取方式進行修改、或增加步驟，產(chǎn)生應(yīng)用本發(fā)明特征的多種變形技術(shù)。以下討論存儲單元上述讀取區(qū)間動作的模擬結(jié)果。表格1是關(guān)于高溫一最差狀態(tài)下的模擬結(jié)果。該最差狀態(tài)可為制造工藝-電壓-溫度變異(PVTvariations)的SSS狀態(tài)，SSS狀態(tài)下，PMOS晶體管、NMOS晶體管以及存儲器電路的存儲單元的操作速度極慢。表格1<table>tableseeoriginaldocumentpage7</column></row><table>上述模擬環(huán)境中，常態(tài)電位為0.9伏特且理想的電源電位VDD應(yīng)當?shù)扔谠摮B(tài)電位0.9伏特。然而，在SSS狀態(tài)下，電源電位VDD可能位移到1.035伏特。在上述表格中，字元線致動電位VPP施加于字元線WL上，用以導(dǎo)通存儲晶體管Tc。上述模擬其讀取頻率約500MHz，且為高溫狀態(tài)，溫度為125°C。在傳統(tǒng)存儲器電路中，位元線參考電位VBLref與電源電位VDD的比值VBLref/VDD的比值為定值，例如，VBLref=VDD/2。在一般操作中，電源電位VDD可為約0.9伏特且位元線參考電位VBL,ef可為約0.45伏特；此時，邏輯數(shù)據(jù)‘0’與‘1’皆可被正常讀取。然而，若存儲器電路操作在SSS狀態(tài)，電源電位VDD飄移到約1.035伏特。上述固定VBL,ef/VDD的比值，例如0.5，會導(dǎo)致位元線參考電位VBLMf上升到0.518伏特。根據(jù)表格1所示模擬結(jié)果，位元線電位變異ΔVBL在邏輯數(shù)據(jù)‘0’的狀態(tài)下為123mV，在邏輯數(shù)據(jù)‘1’的狀態(tài)下為66mV。邏輯數(shù)據(jù)‘1’所產(chǎn)生的位元線電位變異AVBL相當小，可能導(dǎo)致感測放大器無法感測之，致使存儲單元中的邏輯數(shù)據(jù)‘1’無法被讀取。總結(jié)之，傳統(tǒng)存儲器電路的固定VBLref/VDD值會導(dǎo)致其在制造工藝-電位-溫度變異(PVTvariation)的SSS狀態(tài)下無法正確讀取邏輯數(shù)據(jù)‘1’。然而，圖1技術(shù)可克服上述問題，其中通過存儲器電路100內(nèi)裝置110(或稱位元線參考電位供應(yīng)裝置)供應(yīng)位元線參考電位VBLref給位元線BL，且裝置110使位元線參考電位VBL,ef對電源電位VDD的比值(VBL,ef/VDD)為可調(diào)式。以下舉例說明。在一般操作中，電源電位VDD約為0.9伏特，位元線參考電位VBLref對電源電位VDD的比值可約為0.5(即位元線參考電位VBLref約為0.45伏特)。但是，若存儲器改操作在SSS狀態(tài)下，裝置110改提供該位元線BL約0.414伏特的位元線參考電位VBL,ef。由于SSS狀態(tài)下，電源電位可能飄移到1.035伏特，如此一來位元線參考電位VBLref對電源電位VDD的比值(VBL,ef/VDD)可為約0.4。參閱表1最后一行所示的模擬結(jié)果，存儲單元存儲邏輯數(shù)據(jù)‘0’時，位元線電位變異ΔVBL約為98mV，且存儲單元存儲邏輯數(shù)據(jù)‘1，時，位元線電位變異AVBL約為97mV。與表格1中VBL,ef/VDD比值為0.5的該行相較，所揭示的VBL,ef/VDD可調(diào)式技術(shù)使存儲單元邏輯數(shù)據(jù)‘0’所對應(yīng)的位元線電位變異AVBL下降，但使存儲單元邏輯數(shù)據(jù)‘1’所對應(yīng)的位元線變異AVBL上升。因此，存儲單元內(nèi)無論存儲邏輯數(shù)據(jù)‘0’或邏輯數(shù)據(jù)‘1’皆可正確地被感測放大器感測到。無論是邏輯數(shù)據(jù)‘0’或‘1’都可被正常讀取。表格2顯示另一模擬結(jié)果，其中，模擬環(huán)境為低溫環(huán)境(約_40°C)，對應(yīng)的是制造工藝-電位-溫度變異(PVTvariations)的SSS狀態(tài)。表格2<table>tableseeoriginaldocumentpage8</column></row><table>在低溫下，位元線參考電位VBLref與電源電位VDD的比值VBL,ef/VDD可調(diào)整為0.4。如此一來，存儲單元邏輯數(shù)據(jù)‘0’所對應(yīng)的位元線電位變異AVBL約為104mV，且存儲單元邏輯數(shù)據(jù)‘1，所對應(yīng)的位元線電位變異AVBL約為117mV。與VBL,ef/VDD為0.5的模擬結(jié)果相較，存儲單元邏輯數(shù)據(jù)‘O’所對應(yīng)的位元線電位變異AVBL下降，且存儲單元邏輯數(shù)據(jù)‘1’所對應(yīng)的位元線電位變異AVBL上升。因此，存儲單元所存儲的邏輯數(shù)據(jù)‘O’與存儲單元邏輯‘1’所對應(yīng)的位元線電位變異AVBL皆可由位元線所耦接的感測放大器正確感測。通過將VBL,ef/VDD調(diào)整為0.4，存儲單元內(nèi)的邏輯數(shù)據(jù)‘0’與‘1’皆可被正確讀取。根據(jù)前述內(nèi)容，裝置110可根據(jù)電源電位VDD提供位元線參考電位VBLref,以使VBL,ef/VDD為可調(diào)。舉例說明如下，在一般操作下，存儲器電路100的位元線參考電位VBLref與電源電位VDD的比值VBL,ef/VDD可設(shè)定為約0.5；而在SSS狀態(tài)下，存儲器電路100的VBLref/VDD可設(shè)定為0.4。通過調(diào)整VBL,ef/VDD，存儲器電路100不論是在一般操作中、或制造工藝-電位-溫度變異(PVTvariations)的SSS狀態(tài)下都可正確存取邏輯數(shù)據(jù)‘0’與‘1，。圖2示出位元線參考電位供應(yīng)裝置的一種實施方式。圖中，裝置110(或稱位元線參考電位供應(yīng)裝置)提供一位元線參考電位VBLref,其中可包括一穩(wěn)壓器210以及一裝置220。穩(wěn)壓器210耦接位元線BL。裝置220又稱偏壓供應(yīng)裝置，用以提供一偏壓Vbias。偏壓Vbias與電源電位VDD的比值Vbias/VDD為可調(diào)式。裝置220耦接穩(wěn)壓器210。參閱圖2，穩(wěn)壓器210用于穩(wěn)壓且/或放大該裝置220所提供的偏壓Vbias。在多種實施方式中，穩(wěn)壓器210可包括一放大器211。放大器211的輸出端可被耦接至位元線BL。放大器211的輸入端可耦接裝置220以接收該偏壓Vbias。穩(wěn)壓器210可還包括電阻213與215。電阻213—端耦接放大器211的輸出端，且另一端經(jīng)電阻215耦接一低電位一如VSS或接地。電阻213與215的連結(jié)端點的電位作為一回授信號輸入放大器211的另一輸入端。必須聲明的是，圖中所示穩(wěn)壓器210結(jié)構(gòu)僅為一種實施方式，電阻(包括213、215)的數(shù)量也只是一種實施方式，并非意圖限制本發(fā)明范圍。參閱圖2，其中裝置220可包括一電位補償電路230、與耦接該電位補償電路230的一自偏壓電路240。電位補償電路230的輸出可耦接穩(wěn)壓器210。該自偏壓電路230可控制該電位補償電路，以調(diào)整裝置220所輸出的偏壓Vbias值。在多種實施方式中，電位補償電路230可包括開關(guān)231、232以及電阻235、237。開關(guān)231與233可為NMOS晶體管、PMOS晶體管、其他晶體管元件、或開關(guān)元件、以及/或上述多個元件的組合。電阻235與237可具有相同或不同的電阻值。開關(guān)231可耦接在電阻235與一低電位端(如VSS或接地)之間，且其柵極可耦接電源電位VDD。電阻235可耦接電阻237以耦接該電源電位VDD。電阻235與237連結(jié)端可作為電位補償電路230的輸出端，耦接至穩(wěn)壓器210。開關(guān)233則耦接在電位補償電路230輸出端與一低電位(如VSS或接地)之間，且其柵極可耦接該自偏壓電路240，且開關(guān)233。必須聲明的是，開關(guān)231、233與電阻235、237的數(shù)量與結(jié)構(gòu)并非用來限制本發(fā)明范圍，僅是作說明例使用。自偏壓電路240可包括至少一飽和模式晶體管241以及至少一個電阻243，其中該飽和模式晶體管241以及電阻243的連結(jié)端可作為該自偏壓電路240的輸出端，以耦接電位補償電路230。飽和模式晶體管241可耦接于該自偏壓電路240上述輸出端與一低電位(如VSS或接地)之間。飽和模式晶體管241可用于降低圖1所示存儲器電路100的制造工藝_電位_溫度變異(PVTvariations)影響。電阻243可為一單一電阻元件或串聯(lián)組成的多個電阻元件，可耦接在電源電位VDD以及自偏壓電路240的輸出端之間。必須聲明的是，所示飽和模式晶體管241與電阻243的結(jié)構(gòu)與數(shù)量盡是用于說明本
發(fā)明內(nèi)容，并非意圖限制本發(fā)明范圍。以下圖2實施方式提供位元線參考電位VBLref,且令VBL&/VDD為動態(tài)調(diào)整的技術(shù)。在一讀取區(qū)間中，電位VDD施加于上述自偏壓電路240以及電位補償電路230。電源電位VDD使開關(guān)231導(dǎo)通，使電阻235—端耦接至低電位VSS且另一端(電阻235與237的連結(jié)端)得以提供一電位作為偏壓Vbias。此外，在電源電位VDD供電下，自偏壓電路240得以輸出信號導(dǎo)通開關(guān)233，將電阻235與237的連結(jié)端耦接至VSS以下拉偏壓Vbias的值。電阻235與237連結(jié)端點上的偏壓Vbias下拉程度會隨電源電位VDD變動而調(diào)整。因此，偏壓供應(yīng)裝置220所提供的偏壓Vbias會使Vbias/VDD隨電源電位VDD的值變動。在多種實施方式中，偏壓Vbias與電源電位VDD的比值(Vbias/VDD)相對不同電源電位VDD可具有不同的變化率。當電源電位VDD等于或大于一常態(tài)電位時，Vbias/VDD可包括一第一變化率的變化。當電源電位VDD小于常態(tài)電位時，Vbias/VDD可包括一第二變化率的變化。上述第一變化率快于第二變化率。舉例說明如下，假設(shè)常態(tài)電位約為0.9伏特。若電源電位VDD小于0.9伏特，該自偏壓電路240可能輸出較小的電位，使導(dǎo)通的開關(guān)233以較小的量下拉偏壓Vbias。反之，若電源電位VDD等于或大于0.9伏特，該自偏壓電路240可輸出較大的電位，使導(dǎo)通的開關(guān)233以較大的量下拉偏壓Vbias電位。換句話說，相較于電源電位VDD小于電位0.9伏特的狀況，電源電位VDD等于或高于電位0.9伏特時，越高的電源電位VDD會令偏壓Vbias產(chǎn)生越大的變化。在某些實施方式中，偏壓Vbias與電源電位VDD的比值(Vbias/VDD)可隨時跟著電源電位VDD變化。圖3示出圖1位元線參考電位供應(yīng)裝置110的另一種實施方式，用以提供一位元線參考電位VBL,ef給位元線。在圖3所示實施方式中，位元線參考電位供應(yīng)裝置110可包括一穩(wěn)壓器310以及一偏壓供應(yīng)裝置320。穩(wěn)壓器310提供位元線參考電位VBLref耦接至位元線BL。偏壓供應(yīng)裝置320提供一偏壓Vbias給穩(wěn)壓器310。偏壓Vbias與電源電位VDD的比值Vbias/VDD為可調(diào)式。圖3穩(wěn)壓器310所示元件與圖2穩(wěn)壓器210相同，因此以圖2所示附圖標記加上100標示之。參閱圖3，偏壓供應(yīng)裝置320可包括一比較器321。比較器321控制開關(guān)322、323的動作，以傳遞一信號至該偏壓供應(yīng)裝置320輸出端作為上述偏壓Vbias耦接至穩(wěn)壓器310。在某些實施方式中，開關(guān)322與323各可包括至少一傳輸門、晶體管、或其他開關(guān)元件、且/或上述元件的組合。在某些實施方式中，偏壓供應(yīng)裝置320還可包括一反相器326，將比較器321輸出信號反相以用于控制開關(guān)322與323。此外，偏壓供應(yīng)裝置320還可包括電位供應(yīng)器324與325，以提供比較器321輸入信號。電位供應(yīng)器324與325的輸出信號更分別耦接至開關(guān)322與323。比較器321的比較結(jié)果會選擇導(dǎo)通開關(guān)322或323，以將電位供應(yīng)器324或325提供的信號傳遞至裝置320輸出端作為偏壓Vbias使用。在多種實施方式中，電位供應(yīng)器324可包括電阻324a與324b，串接于電源電位VDD與一低電位(如VSS或接地)之間。電位供應(yīng)器324的輸出端可耦接至開關(guān)322的一端以及該比較器321的輸入端。另夕卜，電位供應(yīng)器325可為一定值電位供應(yīng)器，或者，在其他實施方式中，電位供應(yīng)器325可以不同于電位供應(yīng)器324的方式實現(xiàn)，用以根據(jù)電源電位VDD變化提供一參考電位。必須聲明的是，圖3所示電位供應(yīng)器324與325僅為一種實施方式，并非意圖限定本說明書保護范圍。比較器321用于自至少兩個參考電位中選擇出電位值較低的參考電位，并根據(jù)選擇結(jié)果導(dǎo)通對應(yīng)的開關(guān)，使裝置320輸出較低的參考電位。舉例說明如下，比較器321可自電位供應(yīng)器324、325分別接收兩個參考電位V1、V2。在某些實施方式中，參考電位Vl可根據(jù)電源電位VDD變化，且參考電位V2可如圖4所示為定值。以圖4為例，假設(shè)常態(tài)電壓為0.9伏特，若電源電位VDD低于0.9伏特，參考電位Vl低于參考電位V2，比較器321輸出信號以及其反相信號(經(jīng)反相器326作用)會導(dǎo)通開關(guān)322，使參考電位Vl輸出裝置320作為偏壓Vbias。若電源電位VDD等于或大于常態(tài)電位(如0.9伏特)，參考電位V2低于參考電位VI，比較器321輸出信號以及其反相信號(經(jīng)反相器326作用)會導(dǎo)通開關(guān)323，使參考電位V2輸出裝置320作為偏壓Vbias使用。在參考電位Vl與V2等值的狀態(tài)下，比較器321可使Vl與V2任一輸出以作為偏壓Vbias。參閱圖4，偏壓Vbias與電源電位VDD的比值(Vbias/VDD)可有至少兩種選擇，例如比值Rl、R2。比值Rl為參考電位Vl與電源電位VDD的比值(V1/VDD)。比值R2為參考電位V2與電源電位VDD的比值(V2/VDD)。通過比較參考電位Vl與V2，裝置320(圖3)可輸出較低的參考電位作為偏壓Vbias使用。必須聲明的是，偏壓Vbias與電源電位VDD的比值(Vbias/VDD)可有多于兩種以上的選擇，例如3種、4種或5種比例選擇。隨著Vbias/VDD的選擇性增加，本領(lǐng)域普通技術(shù)人員有可能隨之增加開關(guān)與電位供應(yīng)器的數(shù)量，且據(jù)以修改開關(guān)與電位供應(yīng)器的結(jié)構(gòu)，以產(chǎn)生合適的偏壓供應(yīng)裝置。圖5示出一存儲器系統(tǒng)，其中包括前述存儲器電路。如圖所示，存儲器系統(tǒng)500可具有一處理器510，耦接存儲器電路100。處理器510可用來讀取存儲器電路100內(nèi)存儲單元(如圖1所示101a)所存儲的數(shù)據(jù)。在某些實施方式中，處理器510可為一處理單元、中央處理單元、數(shù)字信號處理器、或其他得以用來讀取存儲器電路100內(nèi)數(shù)據(jù)的處理器。在某些實施方式中，包括處理器510以及存儲器電路100的存儲器系統(tǒng)可以結(jié)構(gòu)以及電子方式耦接一印刷線路板或一印刷電路板，以形成一電子裝置。該電子裝置可用于電腦、無線通訊裝置、電腦周邊產(chǎn)品、游樂器或其他任何電子產(chǎn)品。在某些實施方式中，具有存儲器電路100的存儲器系統(tǒng)500可提供在集成電路(integratedcircuit)中提供一整個電子系統(tǒng)，以實現(xiàn)系統(tǒng)單芯片(SOC)、或系統(tǒng)集成電路(systemonintegratedcircuit)裝置。上述系統(tǒng)單芯片裝置可在單一集成電路中提供一手機、一個人行動助理、一數(shù)字錄影裝置、一數(shù)字攝錄像機、一數(shù)字像機、一MP3播放器、或其他任何電子產(chǎn)品的所需的電路。以上內(nèi)容以多種實施方式描述本發(fā)明特征，以使本領(lǐng)域普通技術(shù)人員可據(jù)以了解本發(fā)明的內(nèi)容。然而，本領(lǐng)域普通技術(shù)人員可能會以本發(fā)明公開的技術(shù)為基礎(chǔ)，對其進行修改而產(chǎn)生其他變形，以解決同樣的問題或達到同樣的功能。必須聲明的是，該些變形事實上仍是牽涉本發(fā)明所公開的技術(shù)。任何基于已知技術(shù)與本發(fā)明公開的內(nèi)容所作的變形或替代技術(shù)，實已涉及本發(fā)明保護范圍。權(quán)利要求一種存儲器電路，包括至少一個存儲單元，以電荷形式存儲數(shù)據(jù)，且與一字元線與一位元線耦接；以及一位元線參考電位供應(yīng)裝置，提供一位元線參考電位給該位元線，使該位元線參考電位與一電源電位的比值隨該電源電位變動而調(diào)整。2.根據(jù)權(quán)利要求1所述的存儲器電路，其中上述位元線參考電位供應(yīng)裝置包括一穩(wěn)壓器，耦接上述位元線以提供上述位元線參考電位給該位元線；以及一偏壓供應(yīng)裝置，供應(yīng)一偏壓于該穩(wěn)壓器的一輸入端，其中該偏壓供應(yīng)裝置令上述偏壓與電源電位的比值會根據(jù)該電源電位調(diào)適。3.根據(jù)權(quán)利要求2所述的存儲器電路，其中，上述偏壓與電源電位的比值在該電源電壓等于或大于一常態(tài)電位時以一第一變化率變化，且在該電源電壓小于該常態(tài)電位時以一第二變化率變化，且該第一變化率大于該第二變化率。4.根據(jù)權(quán)利要求3所述的存儲器電路，其中該偏壓供應(yīng)裝置包括一電位補償電路，耦接該穩(wěn)壓器以提供上述偏壓給該穩(wěn)壓器；以及一自偏壓電路，耦接該電位補償電路，用以控制該電位補償電路調(diào)整所供應(yīng)的上述偏壓。5.根據(jù)權(quán)利要求4所述的存儲器電路，其中該自偏壓電路包括至少一個飽和模式晶體管；該電位補償電路包括至少一開關(guān)，該開關(guān)耦接于該電位補償電路的輸出端與一低電位之間；該飽和模式晶體管經(jīng)至少一個電阻耦接上述電源電位；且該飽和模式晶體管與上述電阻的連結(jié)點耦接該電位補償電路上述開關(guān)的控制端，以調(diào)整上述偏壓。6.根據(jù)權(quán)利要求2所述的存儲器電路，其中上述偏壓供應(yīng)裝置包括一第一開關(guān)，用以耦接一第一參考電位至該穩(wěn)壓器；一第二開關(guān)，用以耦接一第二參考電位至該穩(wěn)壓器；一比較器，比較上述第一與第二參考電位，以控制上述第一與第二開關(guān)的導(dǎo)通狀態(tài)，其中，該比較器選出上述第一、第二參考電位中較低值的參考電位，且導(dǎo)通上述第一與第二開關(guān)中對應(yīng)的開關(guān)。7.根據(jù)權(quán)利要求6所述的存儲器電路，其中上述第一參考電位為定值，且上述第二參考電位隨上述電源電位變動。8.一種存儲器系統(tǒng)，包括權(quán)利要求1所述的存儲器電路、以及一處理器，其中該處理器耦接該存儲器電路以讀取該存儲器電路內(nèi)上述存儲單元所存儲的數(shù)據(jù)。9.一種操作一存儲器電路的方法，該存儲器電路包括至少一個存儲單元，該存儲單元以電荷方式存儲數(shù)據(jù)、且耦接一字元線以及一位元線，上述方法包括提供一位元線參考電位給該位元線，使該位元線參考電位與一電源電位的比值為可調(diào)式。10.根據(jù)權(quán)利要求9所述的方法，其中上述提供位元線參考電位給該位元線的步驟包括提供一偏壓，以令該偏壓與上述電源電位的比值為可調(diào)式；且穩(wěn)壓該偏壓以提供上述位元線參考電位。11.根據(jù)權(quán)利要求10所述的方法，其中，上述偏壓與電源電位的比值在該電源電壓等于或大于一常態(tài)電位時以一第一變化率變化，且在該電源電壓小于該常態(tài)電位時以一第二變化率變化，且該第一變化率大于該第二變化率。12.根據(jù)權(quán)利要求10所述的方法，其中上述偏壓與電源電位的比值至少有兩種選擇。全文摘要本發(fā)明公開了一種存儲器電路、系統(tǒng)以及操作方法，該存儲器電路，具有至少一個存儲單元，且以電荷方式存儲數(shù)據(jù)。該存儲單元耦接一字元線以及一位元線。該存儲器電路具有一位元線參考電位供應(yīng)裝置，用于供應(yīng)一位元線參考電位給該位元線。該位元線參考電位供應(yīng)裝置使該位元線參考電位相對于一電源電位的比值是根據(jù)該電源電位而調(diào)整的。本發(fā)明的存儲單元內(nèi)無論存儲邏輯數(shù)據(jù)‘0’或邏輯數(shù)據(jù)‘1’皆可正確地被感測放大器感測到。無論是邏輯數(shù)據(jù)‘0’或‘1’都可被正常讀取。文檔編號G11C16/06GK101814320SQ20101011664公開日2010年8月25日申請日期2010年2月10日優(yōu)先權(quán)日2009年2月10日發(fā)明者許國原,黃明杰申請人:臺灣積體電路制造股份有限公司