專(zhuān)利名稱(chēng)：具有讀出放大器的半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器，更詳細(xì)地說(shuō)，涉及折疊位線(xiàn)配置方式的半導(dǎo)體存儲(chǔ)器。
背景技術(shù)：
圖15是示出現(xiàn)有的折疊位線(xiàn)方式的半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列及其外圍電路的結(jié)構(gòu)的概略框圖。
存儲(chǔ)單元陣列30包含多個(gè)塊BK0～BKn。各塊分別包含多個(gè)折疊位線(xiàn)對(duì)BL和/BL；多條字線(xiàn)WL；以及多個(gè)存儲(chǔ)單元MC。多個(gè)讀出放大器100的每一個(gè)連接到1個(gè)位線(xiàn)對(duì)BL和/BL上。
參照?qǐng)D15，在折疊位線(xiàn)方式的半導(dǎo)體存儲(chǔ)器中，各讀出放大器100與1個(gè)位線(xiàn)對(duì)BL和/BL連接。因此，與以往相比，半導(dǎo)體存儲(chǔ)器內(nèi)部的讀出放大器的數(shù)目可削減為約一半。
現(xiàn)說(shuō)明圖15的半導(dǎo)體存儲(chǔ)器的讀出工作。
在圖15中，在選擇了塊BK1的情況下，已被選擇的塊BK1區(qū)域內(nèi)的多個(gè)位線(xiàn)對(duì)BL和/BL被選擇。在此，如果著眼于圖15內(nèi)的區(qū)域301，則區(qū)域301內(nèi)的讀出放大器100選擇塊BK1一側(cè)的位線(xiàn)對(duì)BLL和/BLL，斷開(kāi)塊BK2一側(cè)的位線(xiàn)對(duì)BLR和/BLR。其它的讀出放大器100也選擇塊BK1一側(cè)的位線(xiàn)對(duì)BL和/BL，斷開(kāi)塊BK2一側(cè)和塊BK0一側(cè)的位線(xiàn)對(duì)BL和/BL。
在利用以上的工作選擇了塊BK1內(nèi)的多個(gè)位線(xiàn)對(duì)BL和/BL后，利用行譯碼器40選擇塊BK1內(nèi)的未圖示的任意的字線(xiàn)WL，其結(jié)果是，成為讀出工作的對(duì)象的未圖示的多個(gè)存儲(chǔ)單元MC被選擇。將已被選擇的多個(gè)存儲(chǔ)單元MC的數(shù)據(jù)在對(duì)應(yīng)的位線(xiàn)BL或/BL上讀出，該數(shù)據(jù)由與位線(xiàn)對(duì)BL和/BL對(duì)應(yīng)的讀出放大器100來(lái)保持。
通過(guò)依次變更列地址，將由讀出放大器100保持的數(shù)據(jù)連續(xù)地輸出到未圖示的數(shù)據(jù)輸入輸出線(xiàn)對(duì)IO和/IO上。將連續(xù)地輸出與以這種方式選擇了的字線(xiàn)對(duì)應(yīng)的多個(gè)存儲(chǔ)單元的數(shù)據(jù)的方法稱(chēng)為頁(yè)模式存取。
圖16是示出圖15中的區(qū)域301內(nèi)的結(jié)構(gòu)的電路圖。
參照?qǐng)D16，讀出放大器100是能將已放大的電位按原樣再次寫(xiě)入來(lái)利用的觸發(fā)器型的。讀出放大器100包含P溝道MOS晶體管QP1～QP3和N溝道MOS晶體管QN1～QN3。
位線(xiàn)對(duì)BLL和/BLL分別連接多個(gè)存儲(chǔ)單元MC。此外，在位線(xiàn)BLL與位線(xiàn)/BLL之間連接均衡器15。均衡器15包含N溝道MOS晶體管QN4～QN6。均衡器15在晶體管QN4～QN6的柵上接受已激活的均衡激活信號(hào)BLEQL時(shí)工作，將位線(xiàn)對(duì)BLL和/BLL的電位預(yù)充電到VCC/2。
經(jīng)選擇門(mén)SG1連接讀出放大器100與位線(xiàn)對(duì)BLL和/BLL。選擇門(mén)SG1包含N溝道M0S晶體管QN7和QN8。晶體管QN7被連接在位線(xiàn)/BLL與讀出放大器SA內(nèi)的讀出節(jié)點(diǎn)SN1之間。晶體管QN8被連接在位線(xiàn)BLL與讀出放大器SA內(nèi)的讀出節(jié)點(diǎn)SN2之間。晶體管QN7和QN8在其柵上接受選擇信號(hào)SEL。
位線(xiàn)對(duì)BLR和/BLR分別連接多個(gè)存儲(chǔ)單元MC。此外，在位線(xiàn)BLR與位線(xiàn)/BLR之間連接均衡器16。均衡器16的電路結(jié)構(gòu)與均衡器15相同。但是，對(duì)均衡器16內(nèi)的各晶體管的柵輸入均衡激活信號(hào)BLEQR。
經(jīng)選擇門(mén)SG2連接讀出放大器100與位線(xiàn)對(duì)BLR和/BLR。選擇門(mén)SG2包含N溝道MOS晶體管QN9和QN10。晶體管QN9被連接在位線(xiàn)/BLR與讀出放大器SA內(nèi)的讀出節(jié)點(diǎn)SN1之間。晶體管QN10被連接在位線(xiàn)BLR與讀出放大器SA內(nèi)的讀出節(jié)點(diǎn)SN2之間。晶體管QN9和QN10在其柵上接受選擇信號(hào)SER。
現(xiàn)說(shuō)明具有以上的電路結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器的讀出工作。
圖17是示出了現(xiàn)有的半導(dǎo)體存儲(chǔ)器的頁(yè)模式存取中的讀出工作的時(shí)序圖。
在圖17中說(shuō)明圖16中的位線(xiàn)對(duì)BLL和/BLL被選擇的情況的工作。參照?qǐng)D17，在時(shí)刻t0以前，由于均衡激活信號(hào)BLEQL、BLEQR都是高電平，故位線(xiàn)對(duì)BLL和/BLL以及位線(xiàn)對(duì)BLR和/BLR都被預(yù)充電到VCC/2。
在時(shí)刻t0處，如果圖15的塊BK1被選擇，則連接到區(qū)域301的讀出放大器100上的2個(gè)位線(xiàn)對(duì)中的位線(xiàn)對(duì)BLL和/BLL被選擇。于是，選擇信號(hào)SEL維持為高電平，選擇信號(hào)SER為低電平。于是，選擇門(mén)SG2內(nèi)的晶體管QN9和QN10成為關(guān)斷狀態(tài)。其結(jié)果是，位線(xiàn)對(duì)BLR和/BLR成為非選擇。
接著，在時(shí)刻t1處，輸入到均衡器15中的均衡激活信號(hào)BLEQL成為低電平、于是，位線(xiàn)/BLL和位線(xiàn)BLL都成為浮置狀態(tài)。
接著，在時(shí)刻t2處，圖16中的字線(xiàn)WLn被選擇?，F(xiàn)在，在圖16中，假定連接到字線(xiàn)WLn和位線(xiàn)/BLL上的存儲(chǔ)單元MC1存儲(chǔ)了低電平的數(shù)據(jù)。此時(shí)，在時(shí)刻t2處位線(xiàn)/BLL的電位從VCC/2起有一些下降。
接著，在時(shí)刻t3處，如果讀出放大器激活信號(hào)SEN成為高電平，讀出放大器激活信號(hào)/SEN成為低電平，則讀出放大器100開(kāi)始工作。即，將位線(xiàn)/BLL的電位放大為接地電位GND，將位線(xiàn)BLL的電位放大為內(nèi)部電源電位VCC。
讀出放大器100在放大了位線(xiàn)/BLL與BLL的電位差后，讀出放大器100維持位線(xiàn)/BLL和BLL的電位。
在塊BK1中，多個(gè)讀出放大器100放大了對(duì)應(yīng)的位線(xiàn)對(duì)BLL和/BLL的電位差后，從列譯碼器45輸出的列地址信號(hào)依次被變更。此時(shí)，與已被變更的列地址對(duì)應(yīng)的存儲(chǔ)單元MC的數(shù)據(jù)信號(hào)DQi連續(xù)地被輸出。
如上所述，在頁(yè)模式存取中，在讀出放大器放大了對(duì)應(yīng)的位線(xiàn)對(duì)的電位差后到將已放大的電位差作為數(shù)據(jù)信號(hào)DQi輸出為止的期間內(nèi)，將位線(xiàn)對(duì)的一方的位線(xiàn)的電壓保持為內(nèi)部電源電位VCC，將另一方的位線(xiàn)的電壓保持為接地電位GND。
現(xiàn)在，半導(dǎo)體存儲(chǔ)器要求實(shí)現(xiàn)進(jìn)一步的微細(xì)化。由于該微細(xì)化的緣故，引起半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列內(nèi)的布線(xiàn)與存儲(chǔ)單元的干擾，發(fā)生了存儲(chǔ)單元的電荷保持功能下降的問(wèn)題。特別是，在以作為頁(yè)模式存取的一種的字符串輸出為特征的SDRAM中，在讀出工作時(shí)，將位線(xiàn)對(duì)的電位差保持為內(nèi)部電源電位VCC與接地電位GND的差的期間變長(zhǎng)。于是，如果由于加工微細(xì)化的緣故在位線(xiàn)與存儲(chǔ)單元之間包含漏泄通路，則存儲(chǔ)單元的電荷保持能力的下降變得顯著。
圖18是說(shuō)明現(xiàn)有的半導(dǎo)體存儲(chǔ)器內(nèi)的存儲(chǔ)單元的電荷蓄積能力的下降用的示意圖。
參照?qǐng)D18，假定在存儲(chǔ)單元陣列30內(nèi)成為讀出工作的對(duì)象的存儲(chǔ)單元MC10和MC20的蓄積節(jié)點(diǎn)的電荷都是低電平。此外，假定存儲(chǔ)單元MC1和MC2都保持了高電平的數(shù)據(jù)，存儲(chǔ)單元MC3和MC4都保持了低電平的數(shù)據(jù)。
此時(shí)，如果選擇字線(xiàn)WLn，則位線(xiàn)/BLn+1的電位維持為低電平，位線(xiàn)BLn+1的電位維持為高電平。另一方面，位線(xiàn)/BLn的電位維持為低電平，位線(xiàn)BLn的電位維持為高電平。
其結(jié)果是，在保持高電平的數(shù)據(jù)的存儲(chǔ)單元MC1與維持為低電平的位線(xiàn)/BLn之間在規(guī)定期間中產(chǎn)生高的電壓應(yīng)力。于是，如果在存儲(chǔ)單元MC1中存在漏泄通路R1，則在存儲(chǔ)單元MC1中電荷消失。存儲(chǔ)單元MC2的情況也與存儲(chǔ)單元MC1的情況相同，在存儲(chǔ)單元MC2與位線(xiàn)/BLn之間在規(guī)定期間中產(chǎn)生高的電壓應(yīng)力。于是，如果在存儲(chǔ)單元MC2中存在漏泄通路R2，則在存儲(chǔ)單元MC2中電荷消失。
存儲(chǔ)單元MC4也是同樣的，如果在存儲(chǔ)單元MC4與位線(xiàn)BLn之間施加高的電壓應(yīng)力，則如果存在漏泄通路R4，則存儲(chǔ)單元MC4的電荷消失。
以上的結(jié)果是，在頁(yè)模式存取的讀出工作中，在位線(xiàn)對(duì)中長(zhǎng)時(shí)間地施加高的電壓應(yīng)力這一點(diǎn)成為原因，該原因引起存儲(chǔ)單元的蓄積電荷的消失。
此外，由于近年來(lái)的半導(dǎo)體存儲(chǔ)器的低電壓化的緣故，存在讀出容限下降的趨勢(shì)。
圖19A是說(shuō)明在存儲(chǔ)單元MC中保持了低電平的數(shù)據(jù)的情況的讀出放大器的工作用的示意圖。此外，圖19B是說(shuō)明在存儲(chǔ)單元MC中保持了高電平的數(shù)據(jù)的情況的讀出放大器100的工作用的示意圖。
如圖19A中所示，在存儲(chǔ)單元MC內(nèi)的數(shù)據(jù)為低電平的情況下，假定連接了存儲(chǔ)單元MC(以下，稱(chēng)為讀出側(cè))的位線(xiàn)為位線(xiàn)/BLa。此外，假定沒(méi)有連接存儲(chǔ)單元MC(以下，稱(chēng)為參照側(cè))的位線(xiàn)為位線(xiàn)BLa。再者，假定讀出放大器SA內(nèi)的晶體管QN1的柵源間電壓為Vgsa。
此外，如圖19B中所示，在存儲(chǔ)單元MC內(nèi)的數(shù)據(jù)為高電平的情況下，假定讀出側(cè)的位線(xiàn)為位線(xiàn)/BLb。此外，假定參照側(cè)的位線(xiàn)為位線(xiàn)BLb。再者，假定讀出放大器100內(nèi)的晶體管QN2的柵源間電壓為Vgsb。
圖20是示出圖19A和圖19B的情況下的讀出放大器的工作的時(shí)序圖。
參照?qǐng)D20，如圖19A中所示，在存儲(chǔ)單元MC中保持的數(shù)據(jù)為低電平的情況下，將讀出側(cè)的位線(xiàn)/BLa的電位放大為接地電位GND。于是，讀出工作前的晶體管QN1的柵源電位Vgsa為VCC/2。于是，在時(shí)刻t10處讀出放大器SA開(kāi)始工作的情況下，在時(shí)刻t12處，將參照側(cè)位線(xiàn)BLa的電位放大為內(nèi)部電源電位VCC，將讀出側(cè)位線(xiàn)/BLa的電位放大為接地電位GND。另一方面，如圖19B中所示，在存儲(chǔ)單元MC中保持的數(shù)據(jù)為高電平的情況下，將參照側(cè)的位線(xiàn)BLb的電位放大為接地電位GND。于是，讀出工作前的晶體管QN2的柵源電位成為讀出側(cè)的位線(xiàn)/BLb的電位，即VCC/2+ΔV。在此，ΔV是在存儲(chǔ)單元MC的高電平的數(shù)據(jù)在讀出側(cè)的位線(xiàn)/BLb上被讀出時(shí)上升的電位。于是，被保存在存儲(chǔ)單元MC中的數(shù)據(jù)為高電平的情況的晶體管QN2的柵源電位Vgsb比存儲(chǔ)單元MC的數(shù)據(jù)為低電平的情況的晶體管QN1的柵源電位Vgsa大。于是，由于存儲(chǔ)單元MC的數(shù)據(jù)為高電平的情況的讀出放大器100的讀出工作而流過(guò)的電流值比由于存儲(chǔ)單元MC的數(shù)據(jù)為低電平的情況的讀出放大器100的讀出工作而流過(guò)的電流值高。其結(jié)果是，在存儲(chǔ)單元MC的數(shù)據(jù)為高電平的情況下，如果在時(shí)刻t10處讀出放大器100開(kāi)始工作，則在比時(shí)刻t12早的時(shí)刻t11處，讀出側(cè)位線(xiàn)BLb的電位放大為內(nèi)部電源電位VCC，參照側(cè)位線(xiàn)/BLb的電位放大為接地電位GND。
以上的結(jié)果是，由于低電壓化的緣故，低電平的數(shù)據(jù)的讀出容限比高電平的數(shù)據(jù)的讀出容限嚴(yán)格。再者，低電平的數(shù)據(jù)的讀出工作受到地噪聲的影響。
圖21是說(shuō)明因地噪聲的讀出工作產(chǎn)生的影響用的示意圖。
參照?qǐng)D21，在半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列內(nèi)的塊BK1被選擇、而且字線(xiàn)WLn被選擇了的情況下，假定連接到字線(xiàn)WLn上的多個(gè)存儲(chǔ)單元MC1～MC8中只有存儲(chǔ)單元MC6保持了低電平的數(shù)據(jù)，其它的存儲(chǔ)單元MC保持了高電平的數(shù)據(jù)。
此時(shí)，如圖20中所示，讀出高電平的數(shù)據(jù)的情況的讀出放大器100的工作比讀出低電平的數(shù)據(jù)的情況的讀出放大器100的工作快。其結(jié)果是，在圖21中，由于多個(gè)讀出放大器讀出高電平的數(shù)據(jù)，故發(fā)生大的放電電流，使接地電位GND浮起。該浮起成為地噪聲GNDN。
其結(jié)果是，如果讀出保存在存儲(chǔ)單元MC7中的數(shù)據(jù)的讀出放大器100尚未開(kāi)始工作，則圖19A中示出的讀出放大器100內(nèi)的晶體管QN1的柵源電位Vgsa進(jìn)一步減小。進(jìn)而，產(chǎn)生低電平的數(shù)據(jù)反轉(zhuǎn)為高電平的數(shù)據(jù)的情況。
圖22是在圖21中示出的存儲(chǔ)單元MC6的數(shù)據(jù)的讀出工作時(shí)數(shù)據(jù)發(fā)生反轉(zhuǎn)的情況的時(shí)序圖。
參照?qǐng)D22，位線(xiàn)對(duì)BLa和/BLa的時(shí)序圖示出讀出放大器100對(duì)于存儲(chǔ)單元MC6的工作。此外，位線(xiàn)對(duì)BLb和/BLb的時(shí)序圖示出讀出放大器100對(duì)于存儲(chǔ)單元MC6以外的其它的存儲(chǔ)單元MC的工作。在讀出放大器100對(duì)于存儲(chǔ)單元MC6以外的其它的存儲(chǔ)單元MC的讀出工作從時(shí)刻t15開(kāi)始了的情況下，發(fā)生大的充放電電流。其結(jié)果是，發(fā)生地噪聲GNDN。在發(fā)生了地噪聲GNDN后讀出放大器100對(duì)存儲(chǔ)單元MC6開(kāi)始讀出工作的情況下，如果地噪聲GNDN對(duì)讀出放大器100內(nèi)的晶體管QN1和QN2產(chǎn)生相等的影響，則沒(méi)有問(wèn)題。但是，在讀出放大器100的工作前，讀出側(cè)的位線(xiàn)/BLa的電位比參照側(cè)的位線(xiàn)BLa的電位低。于是，晶體管QN1的柵源電位比晶體管QN2的柵源電位高。于是，地噪聲GNDN在讀出位線(xiàn)/BLa中的傳播比在參照側(cè)位線(xiàn)BLa中的傳播快。其結(jié)果是，雖然在存儲(chǔ)單元MC6中保存的數(shù)據(jù)是低電平，但由于地噪聲GNDN的影響的緣故，引起數(shù)據(jù)的反轉(zhuǎn)，存在讀出放大器100將存儲(chǔ)單元MC6的數(shù)據(jù)作為高電平而放大位線(xiàn)對(duì)BLa和/BLa的電位差的可能性。
此外，如果由于地噪聲的影響的緣故柵源電位Vgs減小，則讀出工作顯著地下降，讀出放大器內(nèi)部的觸發(fā)器變得不穩(wěn)定。此時(shí)，如果連接位線(xiàn)與數(shù)據(jù)輸入輸出線(xiàn)，則位線(xiàn)的電位被拉到數(shù)據(jù)輸入輸出線(xiàn)的電位。其結(jié)果是，也存在引起數(shù)據(jù)破壞的可能性。
以上，說(shuō)明了地噪聲，但除此以外，也不能忽視來(lái)自存儲(chǔ)單元的讀出時(shí)的電荷量的差或制造時(shí)的讀出放大器的離散性的影響。讀出時(shí)從存儲(chǔ)單元讀出的電荷量的差或制造工藝的離散性在差分放大的速度方面產(chǎn)生離散性。差分放大的速度差成為地噪聲或線(xiàn)間的噪聲，使讀出放大器的工作容限下降。
圖23是示出圖15中示出的存儲(chǔ)單元陣列的一部分的框圖。
參照?qǐng)D23，在各位線(xiàn)BL或/BL間存在布線(xiàn)間電容Cb1。此外，讀出放大器100的讀出節(jié)點(diǎn)SN間也存在布線(xiàn)間電容Csa。這些布線(xiàn)間電容Cb1和Csa將因讀出放大器工作時(shí)的放大速度的差異而產(chǎn)生的線(xiàn)間噪聲傳播到各位線(xiàn)BL或/BL和各讀出放大器100。其結(jié)果是，已被傳播的線(xiàn)間噪聲對(duì)讀出放大器100的工作容限產(chǎn)生影響。
根據(jù)以上的原因，為了確保讀出放大器的工作容限，必須減少對(duì)讀出工作有影響的地噪聲和線(xiàn)間噪聲。
在特開(kāi)平5-101660號(hào)公報(bào)中報(bào)告了以在封閉讀出方式的讀出放大器的讀出工作時(shí)位線(xiàn)線(xiàn)間噪聲的減少為目的的半導(dǎo)體存儲(chǔ)器。但是，由于封閉讀出方式本身對(duì)地噪聲或線(xiàn)間噪聲是敏感的，故在封閉讀出方式中，與讀出工作容限的下降相聯(lián)系。

發(fā)明內(nèi)容本發(fā)明的目的在于提供能抑制存儲(chǔ)單元的電荷保持能力的下降的、具備可防止誤工作的讀出放大器的半導(dǎo)體存儲(chǔ)器。
本發(fā)明的半導(dǎo)體存儲(chǔ)器包含構(gòu)成折疊位線(xiàn)對(duì)的第1和第2位線(xiàn)；存儲(chǔ)單元；均衡器；第1和第2讀出節(jié)點(diǎn)；讀出放大器；第1開(kāi)關(guān)電路；第2開(kāi)關(guān)電路；以及控制電路。將存儲(chǔ)單元連接到第2位線(xiàn)上。均衡器被連接到第1和第2位線(xiàn)上，對(duì)第1和第2位線(xiàn)進(jìn)行預(yù)充電。將讀出放大器連接到第1和第2讀出節(jié)點(diǎn)上。第1開(kāi)關(guān)電路連接在第1位線(xiàn)與第1讀出節(jié)點(diǎn)之間。第2開(kāi)關(guān)電路連接在第2位線(xiàn)與第2讀出節(jié)點(diǎn)之間?？刂齐娐房刂凭馄骷暗?和第2開(kāi)關(guān)電路。均衡器包含第1電位供給電路和第2電位供給電路。第1電位供給電路對(duì)第1位線(xiàn)供給規(guī)定的電位。第2電位供給電路對(duì)第2位線(xiàn)供給規(guī)定的電位?？刂齐娐吩诰馄鲗?duì)第1和第2位線(xiàn)進(jìn)行了預(yù)充電后到讀出放大器結(jié)束工作為止的期間內(nèi)，在使第2開(kāi)關(guān)電路導(dǎo)通的原有狀態(tài)下使第1開(kāi)關(guān)電路關(guān)斷，控制第1電位供給電路，以便對(duì)第1位線(xiàn)供給規(guī)定的電位。
較為理想的是，控制電路從讀出放大器開(kāi)始了工作后經(jīng)過(guò)規(guī)定的時(shí)間后起控制第1開(kāi)關(guān)電路和第1電位供給電路。
由此，可減少構(gòu)成折疊位線(xiàn)對(duì)的2條位線(xiàn)間的電壓應(yīng)力。于是，減少了在讀出工作時(shí)發(fā)生的充放電電流。其結(jié)果是，可防止因漏泄通路發(fā)生的存儲(chǔ)單元的蓄積電荷的消失。此外，利用充放電電流的減少而減少了地噪聲。再者，通過(guò)對(duì)在讀出工作時(shí)與讀出放大器隔離了的第1位線(xiàn)供給規(guī)定的電位，使第1位線(xiàn)具有屏蔽線(xiàn)的功能。因此，可防止線(xiàn)間噪聲的傳播。
以上的結(jié)果是，本發(fā)明的半導(dǎo)體存儲(chǔ)器可準(zhǔn)確地進(jìn)行讀出工作，可防止讀出放大器的誤工作。
較為理想的是，控制電路在讀出放大器進(jìn)行工作之前控制第1開(kāi)關(guān)電路和第1電位供給電路。
由此，第1位線(xiàn)在讀出工作開(kāi)始前與讀出放大器斷開(kāi)。于是，可進(jìn)一步抑制充放電電流的發(fā)生。
較為理想的是，半導(dǎo)體存儲(chǔ)器包含連接到第1讀出節(jié)點(diǎn)上的電容元件。
由此，即使在斷開(kāi)了第1位線(xiàn)的情況下，第1讀出節(jié)點(diǎn)也可確保電容。于是，可抑制噪聲的影響。
較為理想的是，第1電位供給電路包含第1晶體管，第2電位供給電路包含第2晶體管。將第1晶體管連接在電位節(jié)點(diǎn)與第1位線(xiàn)之間。將第2晶體管連接在電位節(jié)點(diǎn)與第2位線(xiàn)之間。控制電路對(duì)第1晶體管的柵輸出第1控制信號(hào)，對(duì)第2晶體管的柵輸出第2控制信號(hào)。
由此，可使均衡器內(nèi)的第1和第2電位供給電路分開(kāi)工作。于是，在對(duì)第1位線(xiàn)和第2位線(xiàn)供給各自的電位的情況下，沒(méi)有必要配置新的電位供給電路。
第1開(kāi)關(guān)電路包含第3晶體管，第2開(kāi)關(guān)電路包含第4晶體管。第3晶體管在其柵上接受第2控制信號(hào)。第4晶體管在其柵上接受第1控制信號(hào)。
由此，可減少存儲(chǔ)單元陣列內(nèi)的布線(xiàn)條數(shù)。
較為理想的是，半導(dǎo)體存儲(chǔ)器還包含屏蔽線(xiàn)。屏蔽線(xiàn)與折疊位線(xiàn)對(duì)并行地配置，被連接到電位節(jié)點(diǎn)上以維持規(guī)定的電位。
由此，可防止起因于線(xiàn)間電容的噪聲的傳播。
在本發(fā)明的半導(dǎo)體存儲(chǔ)器中，在讀出工作時(shí)，將參照側(cè)的位線(xiàn)與讀出節(jié)點(diǎn)斷開(kāi)，將其電位固定于VCC/2。在讀出工作后將參照側(cè)的位線(xiàn)與讀出節(jié)點(diǎn)斷開(kāi)了的情況下，可緩和非選擇存儲(chǔ)單元與位線(xiàn)之間的電壓應(yīng)力。于是，可防止存儲(chǔ)單元的電荷保持能力的下降。
在讀出工作后將參照側(cè)的位線(xiàn)與讀出節(jié)點(diǎn)斷開(kāi)了的情況下，參照側(cè)的位線(xiàn)除了緩和電壓應(yīng)力外，可具有防止位線(xiàn)間的噪聲傳播的屏蔽線(xiàn)的功能。其結(jié)果是，可防止讀出放大器的誤工作。再者，因?yàn)闇p少了充放電電流，故可減少GND噪聲。其結(jié)果是，可防止讀出放大器的誤工作。
以上的結(jié)果是，可提供能抑制存儲(chǔ)單元的電荷保持能力的下降的、具備可防止誤工作的讀出放大器的半導(dǎo)體存儲(chǔ)器。
通過(guò)參照附圖的后述的本發(fā)明的詳細(xì)的說(shuō)明，本發(fā)明的上述和其它的目的、特征、方面和優(yōu)點(diǎn)會(huì)變得更加明白。


圖1是示出本發(fā)明的實(shí)施例中的半導(dǎo)體存儲(chǔ)器的整體結(jié)構(gòu)的概略框圖。
圖2是示出圖1中的存儲(chǔ)單元陣列和讀出放大器的結(jié)構(gòu)的細(xì)節(jié)的框圖。
圖3是示出圖1中的讀出放大器電路和輸入輸出電路的結(jié)構(gòu)的細(xì)節(jié)的框圖。
圖4是示出圖2中的區(qū)域的細(xì)節(jié)的電路圖。
圖5是示出本發(fā)明的實(shí)施例1中的半導(dǎo)體存儲(chǔ)器的工作的時(shí)序圖。
圖6是示出本發(fā)明的實(shí)施例1中的半導(dǎo)體存儲(chǔ)器的工作的另一例的時(shí)序圖。
圖7是示出本發(fā)明的實(shí)施例2中的半導(dǎo)體存儲(chǔ)器內(nèi)的讀出放大器及其外圍電路的結(jié)構(gòu)的電路圖。
圖8是示出本發(fā)明的實(shí)施例2中的半導(dǎo)體存儲(chǔ)器的工作的時(shí)序圖。
圖9是示出本發(fā)明的實(shí)施例2中的半導(dǎo)體存儲(chǔ)器的工作的另一例的時(shí)序圖。
圖10是示出本發(fā)明的實(shí)施例3中的半導(dǎo)體存儲(chǔ)器內(nèi)的讀出放大器及其外圍電路的結(jié)構(gòu)的電路圖。
圖11是示出本發(fā)明的實(shí)施例3中的半導(dǎo)體存儲(chǔ)器的讀出工作的時(shí)序圖。
圖12是示出本發(fā)明的實(shí)施例3中的半導(dǎo)體存儲(chǔ)器的工作的另一例的時(shí)序圖。
圖13是示出本發(fā)明的實(shí)施例4中的半導(dǎo)體存儲(chǔ)器內(nèi)的讀出放大器及其外圍電路的結(jié)構(gòu)的電路圖。
圖14是示出本發(fā)明的實(shí)施例5中的半導(dǎo)體存儲(chǔ)器內(nèi)的讀出放大器及其外圍電路的結(jié)構(gòu)的電路圖。
圖15是示出現(xiàn)有的折疊位線(xiàn)方式的半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列及其外圍電路的結(jié)構(gòu)的概略框圖。
圖16是示出圖15中的區(qū)域內(nèi)的結(jié)構(gòu)的電路圖。
圖17是示出現(xiàn)有的半導(dǎo)體存儲(chǔ)器的頁(yè)模式存取中的讀出工作的時(shí)序圖。
圖18是說(shuō)明現(xiàn)有的半導(dǎo)體存儲(chǔ)器內(nèi)的存儲(chǔ)單元的電荷蓄積能力的下降用的示意圖。
圖19A是說(shuō)明在存儲(chǔ)單元MC中保持了低電平的數(shù)據(jù)的情況的讀出放大器的工作用的示意圖。
圖19B是說(shuō)明在存儲(chǔ)單元MC中保持了高電平的數(shù)據(jù)的情況的讀出放大器的工作用的示意圖。
圖20是示出圖19的情況下的讀出放大器的工作的時(shí)序圖。
圖21是說(shuō)明因地噪聲的讀出工作產(chǎn)生的影響用的示意圖。
圖22是在圖21中示出的存儲(chǔ)單元MC的數(shù)據(jù)的讀出工作時(shí)數(shù)據(jù)發(fā)生反轉(zhuǎn)的情況的時(shí)序圖。
圖23是示出圖15中示出的存儲(chǔ)單元陣列的一部分的框圖。
具體實(shí)施例方式
以下，參照附圖，詳細(xì)地說(shuō)明本發(fā)明的實(shí)施例。再有，對(duì)于圖中同一或相當(dāng)?shù)牟糠謽?biāo)以同一符號(hào)，不重復(fù)進(jìn)行其說(shuō)明。
〔實(shí)施例1〕圖1是示出本發(fā)明的實(shí)施例中的半導(dǎo)體存儲(chǔ)器的整體結(jié)構(gòu)的概略框圖。
參照?qǐng)D1，半導(dǎo)體集成電路裝置1包含控制信號(hào)輸入端子10，接受下述的控制信號(hào)，即列地址選通信號(hào)/CAS或行地址選通信號(hào)/RAS或?qū)憜?dòng)信號(hào)/WE或輸出啟動(dòng)信號(hào)/OE；地址輸入端子12，接受地址信號(hào)A1～An(n自然數(shù))；以及輸入端子14，對(duì)輸入輸出數(shù)據(jù)DQ1～DQi(i自然數(shù))進(jìn)行授受。
半導(dǎo)體集成電路裝置1還包含控制電路20；存儲(chǔ)單元陣列30；地址緩沖器35；行譯碼器40和列譯碼器45；讀出放大器電路50；輸入輸出電路60；輸入緩沖器70；以及輸出緩沖器75。
控制電路20響應(yīng)于對(duì)控制信號(hào)輸入端子10輸入的控制信號(hào)，控制半導(dǎo)體集成電路裝置1的整體工作。
存儲(chǔ)單元陣列30具有配置成行列狀的多個(gè)存儲(chǔ)單元。在存儲(chǔ)單元的各行中配置字線(xiàn)，在存儲(chǔ)單元的各列中配置位線(xiàn)。各存儲(chǔ)單元分別配置在字線(xiàn)與位線(xiàn)的交點(diǎn)上。再有，位線(xiàn)構(gòu)成折疊位線(xiàn)對(duì)。
地址緩沖器35將從外部輸入的地址信號(hào)有選擇地供給行譯碼器40和列譯碼器45。行譯碼器40響應(yīng)于從地址緩沖器35供給的行地址信號(hào)，驅(qū)動(dòng)多條字線(xiàn)中的至少1條。列譯碼器45響應(yīng)于從地址緩沖器35供給的列地址信號(hào)，驅(qū)動(dòng)多個(gè)折疊位線(xiàn)對(duì)中的至少1個(gè)。讀出放大器電路50包含多個(gè)讀出放大器。對(duì)1個(gè)折疊位線(xiàn)對(duì)設(shè)置1個(gè)讀出放大器，放大折疊位線(xiàn)對(duì)間產(chǎn)生的電位差。
輸入輸出電路60將列譯碼器45選擇了的折疊位線(xiàn)對(duì)的電位電平供給輸出緩沖器75。輸出緩沖器75放大已供給的電位電平，作為輸出數(shù)據(jù)DQ1～DQi輸出給外部。輸入緩沖器70在從外部輸入了輸入數(shù)據(jù)DQ1～DQi時(shí)，放大輸入數(shù)據(jù)DQ1～DQi。輸入輸出電路60接受已被放大的輸入數(shù)據(jù)DQ1～DQi，對(duì)由列譯碼器45選擇了的位線(xiàn)對(duì)供給輸入數(shù)據(jù)DQ1～DQi。
圖2是示出圖1中的存儲(chǔ)單元陣列和讀出放大器的結(jié)構(gòu)的細(xì)節(jié)的框圖。
參照?qǐng)D2，存儲(chǔ)單元陣列30由多個(gè)存儲(chǔ)單元陣列塊BK0～BKn構(gòu)成。存儲(chǔ)單元陣列塊BK0～BKn與列譯碼器45并行地排列。各存儲(chǔ)單元陣列塊包含多個(gè)折疊位線(xiàn)對(duì)BL和/BL、多條字線(xiàn)WL0～WLn(n是自然數(shù))和多個(gè)存儲(chǔ)單元。
圖1的讀出放大器電路50由圖2中示出的多個(gè)讀出放大器帶SA0～SAn+1構(gòu)成。各讀出放大器帶與各存儲(chǔ)單元陣列塊交替地排列。各讀出放大器帶包含多個(gè)讀出放大器100。
各存儲(chǔ)單元陣列塊BKn內(nèi)的折疊位線(xiàn)對(duì)BL和/BL包含連接到讀出放大器帶SAn內(nèi)的讀出放大器100上的折疊位線(xiàn)對(duì)BLR和/BLR以及連接到讀出放大器帶SAn+1內(nèi)的讀出放大器100上的折疊位線(xiàn)對(duì)BLL和/BLL。折疊位線(xiàn)對(duì)BLR和/BLR以及折疊位線(xiàn)對(duì)BLL和/BLL與行譯碼器40并行地交替排列。各讀出放大器100連接位線(xiàn)對(duì)BLR和/BLR與位線(xiàn)對(duì)BLL和/BLL。
此外，字線(xiàn)WL0～WLn與列譯碼器45并行地排列。
存儲(chǔ)單元MC排列在各位線(xiàn)對(duì)BL和/BL的一方的位線(xiàn)與各字線(xiàn)的交點(diǎn)上。
圖3是示出圖1中的讀出放大器電路和輸入輸出電路的結(jié)構(gòu)的細(xì)節(jié)的框圖。
參照?qǐng)D3，輸入輸出電路60包含多個(gè)列選擇門(mén)61、前置放大器62和數(shù)據(jù)閂鎖電路63。
存儲(chǔ)單元陣列30內(nèi)的多個(gè)讀出放大器100經(jīng)對(duì)應(yīng)的列選擇門(mén)61連接到數(shù)據(jù)輸入輸出線(xiàn)對(duì)IO和/IO上。列選擇門(mén)61在對(duì)應(yīng)的列選擇線(xiàn)CSL被選擇了的情況下連接讀出放大器100與數(shù)據(jù)輸入輸出線(xiàn)對(duì)IO和/IO。
將前置放大器62連接到數(shù)據(jù)輸入輸出線(xiàn)對(duì)IO和/IO上。前置放大器62接受高電平的前置放大器激活信號(hào)PAE，放大數(shù)據(jù)輸入輸出線(xiàn)對(duì)IO和/IO的電位差，作為數(shù)據(jù)信號(hào)DQi而輸出。數(shù)據(jù)閂鎖電路63在數(shù)據(jù)閂鎖信號(hào)RDL為低電平時(shí)，取入從前置放大器62輸出的數(shù)據(jù)信號(hào)DQi。此外，在數(shù)據(jù)閂鎖信號(hào)RDL為高電平時(shí)，閂鎖數(shù)據(jù)信號(hào)DQi。再有，從控制電路20輸出前置放大器激活信號(hào)PAE和數(shù)據(jù)閂鎖信號(hào)RDL。輸出緩沖器75輸出與數(shù)據(jù)線(xiàn)對(duì)DB和/DB的狀態(tài)對(duì)應(yīng)的數(shù)據(jù)信號(hào)DQi。
圖4是示出圖2中的區(qū)域90的細(xì)節(jié)的電路圖。
參照?qǐng)D4，讀出放大器100是能將已放大的電位按原樣再次寫(xiě)入來(lái)利用的觸發(fā)器型的。讀出放大器100包含P溝道MOS晶體管QP1～QP3和N溝道MOS晶體管QN1～QN3。晶體管QP1和QP2構(gòu)成將位線(xiàn)的電位放大為內(nèi)部電源電位VCC的P型讀出放大器SAP。晶體管QN1和QN2構(gòu)成將位線(xiàn)的電位放大為接地電位GND的N型讀出放大器SAN。晶體管QP3連接P型讀出放大器SAP與內(nèi)部電源電位VCC節(jié)點(diǎn)。晶體管QN3連接N型讀出放大器SAN與接地電位GND節(jié)點(diǎn)。
位線(xiàn)對(duì)BLL和/BLL分別連接多個(gè)存儲(chǔ)單元MC。各存儲(chǔ)單元MC包含存取晶體管TR和電容器C。存取晶體管TR和電容器C串聯(lián)地連接在對(duì)應(yīng)的位線(xiàn)BLL或/BLL與單元電位VCP之間。將存取晶體管TR的柵連接到對(duì)應(yīng)的字線(xiàn)WLn上。
在位線(xiàn)BLL與/BLL之間連接均衡器151。均衡器151包含N溝道MOS晶體管QN21～QN23。晶體管QN21是將位線(xiàn)/BLL預(yù)充電到VCC/2用的晶體管，被連接在VCC/2的電位節(jié)點(diǎn)與位線(xiàn)/BLL之間。對(duì)晶體管QN21的柵輸入預(yù)充電信號(hào)P1。晶體管QN22是將位線(xiàn)BLL預(yù)充電到VCC/2用的晶體管，被連接在VCC/2的電位節(jié)點(diǎn)與位線(xiàn)BLL之間。對(duì)晶體管QN22的柵輸入預(yù)充電信號(hào)P2。晶體管QN23是對(duì)位線(xiàn)對(duì)BLL和/BLL進(jìn)行均衡用的晶體管，被連接在位線(xiàn)BLL與位線(xiàn)/BLL之間。對(duì)晶體管QN23的柵輸入均衡信號(hào)EQ1。從控制電路20輸出預(yù)充電信號(hào)P1、P2和均衡信號(hào)EQ1。
選擇門(mén)10連接在讀出節(jié)點(diǎn)SN1與位線(xiàn)/BLL之間。選擇門(mén)10由N溝道MOS晶體管QN31構(gòu)成，對(duì)其柵輸入選擇信號(hào)SEL1。此外，選擇門(mén)20連接在讀出節(jié)點(diǎn)SN2與位線(xiàn)BLL之間。選擇門(mén)20由N溝道MOS晶體管QN32構(gòu)成，對(duì)其柵輸入選擇信號(hào)SEL2。從控制電路20輸入選擇信號(hào)SEL1和SEL2。讀出放大器100經(jīng)讀出節(jié)點(diǎn)SN1連接到選擇門(mén)SG10上，經(jīng)讀出節(jié)點(diǎn)SN2連接到選擇門(mén)SG20上。
位線(xiàn)對(duì)BLR和/BLR也與位線(xiàn)對(duì)BLL和/BLL同樣，分別連接多個(gè)存儲(chǔ)單元MC。在位線(xiàn)BRL與/BRL之間連接均衡器152。均衡器152包含N溝道MOS晶體管QN41～QN43。晶體管QN41是將位線(xiàn)/BLR預(yù)充電到VCC/2用的晶體管，被連接在VCC/2的電位節(jié)點(diǎn)與位線(xiàn)/BLR之間。對(duì)晶體管QN41的柵輸入預(yù)充電信號(hào)P3。晶體管QN42是將位線(xiàn)BLR預(yù)充電到VCC/2用的晶體管，被連接在VCC/2的電位節(jié)點(diǎn)與位線(xiàn)BLR之間。對(duì)晶體管QN42的柵輸入預(yù)充電信號(hào)P4。晶體管QN43是對(duì)位線(xiàn)對(duì)BLR和/BLR進(jìn)行均衡用的晶體管，被連接在位線(xiàn)BLR與位線(xiàn)/BLR之間。對(duì)晶體管QN43的柵輸入均衡信號(hào)EQ2。從控制電路20輸出預(yù)充電信號(hào)P3、P4和均衡信號(hào)EQ2。
選擇門(mén)SG30連接在讀出節(jié)點(diǎn)SN1與位線(xiàn)/BLR之間。選擇門(mén)SG30由N溝道MOS晶體管QN51構(gòu)成，對(duì)其柵輸入選擇信號(hào)SER1。此外，選擇門(mén)SG40連接在讀出節(jié)點(diǎn)SN2與位線(xiàn)BLR之間。選擇門(mén)SG40由N溝道MOS晶體管QN52構(gòu)成，對(duì)其柵輸入選擇信號(hào)SER2。從控制電路20輸入選擇信號(hào)SER1和SER2。
將電容器C10連接到讀出節(jié)點(diǎn)SN1上。將電容器C10的另一端連接到接地電位GND的節(jié)點(diǎn)上。另一方面，將電容器C20連接到讀出節(jié)點(diǎn)SN2上。將電容器C20的另一端連接到接地電位GND的節(jié)點(diǎn)上。
現(xiàn)說(shuō)明具有以上的電路結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器的讀出工作。
圖5是示出本發(fā)明的實(shí)施例1中的半導(dǎo)體存儲(chǔ)器的工作的時(shí)序圖。
現(xiàn)說(shuō)明圖4中的字線(xiàn)WLn被選擇、讀出存儲(chǔ)單元MC1的數(shù)據(jù)的情況。
參照?qǐng)D5，在時(shí)刻t0以前，輸入到選擇門(mén)SG10～SG40上的選擇信號(hào)SEL1、SEL2、SER1、SER2都是高電平。于是，選擇門(mén)SG10～SG40全部導(dǎo)通。其結(jié)果是，讀出節(jié)點(diǎn)SN1與位線(xiàn)/BLL和位線(xiàn)/BLR連接，讀出節(jié)點(diǎn)SN2與位線(xiàn)BLL和位線(xiàn)BLR連接。此時(shí)，由于輸入到均衡器151上的預(yù)充電信號(hào)P1、P2和均衡信號(hào)EQ1都是高電平，故位線(xiàn)對(duì)BLL和/BLL被預(yù)充電到VCC/2。同樣，輸入到均衡器152上的預(yù)充電信號(hào)P3、P4和均衡信號(hào)EQ2也全部是高電平。于是，位線(xiàn)對(duì)BLR和/BLR也被預(yù)充電到VCC/2。
在時(shí)刻t0處，選擇信號(hào)SER1、SER2為低電平。于是，選擇門(mén)SG30和SG40關(guān)斷。其結(jié)果是，位線(xiàn)對(duì)BLR和/BLR不與讀出放大器100連接。與此不同，位線(xiàn)對(duì)BLL和/BLL維持與讀出放大器100連接的狀態(tài)。
在時(shí)刻t1處，輸入到均衡器151上的預(yù)充電信號(hào)P1、P2和均衡信號(hào)EQ1都是低電平。由此，位線(xiàn)對(duì)BLL和/BLL成為浮置狀態(tài)。與此不同，輸入到均衡器152上的預(yù)充電信號(hào)P3、P4和均衡信號(hào)EQ2全部維持為高電平。其結(jié)果是，位線(xiàn)對(duì)BLR和/BLR維持VCC/2的電位。
接著，在時(shí)刻t2處，字線(xiàn)WLn被選擇。此時(shí)，存儲(chǔ)單元MC1內(nèi)的存取晶體管TR導(dǎo)通，存儲(chǔ)單元MC1保持了的低電平的數(shù)據(jù)在位線(xiàn)/BLL上被讀出。其結(jié)果是，位線(xiàn)/BLL的電位從VCC/2下降ΔV。
接著，在時(shí)刻t3處，讀出放大器激活信號(hào)SEN和/SEN激活。其結(jié)果是，讀出放大器100開(kāi)始讀出工作，將位線(xiàn)/BLL的電位放大為接地電位GND，將位線(xiàn)BLL的電位放大為內(nèi)部電源電位VCC。讀出放大器100在放大了位線(xiàn)對(duì)BLL和/BLL的電位后，維持該電位。
讀出放大器100在結(jié)束了位線(xiàn)對(duì)BLL和/BLL的電位的放大后經(jīng)過(guò)了規(guī)定期間的時(shí)刻t4處，使輸入到選擇門(mén)SG20中的選擇信號(hào)SEL2為低電平。于是，選擇門(mén)SG20被關(guān)斷，位線(xiàn)BLL與讀出節(jié)點(diǎn)SN2斷開(kāi)。其結(jié)果是，與讀出放大器100斷開(kāi)了的位線(xiàn)BLL的電位成為內(nèi)部電源電位VCC的浮置狀態(tài)。另一方面，讀出節(jié)點(diǎn)SN2維持原有的內(nèi)部電源電位VCC。于是，可進(jìn)行讀出工作。此時(shí)，由于讀出節(jié)點(diǎn)SN2與位線(xiàn)BLL斷開(kāi)，故電容變小，雖然對(duì)于地噪聲或線(xiàn)間噪聲這樣的噪聲敏感的可能性仍存在，但由于將電容器C20連接到讀出節(jié)點(diǎn)SN2上，故讀出節(jié)點(diǎn)SN2可保持能耐受噪聲的電容。
接著，在時(shí)刻t5處，輸入到均衡器151中的多個(gè)信號(hào)中的預(yù)充電信號(hào)P2成為高電平。其結(jié)果是，晶體管QN22導(dǎo)通，對(duì)位線(xiàn)BLL供給VCC/2的電位。其結(jié)果是，位線(xiàn)BLL的電位被預(yù)充電到VCC/2。于是，位線(xiàn)BLL具有屏蔽線(xiàn)的功能，防止線(xiàn)間噪聲因布線(xiàn)間電容而傳播。
在位線(xiàn)BLL維持了VCC/2的電位的時(shí)刻t6處，對(duì)應(yīng)的列選擇線(xiàn)CSL被選擇。其結(jié)果是，對(duì)應(yīng)的列選擇門(mén)61導(dǎo)通，讀出節(jié)點(diǎn)SN1和SN2與數(shù)據(jù)輸入輸出線(xiàn)對(duì)IO和/IO連接。數(shù)據(jù)輸入輸出線(xiàn)對(duì)IO和/IO的電位被箝位為內(nèi)部電源電位VCC，讀出節(jié)點(diǎn)SN1的低電平的電位作為數(shù)據(jù)輸入輸出線(xiàn)對(duì)I0和/IO的振幅被讀出。
接著，在時(shí)刻t7處，前置放大器信號(hào)PAE激活，前置放大器62放大數(shù)據(jù)輸入輸出線(xiàn)對(duì)IO和/IO的振幅差。其后，數(shù)據(jù)閂鎖信號(hào)RDL成為低電平，數(shù)據(jù)閂鎖電路63閂鎖前置放大器62的輸出信號(hào)。在時(shí)刻t8處數(shù)據(jù)閂鎖信號(hào)RDL成為高電平時(shí)，數(shù)據(jù)閂鎖電路63將已閂鎖的數(shù)據(jù)信號(hào)DQi輸出給數(shù)據(jù)線(xiàn)對(duì)DB和/DB。主放大器64與數(shù)據(jù)線(xiàn)對(duì)DB和/DB的狀態(tài)相對(duì)應(yīng)，輸出低電平的數(shù)據(jù)信號(hào)DQi。
再次著眼于位線(xiàn)對(duì)BLL和/BLL，在字線(xiàn)WLn成為非選擇的時(shí)刻t9之后，必須再次將位線(xiàn)對(duì)BLL和/BLL均衡到VCC/2，但在連接了位線(xiàn)/BLL與讀出節(jié)點(diǎn)SN1的狀態(tài)和位線(xiàn)BLL與讀出節(jié)點(diǎn)SN2為非連接的狀態(tài)中，彼此的電容不同。于是，在時(shí)刻t11處選擇信號(hào)SEL2成為高電平，使選擇門(mén)SG20導(dǎo)通，成為連接了位線(xiàn)BLL與讀出節(jié)點(diǎn)SN2的狀態(tài)。由此，連接了位線(xiàn)/BLL與讀出節(jié)點(diǎn)SN1的狀態(tài)和連接了位線(xiàn)BLL與讀出節(jié)點(diǎn)SN2的狀態(tài)中的電容變得相等。再有，預(yù)充電信號(hào)P2在在時(shí)刻t10處成為低電平。
如果在時(shí)刻t11處連接位線(xiàn)BLL與讀出節(jié)點(diǎn)SN2，則位線(xiàn)BLL的電位再次成為內(nèi)部電源電位VCC。
其后，通過(guò)在時(shí)刻t12處選擇信號(hào)SER1、SER2成為高電平，位線(xiàn)對(duì)BLR和/BLR與讀出節(jié)點(diǎn)SN1和SN2被連接。接著，在時(shí)刻t13處，輸入到均衡器150中的預(yù)充電信號(hào)P1、P2和均衡信號(hào)EQ1成為高電平。于是，在時(shí)刻t13以后，位線(xiàn)對(duì)BLL和/BLL被預(yù)充電到VCC/2。
根據(jù)以上的工作，在實(shí)施例1中的半導(dǎo)體存儲(chǔ)器中，將已被選擇的折疊位線(xiàn)對(duì)中的沒(méi)有連接成為讀出對(duì)象的存儲(chǔ)單元的參照側(cè)的位線(xiàn)與讀出節(jié)點(diǎn)斷開(kāi)，將其電位維持于VCC/2。于是，與現(xiàn)有的半導(dǎo)體存儲(chǔ)器中的讀出工作相比，可緩和位線(xiàn)間的電壓應(yīng)力。此外，通過(guò)連接與位線(xiàn)斷開(kāi)的讀出節(jié)點(diǎn)的電容器，可確保電容。再有，在本發(fā)明的半導(dǎo)體存儲(chǔ)器中，由于將已被斷開(kāi)的位線(xiàn)的電位固定于VCC/2，故沒(méi)有必要設(shè)置新的電位供給電路，可用均衡器來(lái)供給電位。
在圖5中的工作中，在讀出放大器100放大了位線(xiàn)對(duì)BLL和/BLL的電位后，斷開(kāi)位線(xiàn)BLL與讀出節(jié)點(diǎn)SN2，但也可在讀出放大器100開(kāi)始讀出工作之前斷開(kāi)位線(xiàn)BLL與讀出節(jié)點(diǎn)SN2。
圖6是示出本發(fā)明的實(shí)施例1中的半導(dǎo)體存儲(chǔ)器的工作的另一例的時(shí)序圖。
參照?qǐng)D6，在時(shí)刻t0處斷開(kāi)位線(xiàn)對(duì)BLR和/BLR與讀出節(jié)點(diǎn)SN1和SN2時(shí)，選擇信號(hào)SEL2也成為低電平。其結(jié)果是，選擇門(mén)SG20關(guān)斷，參照側(cè)的位線(xiàn)BLL與讀出節(jié)點(diǎn)SN2被斷開(kāi)。
再者，輸入到均衡器151中的預(yù)充電信號(hào)P2常時(shí)地成為高電平。其結(jié)果是，從讀出放大器100工作之前起，位線(xiàn)BLL與讀出節(jié)點(diǎn)SN2斷開(kāi)，而且其電位被固定于VCC/2。
由于其它的工作與圖5相同，故不重復(fù)進(jìn)行其說(shuō)明。
根據(jù)以上所述，進(jìn)行圖6的工作的半導(dǎo)體存儲(chǔ)器在讀出工作前使位線(xiàn)BLL與讀出節(jié)點(diǎn)SN2斷開(kāi)。于是，進(jìn)行圖6的工作的半導(dǎo)體存儲(chǔ)器除了進(jìn)行圖5的工作的半導(dǎo)體存儲(chǔ)器的效果外，可抑制充放電電流的發(fā)生。其結(jié)果是，可抑制地噪聲的發(fā)生。此外，將在讀出工作時(shí)被斷開(kāi)的位線(xiàn)的電位維持于VCC/2。其結(jié)果是，已被斷開(kāi)的位線(xiàn)起到屏蔽線(xiàn)的功能。
〔實(shí)施例2〕圖7是示出本發(fā)明的實(shí)施例2中的半導(dǎo)體存儲(chǔ)器內(nèi)的讀出放大器及其外圍電路的結(jié)構(gòu)的電路圖。
參照?qǐng)D7，與圖4相比，在實(shí)施例2的半導(dǎo)體存儲(chǔ)器中，設(shè)置了均衡器153來(lái)代替均衡器151，設(shè)置了均衡器154來(lái)代替均衡器152。
均衡器153與均衡器151相比，去掉了均衡用的晶體管QN23。均衡器154與均衡器152相比，去掉了均衡用的晶體管QN43。
由于其它的電路結(jié)構(gòu)與實(shí)施例1相同，故不重復(fù)進(jìn)行其說(shuō)明。
現(xiàn)說(shuō)明具有以上的電路結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器的讀出工作。
再有，說(shuō)明在實(shí)施例2的半導(dǎo)體存儲(chǔ)器的讀出工作中圖7的字線(xiàn)WLn被選擇、讀出存儲(chǔ)單元MC1的數(shù)據(jù)的情況。
圖8是示出本發(fā)明的實(shí)施例2中的半導(dǎo)體存儲(chǔ)器的工作的時(shí)序圖。
由于時(shí)刻t0～t5為止的工作與圖5相同，故不重復(fù)進(jìn)行其說(shuō)明。
在時(shí)刻t5處使預(yù)充電信號(hào)P2成為高電平后，預(yù)充電信號(hào)P2維持高電平。另一方面，在時(shí)刻t4處成為低電平的選擇信號(hào)SEL2不是在圖5中的時(shí)刻t11處成為高電平，而是在時(shí)刻t12處成為高電平。
即，實(shí)施例2的半導(dǎo)體存儲(chǔ)器在字線(xiàn)WLn成為非選擇以后再次將位線(xiàn)BLL連接到讀出節(jié)點(diǎn)SN2上，不進(jìn)行將其電位維持于VCC的工作。
由此，在實(shí)施例2的半導(dǎo)體存儲(chǔ)器中，將已被選擇的折疊位線(xiàn)對(duì)中的沒(méi)有連接成為讀出對(duì)象的存儲(chǔ)單元的參照側(cè)的位線(xiàn)與讀出節(jié)點(diǎn)斷開(kāi)，將其電位維持于VCC/2。于是，與現(xiàn)有的半導(dǎo)體存儲(chǔ)器中的讀出工作相比，可緩和位線(xiàn)間的電壓應(yīng)力。此外，通過(guò)連接與位線(xiàn)斷開(kāi)的讀出節(jié)點(diǎn)的電容器，可確保電容。
在圖8中，在讀出工作后將選擇信號(hào)SEL2定為低電平，但與實(shí)施例1中的圖6的工作相同，也可在讀出工作前將選擇信號(hào)SEL2定為低電平。
圖9是示出本發(fā)明的實(shí)施例2中的半導(dǎo)體存儲(chǔ)器的工作的另一例的時(shí)序圖。
參照?qǐng)D9，在時(shí)刻t0處斷開(kāi)位線(xiàn)對(duì)BLR和/BLR與讀出節(jié)點(diǎn)SN1和SN2時(shí)，選擇信號(hào)SEL2也成為低電平。其結(jié)果是，選擇門(mén)SG20關(guān)斷，參照側(cè)的位線(xiàn)BLL與讀出節(jié)點(diǎn)SN2斷開(kāi)。
再者，輸入到均衡器151中的預(yù)充電信號(hào)P2常時(shí)地成為高電平。其結(jié)果是，從讀出放大器100工作之前起，位線(xiàn)BLL與讀出節(jié)點(diǎn)SN2斷開(kāi)，而且其電位被固定于VCC/2。由于其它的工作與圖8相同，故不重復(fù)進(jìn)行其說(shuō)明。
根據(jù)以上所述，進(jìn)行圖9的工作的半導(dǎo)體存儲(chǔ)器除了進(jìn)行圖8的工作的半導(dǎo)體存儲(chǔ)器的效果外，可抑制充放電電流的發(fā)生。其結(jié)果是，可抑制地噪聲的發(fā)生。此外，將在讀出工作時(shí)被斷開(kāi)的位線(xiàn)的電位維持于VCC/2。其結(jié)果是，已被斷開(kāi)的位線(xiàn)具有屏蔽線(xiàn)的功能。
〔實(shí)施例3〕圖10是示出本發(fā)明的實(shí)施例3中的半導(dǎo)體存儲(chǔ)器內(nèi)的讀出放大器及其外圍電路的結(jié)構(gòu)的電路圖。
參照?qǐng)D10，與圖7相比，在實(shí)施例3的半導(dǎo)體存儲(chǔ)器中，設(shè)置了均衡器155來(lái)代替均衡器153，設(shè)置了均衡器156來(lái)代替均衡器154。
均衡器155與均衡器153相比，輸入到晶體管QN21的柵上的信號(hào)是選擇信號(hào)SEL2，來(lái)代替預(yù)充電信號(hào)P1。此外，輸入到晶體管QN22的柵上的信號(hào)是選擇信號(hào)SEL1，來(lái)代替預(yù)充電信號(hào)P2。
同樣，均衡器156與均衡器154相比，輸入到晶體管QN41的柵上的信號(hào)是選擇信號(hào)SER2，來(lái)代替預(yù)充電信號(hào)P3。此外，輸入到晶體管QN42的柵上的信號(hào)是選擇信號(hào)SER1，來(lái)代替預(yù)充電信號(hào)P4。
于是，可抑制實(shí)施例3的半導(dǎo)體存儲(chǔ)器中的布線(xiàn)條數(shù)。
由于其它的電路結(jié)構(gòu)與圖7相同，故不重復(fù)進(jìn)行其說(shuō)明。
現(xiàn)說(shuō)明具有以上的電路結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器的讀出工作。
再有，說(shuō)明在實(shí)施例3的半導(dǎo)體存儲(chǔ)器的讀出工作中圖10的字線(xiàn)WLn被選擇、讀出存儲(chǔ)單元MC1的數(shù)據(jù)的情況。
圖11是示出本發(fā)明的實(shí)施例3中的半導(dǎo)體存儲(chǔ)器的讀出工作的時(shí)序圖。
與圖8相比，時(shí)刻t0～t4為止的工作與實(shí)施例2的半導(dǎo)體存儲(chǔ)器的讀出工作相同。但是，在選擇信號(hào)SER1、SER2為低電平時(shí)，位線(xiàn)/BLR和BLR都在VCC/2的電位處成為浮置狀態(tài)。
如果在時(shí)刻t4處選擇信號(hào)SEL2成為低電平，則選擇門(mén)SG20被關(guān)斷，同時(shí)晶體管QN21關(guān)斷。于是，位線(xiàn)/BLL成為浮置狀態(tài)，位線(xiàn)BLL與讀出節(jié)點(diǎn)SN2斷開(kāi)，而且其電位被維持于VCC/2。
此外，如果在時(shí)刻t12處選擇信號(hào)SEL2成為高電平，則位線(xiàn)BLL與讀出節(jié)點(diǎn)SN2連接，再者，晶體管QN21導(dǎo)通，位線(xiàn)/BLL的電位被預(yù)充電到VCC/2。
由于其它的工作與圖8相同，故不重復(fù)進(jìn)行其說(shuō)明。
在圖11中，在讀出工作后使選擇信號(hào)SEL2為低電平，但與實(shí)施例2中的圖9的工作相同，也可在讀出工作前將選擇信號(hào)SEL2定為低電平。
圖12是示出本發(fā)明的實(shí)施例3中的半導(dǎo)體存儲(chǔ)器的工作的另一例的時(shí)序圖。
參照?qǐng)D12，在時(shí)刻t0處斷開(kāi)位線(xiàn)對(duì)BLR和/BLR與讀出節(jié)點(diǎn)SN1和SN2時(shí)，選擇信號(hào)SEL2也成為低電平。其結(jié)果是，選擇門(mén)SG20關(guān)斷，參照側(cè)的位線(xiàn)BLL與讀出節(jié)點(diǎn)SN2斷開(kāi)。
此時(shí)，同時(shí)晶體管QN21成為關(guān)斷狀態(tài)。其結(jié)果是，從讀出放大器100工作前起，位線(xiàn)BLL與讀出節(jié)點(diǎn)SN2斷開(kāi)，而且其電位被固定于VCC/2。由于其它的工作與圖8相同，故不重復(fù)進(jìn)行其說(shuō)明。
〔實(shí)施例4〕圖13是示出本發(fā)明的實(shí)施例4中的半導(dǎo)體存儲(chǔ)器內(nèi)的讀出放大器及其外圍電路的結(jié)構(gòu)的電路圖。
參照?qǐng)D13，與圖4相比，將電容器C10連接到讀出節(jié)點(diǎn)SN1和VCC/2的電位節(jié)點(diǎn)上。此外，將電容器C20連接到讀出節(jié)點(diǎn)SN2和VCC/2的電位節(jié)點(diǎn)上。由于其它的結(jié)構(gòu)與實(shí)施例1中的圖4的結(jié)構(gòu)相同，故不重復(fù)進(jìn)行其說(shuō)明。
利用以上的結(jié)構(gòu)，將讀出節(jié)點(diǎn)上加負(fù)載的電容器的相向電極的電位定為VCC/2，讀出工作時(shí)的平衡變得良好。
再有，即使在實(shí)施例2和實(shí)施例3的半導(dǎo)體存儲(chǔ)器中，通過(guò)將電容器C10和C20連接到VCC/2的電位節(jié)點(diǎn)上來(lái)代替連接到設(shè)置電位GND節(jié)點(diǎn)上，也可得到同樣的效果。
〔實(shí)施例5〕圖14是示出本發(fā)明的實(shí)施例5中的半導(dǎo)體存儲(chǔ)器內(nèi)的讀出放大器及其外圍電路的結(jié)構(gòu)的電路圖。
參照?qǐng)D14，與圖4相比，新設(shè)置了屏蔽線(xiàn)SL1、SL2。
屏蔽線(xiàn)SL1、SL2與位線(xiàn)對(duì)BLL和/BLL并行地排列，排列成在其間夾住讀出放大器100。
屏蔽線(xiàn)SL1、SL2分別被連接到VCC/2的電位節(jié)點(diǎn)上。于是，屏蔽線(xiàn)SL1、SL2的電位分別維持于VCC/2。
利用以上的結(jié)構(gòu)，可防止線(xiàn)間噪聲朝向讀出節(jié)點(diǎn)SN1和SN2的傳播。
其結(jié)果是，可進(jìn)行更準(zhǔn)確的讀出工作。
再有，即使在實(shí)施例2和實(shí)施例3的半導(dǎo)體存儲(chǔ)器中，通過(guò)與實(shí)施例5同樣地配置屏蔽線(xiàn)SL1和SL2，也可得到同樣的效果。
這次公開(kāi)的實(shí)施例在全部方面應(yīng)解釋為是例示性的而不是限制性的。本發(fā)明的范圍由權(quán)利要求書(shū)的范圍而不是上述的實(shí)施例來(lái)決定，其意圖是包含與權(quán)利要求的范圍均等的意義和在其范圍內(nèi)的全部的變更。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，其特征在于包含構(gòu)成折疊位線(xiàn)對(duì)的第1和第2位線(xiàn)(BLL、/BLL)；連接到上述第2位線(xiàn)上的存儲(chǔ)單元(MC1)；均衡器(151、153、155)，連接到上述第1和第2位線(xiàn)(BLL、/BLL)上，對(duì)上述第1和第2位線(xiàn)(BLL、/BLL)進(jìn)行預(yù)充電；第1和第2讀出節(jié)點(diǎn)(SN2、SN1)；連接到上述第1和第2讀出節(jié)點(diǎn)(SN2、SN1)上的讀出放大器(100)；第1開(kāi)關(guān)電路(SG20)，連接在上述第1位線(xiàn)(BLL)與上述第1讀出節(jié)點(diǎn)(SN2)之間；第2開(kāi)關(guān)電路(SG10)，連接在上述第2位線(xiàn)(/BLL)與上述第2讀出節(jié)點(diǎn)(SN1)之間；以及控制電路(20)，控制上述均衡器(151、153、155)和上述第1和第2開(kāi)關(guān)電路(SG20、SG10)，上述均衡器(151、153、155)包含第1電位供給電路(QN22)，對(duì)上述第1位線(xiàn)(BLL)供給規(guī)定的電位；以及第2電位供給電路(QN21)，對(duì)上述第2位線(xiàn)(/BLL)供給上述規(guī)定的電位，上述控制電路(20)在上述均衡器(151、153、155)對(duì)上述第1和第2位線(xiàn)(BLL、/BLL)進(jìn)行了預(yù)充電后到上述讀出放大器(100)結(jié)束工作為止的期間內(nèi)，在使上述第2開(kāi)關(guān)電路(SG10)導(dǎo)通的原有狀態(tài)下使上述第1開(kāi)關(guān)電路(SG20)關(guān)斷，控制上述第1電位供給電路(QN22)，以便對(duì)上述第1位線(xiàn)(BLL)供給上述規(guī)定的電位。
2.如權(quán)利要求1中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述控制電路(20)從上述讀出放大器(100)開(kāi)始了工作后經(jīng)過(guò)規(guī)定的時(shí)間后起控制上述第1開(kāi)關(guān)電路(SG20)和上述第1電位供給電路(QN22)。
3.如權(quán)利要求1中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述控制電路(20)在上述讀出放大器(100)進(jìn)行工作之前控制上述第1開(kāi)關(guān)電路(SG20)和上述第1電位供給電路(QN22)。
4.如權(quán)利要求1中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述半導(dǎo)體存儲(chǔ)器包含連接到上述第1讀出節(jié)點(diǎn)(SN2)上的電容元件(C20)。
5.如權(quán)利要求4中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述半導(dǎo)體存儲(chǔ)器還包含屏蔽線(xiàn)(SL1、SL2)，該屏蔽線(xiàn)與上述折疊位線(xiàn)對(duì)(BLL、/BLL)并行地配置，被連接到上述電位節(jié)點(diǎn)上以維持規(guī)定的電位。
6.如權(quán)利要求1中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第1電位供給電路(QN22)包含連接在電位節(jié)點(diǎn)與上述第1位線(xiàn)(BLL)之間的第1晶體管(QN22)，上述第2電位供給電路(QN21)包含連接在上述電位節(jié)點(diǎn)與上述第2位線(xiàn)(/BLL)之間的第2晶體管(QN21)，上述控制電路(20)對(duì)上述第1晶體管(QN22)的柵輸出第1控制信號(hào)，對(duì)上述第2晶體管(QN21)的柵輸出第2控制信號(hào)。
7.如權(quán)利要求6中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第1開(kāi)關(guān)電路(SG20)包含在其柵上接受上述第2控制信號(hào)的第3晶體管(QN32)，上述第2開(kāi)關(guān)電路(SG10)包含在其柵上接受上述第1控制信號(hào)的第4晶體管(QN31)。
全文摘要
讀出放大器(100)經(jīng)選擇門(mén)(SG10)和(SG20)與折疊位線(xiàn)對(duì)(BLL、/BLL)連接。在讀出連接到位線(xiàn)(/BLL)上的存儲(chǔ)單元(MC1)的數(shù)據(jù)時(shí)，折疊位線(xiàn)對(duì)(BLL、/BLL)處于浮置狀態(tài)。此時(shí)，選擇門(mén)(SG20)關(guān)斷，使位線(xiàn)(BLL)從讀出節(jié)點(diǎn)(SN2)斷開(kāi)。其后，從均衡器(151)對(duì)位線(xiàn)(BLL)供給電位。因此，該半導(dǎo)體存儲(chǔ)器可抑制存儲(chǔ)單元的電荷保持能力的下降，可防止誤工作。
文檔編號(hào)G11C11/401GK1428784SQ02130179
公開(kāi)日2003年7月9日 申請(qǐng)日期2002年8月23日 優(yōu)先權(quán)日2001年12月27日
發(fā)明者中岡義人 申請(qǐng)人:三菱電機(jī)株式會(huì)社