專利名稱：半導(dǎo)體存儲器以及驅(qū)動半導(dǎo)體存儲器的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器以及驅(qū)動半導(dǎo)體存儲器的方法，特別涉及一種適合應(yīng)用于NAND快速存儲器的半導(dǎo)體存儲器以及驅(qū)動半導(dǎo)體存儲器的方法。
現(xiàn)有技術(shù)在常規(guī)NAND快速存儲器中，當(dāng)在存儲單元中寫入或擦除數(shù)據(jù)時，通過執(zhí)行檢查該存儲單元閾值電壓Vth相對于讀取判定電平(電壓)是否具有足夠的讀取容限的確認操作，而控制存儲單元閾值電壓Vth。
對共享相同字線并且同時連接到NAND快速存儲器的多個位線(大約4000線)的存儲單元執(zhí)行NAND快速存儲器的確認操作。如果在確認操作中沒有獲得足夠的讀取容限，則再次執(zhí)行對存儲單元的數(shù)據(jù)寫入或擦除，并且重復(fù)執(zhí)行該確認操作，直到確定所有位線具有足夠的讀取容限為止。
并且，在NAND快速存儲器的多位存儲單元組成的模塊中，形成由共享一條字線的NAND快速存儲器的存儲單元相同的冗余存儲單元所構(gòu)成的冗余電路。如果在NAND快速存儲器的制造工藝中出現(xiàn)相鄰位線的短路這樣的缺陷，則用冗余電路代替作為一個單位包括缺陷位線的幾條位線。
但是，在上文所述的NAND快速存儲器中，對共享相同字線并且同時連接到多個位線的存儲單元執(zhí)行確認操作。也就是說，對連接到冗余電路的位線以及缺陷位線的存儲單元執(zhí)行該確認操作。相應(yīng)地，如果由于相鄰位線的短路而出現(xiàn)一個缺陷，則禁止對連接到缺陷位線的存儲單元的數(shù)據(jù)寫入，以避免缺陷位線的電勢波動，為了使該狀態(tài)與存儲單元閾值電壓Vth具有足夠的讀取容限的狀態(tài)相同，從而完成確認操作。
不幸的是，如果一個缺陷是由于位線與把參照電勢(源電勢)提供到存儲單元的線路(在下文中稱為“存儲單元電源線”)之間的短路所造成的，則即使當(dāng)禁止把數(shù)據(jù)寫入到連接該缺陷位線的存儲單元以使得該狀態(tài)與存儲單元閾值電壓Vth具有足夠的讀取容限的狀態(tài)相同時，缺陷位線的電勢可能由于該存儲單元電源線而波動。這使得不可能完成確認操作。也就是說，如果一個缺陷是由于位線與存儲單元電源線之間的短路所造成的，則即使使用冗余電路也不能夠修復(fù)該缺陷。
發(fā)明內(nèi)容
本發(fā)明用于解決上處問題，并且它的一個目的是修復(fù)位線與用于把參照電勢提供到存儲單元的線路之間的短路所造成的缺陷。
本發(fā)明的半導(dǎo)體存儲器包括存儲單元，其中包括具有存儲數(shù)據(jù)的控制柵極和浮置柵極(floating gate)的晶體管以及把參照電勢提供到存儲單元的線路。在執(zhí)行把數(shù)據(jù)寫入到存儲單元中的時間段內(nèi)，用于把參照電勢提供到存儲單元的線路的電勢被設(shè)置在正電勢。
在如上配置的本發(fā)明中，即使用于在存儲單元輸入和輸出數(shù)據(jù)的位線以及用于把參照電勢提供到該存儲單元的線路(存儲單元電源線)被短路，在把數(shù)據(jù)寫入存儲單元的過程中，該位線的電勢波動被抑制，從而在連接到該位線的鎖存電路中的數(shù)據(jù)被保持，從而避免鎖存電路中數(shù)據(jù)的反轉(zhuǎn)。相應(yīng)地，可以完成在數(shù)據(jù)寫入之后執(zhí)行的確認操作。
附圖簡述
圖1A為示出應(yīng)用本發(fā)明的一個實施例的半導(dǎo)體存儲器的NAND快速存儲器的存儲器部分的結(jié)構(gòu)的示意圖；圖1B為沿著圖1A的線I-I截取的截面視圖；圖2為示出NAND快速存儲器的存儲器部分的等效電路的示意圖；圖3為示出NAND快速存儲器的存儲器單元陣列的排列的示意圖；圖4為示出頁緩沖器的排列的方框圖；圖5A為示出存儲單元晶體管的截面和數(shù)據(jù)存儲的狀態(tài)(數(shù)據(jù)值為“1”)的示意圖；圖5B為示出存儲單元晶體管的截面和數(shù)據(jù)存儲的狀態(tài)(數(shù)據(jù)值為“0”)的示意圖；圖6A為NAND快速存儲器的讀取操作(讀取數(shù)據(jù)值“1”)的時序圖；圖6B為NAND快速存儲器的讀取操作(讀取數(shù)據(jù)值“0”)的時序圖；圖7A為NAND快速存儲器的編程操作(在數(shù)據(jù)寫入過程中)的時序圖；圖7B為NAND快速存儲器的編程操作(當(dāng)禁止數(shù)據(jù)寫入時)的時序圖；圖8A為NAND快速存儲器的編程確認操作(當(dāng)數(shù)據(jù)寫入完成時)的時序圖；圖8B為NAND快速存儲器的編程確認操作(當(dāng)數(shù)據(jù)寫入不足時)的時序圖；圖9A為在位線與存儲單元電源線之間短路的情況中常規(guī)NAND快速存儲器的編程操作(當(dāng)禁止數(shù)據(jù)寫入時)的時序圖；圖9B為在位線與存儲單元電源線之間短路的情況中常規(guī)NAND快速存儲器的編程確認操作的時序圖；圖10A為NAND快速存儲器的擦除確認操作(當(dāng)數(shù)據(jù)擦除完成時)的時序圖；圖10B為NAND快速存儲器的擦除確認操作(當(dāng)數(shù)據(jù)擦除不足時)的時序圖；圖11為示出在NAND快速存儲器的不同操作中所施加電壓的例子的示意圖。
具體實施例方式
下文將參照附圖描述本發(fā)明的實施例。
(快速存儲器的結(jié)構(gòu))圖1A為示出應(yīng)用本發(fā)明的實施例的半導(dǎo)體存儲器的NAND快速存儲器的存儲器部分的結(jié)構(gòu)的示意圖。
在圖1A中，參照標(biāo)號101表示由金屬所制成的位線，并且通過接點102連接到半導(dǎo)體基片，其上面形成存儲單元晶體管；以及103表示形成在半導(dǎo)體基片上以連接位線101的擴散層。
參考標(biāo)號SG1和SG2分別表示用于控制第一和第二選擇門晶體管的控制信號線；WLn(n為后綴，n＝從0至15的整數(shù))表示用于選擇一個存儲單元的字線；以及ARVSS表示把參考電勢(存儲單元晶體管的源電勢)提供到存儲單元的線路(在下文中稱為“存儲單元電源線”)。
圖1B為沿著圖1A的線I-I截取的截面視圖。
在圖1B中，參考標(biāo)號G1和G2分別表示第一和第二選擇門晶體管的柵極?？刂齐妷罕环謩e通過圖1A中所示的控制信號線SG1和SG2提供到這些柵極G1和G2。
參考標(biāo)號105、107和109表示形成在半導(dǎo)體基片上的擴散層，作為每個存儲單元晶體管的漏極和源極；以及106、108和110表示氧化膜。參考標(biāo)號CG1和CG2表示每個存儲單元晶體管的控制柵極，從圖1A中所示的字線WLn提供電壓到該控制柵極；以及FG1和FG2表示每個存儲單元晶體管的浮置柵極。
參考標(biāo)號111表示用于形成存儲單元電源線的擴散層；以及112表示氧化膜。
參見圖1B，第一選擇門晶體管由柵極G1、作為漏極的擴散層103、以及作為源極的擴散層105所構(gòu)成。并且，一個存儲單元晶體管包括控制柵極CG1、浮置柵極FG1、作為漏極的擴散層105和作為源極的擴散層107。類似地，另一個存儲單元晶體管包括控制柵極CG2、浮置柵極FG2、作為漏極的擴散層107和作為源極的擴散層109。也就是說，在該NAND快速存儲器中，第一選擇門晶體管的源極、該存儲單元晶體管的漏極和源極、以及第二選擇門晶體管的漏極與相鄰的晶體管共享擴散層。
當(dāng)存儲單元電源線ARVSS僅僅由擴散層111所形成時，該存儲單元電源線ARVSS的電阻增加。盡管未在圖1A和1B中示出，因此，形成金屬的存儲單元電源線ARVSS作為一個單元，與多條位線101相平行，并且類似于位線101通過接點連接到半導(dǎo)體基片上的擴散層。
圖2為示出具有圖1A和1B中所示的結(jié)構(gòu)的NAND快速存儲器的存儲器部分的等效電路的示意圖。
如圖2中所示，在該NAND快速存儲器的存儲器部分的等效電路中，第一選擇門晶體管的漏極和柵極分別連接到位線BL和控制信號線SG1。第二選擇門晶體管的柵極和源極分別連接到控制信號線SG2和存儲單元電源線ARVSS。另外，在第一和第二選擇門晶體管之間，多個存儲單元晶體管相串聯(lián)，使得它們的控制柵極一一對應(yīng)地連接到字線WLn(n＝0-15)。
在下文的描述中，如圖2中所示第一選擇門晶體管、多個存儲單元晶體管以及第二選擇門晶體管相串聯(lián)的結(jié)構(gòu)被稱為一串列(string)。在該NAND快速存儲器中，多個這樣的串列連接到一條位線。
圖3為示出NAND快速存儲器的存儲器單元陣列的排列的示意圖。
請注意，圖3示出由串列構(gòu)成的一個NAND快速存儲器，每個串列包括一個第一選擇門晶體管、四個存儲單元晶體管以及一個第二選擇門晶體管。
在圖3中，參考標(biāo)號301表示由在一端連接到存儲單元電源線ARVSS并且在另一個端連接到第一至第四位線BL1至BL4的四個串列所構(gòu)成的第一模塊。類似地，參考標(biāo)號302表示由在一端連接到存儲單元電源線ARVSS并且在另一個端連接到第一至第四位線BL1至BL4的與構(gòu)成第一模塊的串列不同的四個串列所構(gòu)成的第二模塊。
參考標(biāo)號303-1、303-2、303-3和303-4表示分別連接到第一、第二、第三和第四位線BL1、BL2、BL3、BL4的分頁緩沖器。這些分頁緩沖器303-1至303-4控制位線BL1至BL4的電勢，以把所提供的數(shù)據(jù)寫入到存儲單元晶體管，并且根據(jù)位線BL1至BL4的電勢把數(shù)據(jù)輸出到外部。
圖4為示出圖3中所示的每個分頁緩沖器303-1至303-4的結(jié)構(gòu)。
參見圖4，該分頁緩沖器包括讀出放大器單元401和鎖存緩沖器單元411。
讀出放大器單元401包括一個P-溝道MOS晶體管(在下文中稱為“Pch-Tr”)402以及五個N-溝道MOS晶體管(在下文中稱為“Nch-Tr”)403、404、405、406和407。
電源電壓Vcc被提供到Pch-Tr402的源極，并且Pch-Tr402的柵極和漏極分別連接到信號線PBIAS和Nch-Tr403的漏極。Nch-Tr403的柵極和源極分別連接到信號線BLCTL和Nch-Tr的漏極404。該Nch-Tr404的柵極和源極分別連接到信號線BLPRT和位線BL。
Nch-Tr405的漏極、柵極和源極分別連接到節(jié)點NB(在下文中描述)、Pch-Tr402和Nch-Tr403的漏極之間的互連點SNS、以及Nch-Tr406的漏極。Nch-Tr406的柵極和源極分別連接到信號線SET和地電勢(GND)。Nch-Tr407的漏極、柵極和源極分別連接到節(jié)點NA(在下文中描述)、信號線PGMON、以及Pch-Tr402和Nch-Tr403的漏極之間的互連點。
鎖存緩沖器單元411包括兩個反相器412和413、兩個Pch-Tr414和415以及四個Nch-Tr416、417、418和419。
節(jié)點NA連接到反相器412的輸入端，并且節(jié)點NA連接到反相器412的輸出端。該節(jié)點NB還連接到反相器413的輸入端，并且節(jié)點NA連接到反相器413的輸出端。也就是說，這些反相器412和413構(gòu)成一個鎖存電路。
電源電壓Vcc被提供到Pch-Tr414的源極，并且Pch-Tr414的柵極和漏極分別連接到節(jié)點NA和Pch-Tr415的源極。Pch-Tr415的柵極和漏極分別連接到信號線LD和Nch-Tr416的漏極。Nch-Tr416的柵極和源極分別連接到信號線RD和Nch-Tr417的漏極。Nch-Tr417的柵極和源極分別連接到節(jié)點NA和地電勢(GND)。
Nch-Tr418的源極、柵極和漏極分別連接到信號線PBOUT、信號線YD、以及Pch-Tr405和Nch-Tr416的漏極之間的互連點。Nch-Tr419的源極、柵極和漏極分別連接到Pch-Tr415和Nch-Tr416之間的互連點、信號線LD和節(jié)點NA。
在數(shù)據(jù)讀取時，分別從信號線LD和RD提供“L”(0V)以及“H”(電源電壓Vcc，例如3.3V)，以導(dǎo)通Pch-Tr415和Nch-Tr416，并且截止Nch-Tr419。相應(yīng)地，Pch-Tr414和Nch-Tr417構(gòu)成一個反相器(緩沖器)，以把節(jié)點NA處的信號反相，并且把反相的信號提供給Nch-Tr418。該Nch-Tr418被根據(jù)對應(yīng)于一個地址的信號而控制，從該地址讀出通過信號線YD提供的數(shù)據(jù)，并且通過使節(jié)點NA處的信號反相而形成的信號經(jīng)信號線PBOUT輸出。按照這種方式，在鎖存電路中的數(shù)據(jù)被確定之前，可以避免由于外部線路電容(信號線PBOUT)等等造成由反相器412和413所構(gòu)成的鎖存器中的數(shù)據(jù)的反相。請注意，將在下文中描述在數(shù)據(jù)讀取過程中在鎖存緩沖器單元411中位線BL和節(jié)點NA之間的操作。
另一方面，在數(shù)據(jù)寫入時，分別從信號線LD和RD提供“L”(0V)以及“H”(電源電壓Vcc，例如3.3V)，以截止Pch-Tr415和Nch-Tr416，并且導(dǎo)通Nch-Tr419。被根據(jù)對應(yīng)于一個寫入通過信號線YD提供的數(shù)據(jù)的地址的信號而控制的Nch-Tr418通過信號線PBOUT接收數(shù)據(jù)，并且把所接收的數(shù)據(jù)提供到NA。請注意，將在下文中描述在數(shù)據(jù)寫入過程中在鎖存緩沖器單元411中位線BL和節(jié)點NA之間的操作。
下面參照圖5A和5B描述存儲單元晶體管的截面和數(shù)據(jù)存儲器的狀態(tài)。
圖5A為示出當(dāng)存儲“1”作為數(shù)據(jù)值時存儲單元晶體管的狀態(tài)的示意圖。
參見圖5A，該存儲單元晶體管是具有控制柵極、浮置柵極502、氧化膜(隧道氧化膜)503以及擴散層504的Nch-Tr。當(dāng)數(shù)據(jù)值“1”存儲在該存儲單元晶體管中時，在浮置柵極502中沒有電子積累，因為它們被從浮置柵極中排出。在該狀態(tài)中，存儲單元晶體管的閾值電壓Vth為負，從而存儲單元晶體管作為一個耗盡型(通常為導(dǎo)通的類型)的晶體管。
圖5B為示出當(dāng)“0”被作為數(shù)據(jù)值而存儲時的存儲單元晶體管的狀態(tài)的示意圖。
如圖5B中所示，當(dāng)數(shù)據(jù)值“0”存儲在該存儲單元晶體管中，電子505被注入并積累在浮置柵極502中。這種狀態(tài)中，存儲單元晶體管的閾值電壓Vth為正，從而該存儲單元晶體管作為一個增強型(通常為截止的類型)的晶體管。
下面將依次說明NAND快速存儲器的讀取操作、編程(數(shù)據(jù)寫入)操作、編程確認操作、以及擦除確認操作。
在下文的描述中，假設(shè)在讀取操作、編程操作以及編程確認操作中，選擇由字線WL0所選擇的存儲單元晶體管(在下文中簡稱為“存儲單元”)。為了方便起見，在下文中將把“通過信號線提供特定電壓(特定電壓電平)”表達為“把信號設(shè)置在特定電壓(特定電壓電平)”。
(讀取操作)圖6A和6B為NAND快速存儲器的讀取操作的時序圖。
為了讀出由字線WL0所選擇的存儲單元的數(shù)據(jù)值，該字線WL0被設(shè)置為0V，并且除了字線WL0之外的其它字線被設(shè)置在大約4V。另外，具有要讀出數(shù)值的存儲單元的串列的控制信號SG1和SG2被設(shè)置在大約4V，從而選擇具有要讀出數(shù)值的存儲單元的串列。并且，存儲單元電源線ARVSS被設(shè)置在0V。結(jié)果，在具有要讀出數(shù)值的存儲單元的串列中，除了要由字線WL0所選擇的存儲單元之外的其它存儲單元以及第一和第二選擇門晶體管被導(dǎo)通。請注意，信號SET和PGMON被設(shè)置在0V。
接著，把信號BLCTL和BLPRT設(shè)置在高電平(在下文中簡稱為“H”)，以導(dǎo)通在讀出放大器單元401中的Nch-Tr403和404，從而使鎖存緩沖器單元411和位線可以電連接。并且，信號線PBIAS被設(shè)置在低電平(在下文中稱為“L”)，以導(dǎo)通Pch-Tr402，把電流提供到位線BL。該電流是用于檢查存儲單元的數(shù)值是否為“1”或“0”的基準(zhǔn)。
在上述操作完成之前，在鎖存緩沖器單元411中的節(jié)點NA和NB被分別設(shè)置在“L”和“H”。
在這種情況上，如果存儲單元的數(shù)值是“1”，則存儲單元的閾值電壓Vth為負。因此，即使當(dāng)字線WL0處于0V時，要讀出數(shù)值的存儲單元被導(dǎo)通，從而電流流動。這把Pch-Tr402和Nch-Tr403的漏極之間的互連點SNS處的電勢降低(為“L”)，這兩個晶體管都電連接到位線DL。
在此之后，信號SET被升高的“H”。由于在互連點SNS處的電勢為“L”，因此，Nch-Tr405被截止。因此，即使當(dāng)信號SET升高到“H”，在鎖存緩沖器單元411中的節(jié)點NB保持為“H”。當(dāng)信號SET返回到“L”時，因此，在鎖存緩沖器單元411中的節(jié)點NA和NB分別為“L”和“H”，從而數(shù)值為“1”的狀態(tài)被保存在鎖存電路中(圖6A)。
另一方面，如果存儲單元的數(shù)值為“0”，則該存儲單元的閾值電壓Vth為正。另外，由于字線為0V，則要讀出數(shù)值的存儲單元被截止，從而沒有電流流動。這把電連接到位線BL的互連點SNS處的電勢升高(到“H”)。
在此之后當(dāng)信號SET被升高到“H”時，Nch-Tr406被導(dǎo)通。由于在互連點SNS處的電勢為“H”，即，Nch-Tr405為導(dǎo)通，則在鎖存緩沖器單元411中的節(jié)點NB被接地，從而該節(jié)點NB變?yōu)椤癓”。當(dāng)信號SET返回到“L”時，因此，在鎖存緩沖器單元411中的節(jié)點NA和NB分別為“H”或“L”，從而數(shù)值為“0”的狀態(tài)被保持在鎖存電路中(圖6B)。
當(dāng)Nch-Tr418在參照圖4所述的控制下導(dǎo)通時，保持在鎖存緩沖器單元411中的狀態(tài)被作為信號PBOUT而輸出。
信號BLCTL和BLPRT被設(shè)置在0V，并且PBIAS被設(shè)置在Vcc，以斷開分頁緩沖器與位線BL之間的電連接。另外，所有字線WLn和控制線SG1和SG2被設(shè)置在0V，從而不選擇串列，由此完成讀取操作。
(編程操作)圖7A和7B為NAND快速存儲器的編程操作的時序圖。
通過把具有要進行編程操作的存儲單元的串列的控制信號SG1和SG2分別設(shè)置在電源電壓Vcc和0V，而選擇該串列。在該編程操作中，存儲單元電源線ARVSS被設(shè)置在電源電壓Vcc。請注意信號SET被設(shè)置在0V。
并且，為了把數(shù)據(jù)(數(shù)據(jù)值“0”)寫入在存儲單元中，執(zhí)行參照圖4所述的控制，以把鎖存緩沖器單元411中的節(jié)點NA和NB分別設(shè)置在“L”和“H”。為了防止數(shù)據(jù)寫入到存儲單元(保持數(shù)據(jù)值“1”)，執(zhí)行上文參照圖4所述的控制，以把鎖存緩沖器單元411中的節(jié)點NA和NB分別設(shè)置在“H”和“L”。
在該狀態(tài)中，信號BLCTL、BLPRT和PGMON變?yōu)椤癏”，以導(dǎo)通讀出放大器單元401中的Nch-Tr403、404和407，從而使鎖存緩沖器單元411和位線BL可以電連接。另外，字線WL0被設(shè)置在15至20V的電壓(例如，18V)，并且除了該字線WL0之外的字線被設(shè)置在大約10V。
相應(yīng)地，為了把數(shù)據(jù)寫入在存儲單元中，通過把經(jīng)Nch-Tr407提供的電壓電平設(shè)置在411中的節(jié)點NA上，在互連點SNS處的電勢，即位線BL的電勢，被設(shè)置在0V(“L”)。結(jié)果，被寫入數(shù)據(jù)的存儲單元的控制柵極被設(shè)置在15至20V，并且擴散層被設(shè)置在0V?？刂茤艠O與擴散層之間的15至20V的電勢差把電子從存儲單元溝道部分注入到浮置柵極，把數(shù)據(jù)值“0”寫入在存儲單元中(圖7A)。
另一方面，為了禁止數(shù)據(jù)寫入到存儲單元，通過把經(jīng)Nch-Tr407提供的電壓電平設(shè)置在鎖存緩沖器單元411的接點NA上，在互連點SNS處的電勢，即位線BL的電勢，被設(shè)置在“H”。從而，15至20V的電壓被提供到由字線WL0所選擇的存儲單元的控制柵極。但是，由于擴散層為“H”，沒有電子從存儲單元溝道部分注入到浮置柵極，從而沒有數(shù)據(jù)被寫入在存儲單元中(圖7B)。
信號BLCTL、BLPRT和PGMON被設(shè)置在0V，以斷開位線BL和分頁緩沖器之間的電連接。另外，所有字線WLN和控制信號SG1和SG2被設(shè)置在0V，而不選擇串列。另外，存儲單元電源線ARVSS被設(shè)置在0V，以完成編程操作。
在上述編程操作中，存儲單元電源線被設(shè)置在電源電壓Vcc。但是，如果可以禁止在鎖存緩沖器單元411中的節(jié)點NA和NB上的電壓電平被反相，則可以還使用比該電源電壓Vcc更低的電壓。該電壓最好大約為電源電壓Vcc的1/2或更大，并且小于電源電壓Vcc。
(編程確認操作)圖8A和8B為NAND快速存儲器的編程確認操作的時序圖。該編程確認操作的基本操作與上述讀操作相同，只是在該編程確認操作中要被選擇的字線WL0被設(shè)置在特定的正電勢。例如，當(dāng)字線WL0被設(shè)置在0.8V時，可以對在讀取操作中讀出數(shù)據(jù)值“0”的存儲單元的最小閾值電壓Vth獲得0.8V的讀取容限。
在編程確認操作中，在鎖存緩沖器單元411中的節(jié)點NA和NB處的電壓電平是在編程操作結(jié)束時這些節(jié)點NA和NB的電平。也就是說，當(dāng)數(shù)據(jù)被寫入存儲單元時，在鎖存緩沖器單元411中的節(jié)點NA和NB處的電壓電平分別為“L”和“H”，并且當(dāng)禁止數(shù)據(jù)寫入存儲單元時，分別為“H”和“L”。
由編程確認操作所確定的正常執(zhí)行編程操作的條件(存儲單元閾值電壓Vth具有足夠的讀取容限)是在鎖存緩沖器單元411中的節(jié)點NA和NB分別為“H”和“L”。另外，在NAND快速存儲器中，同時對同享相同字線的所有存儲單元執(zhí)行編程確認操作。因此，當(dāng)每個分頁緩沖器的在鎖存緩沖器單元411中的節(jié)點NA和NB分別為“H”和“L”時，確定在該NAND快速存儲器中正常完成編程操作。
首先，字線WL0被設(shè)置在0.8V，并且除了該字線WL0之外的其它字線被設(shè)置在4V。另外，具有受到編程確認的存儲單元的串列的控制信號SG1和SG2被設(shè)置在大約4V，從而選擇具有要受到編程確認的存儲單元的串列。并且，存儲單元電源線ARVSS被設(shè)置在0V。結(jié)果，在具有要受到編程確認的存儲單元的串列中，除了要由字線WL0所選擇的存儲單元之外的存儲單元以及第一和第二選擇門晶體管被導(dǎo)通。請注意信號SET和PGMON被設(shè)置在0V。
接著，信號BLCTL和BLPRT變?yōu)椤癏”，并且信號PBIAS改變?yōu)椤癓”，以導(dǎo)通在讀出放大器單元401中的Pch-Tr402和Nch-Tr403和404，從而使鎖存緩沖器單元411和位線BL可以電連接，并且把電流提供到位線BL。該電流是用于檢測該數(shù)據(jù)(數(shù)據(jù)值“0”)是否正常寫入在存儲單元中(該存儲單元是否具有足夠的讀取容限)的基準(zhǔn)。
如果該數(shù)據(jù)(數(shù)據(jù)值“0”)被正常寫入在該存儲單元中，則該存儲單元的閾值電壓Vth大于字線WL0的0.8V。因此，該存儲單元被截止，從而沒有電流流過。則升高在電連接到位線BL的互連點SNS處的電勢，并且使Nch-Tr405導(dǎo)通。
在此之后當(dāng)信號SET升高到“H”時，Nch-Tr406被導(dǎo)通，使在鎖存緩沖器單元411中的節(jié)點NB接地，從而該節(jié)點NB變?yōu)椤癓”。相應(yīng)地，當(dāng)信號SET返回到“L”時，在鎖存緩沖器單元411中的節(jié)點NA和NB分別變?yōu)椤癏”和“L”。因此，確定數(shù)據(jù)被正常寫入到存儲單元中(正常完全編程操作)(圖8A)。
另一方面，如果數(shù)據(jù)沒有正常寫入在存儲單元中，則存儲單元閾值電壓Vth小于字線WL0的0.8V。因此，存儲單元導(dǎo)通，并且電流流過。這降低在電連接到位線BL的互連點SNS的電勢。
在此之后，信號SET升高到“H”。由于在互連點SNS處的電勢為“L”，因此Nch-Tr405被截止。因此，即使信號SET升高到“H”，在鎖存緩沖器單元411中的節(jié)點NB保持為“H”。因此，當(dāng)信號SET返回到“L”時，在鎖存緩沖器單元411中的節(jié)點NA和NB仍然分別為“L”和“H”，從而確定數(shù)據(jù)沒有正常寫入在存儲單元中，即，編程操作失敗(圖8B)。
信號BLCTL和BLPRT被設(shè)置在0V，并且PBIAS被設(shè)置在Vcc，以斷開分頁緩沖器與位線BL之間的電連接。另外，所有字線WLn和控制信號SG1和SG2被設(shè)置在0V，而不選擇串列，從而完成編程確認操作。
如上文所述，如果確定該數(shù)據(jù)沒有正常寫入在存儲單元中，則結(jié)束該編程確認操作。在此之后，對存儲單元重復(fù)執(zhí)行編程操作和編程確認操作，直到確定數(shù)據(jù)正常寫入在存儲單元中為止。
并且，盡管未示出，在編程操作中，沒有數(shù)據(jù)寫入的存儲單元的閾值電壓Vth被比字線WL0的0.8V更低，從而存儲單元導(dǎo)通，以允許電流流過。由于這降低在互連點SNS上的電勢，即位線BL的電勢，從而Nch-Tr405被截止。因此，即使當(dāng)信號SET升高到“H”然后返回到“L”時，在鎖存緩沖器單元411中的節(jié)點NA和NB分別保持在“H”和“L”。相應(yīng)地，確定正常執(zhí)行編程操作，從而完成編程確認操作。
下面將描述對連接到由于位線BL與存儲單元電源線ARVSS之間的短路而造成缺陷的位線的存儲單元執(zhí)行的編程操作和編程確認操作，由于如上文所述形成與位線BL相平行的由金屬制成的存儲單元電源線ARVSS，在制造工藝中容易出現(xiàn)所述短路情況。
由于通常不使用連接到發(fā)現(xiàn)存在缺陷的位線的存儲單元，在編程操作中禁止把數(shù)據(jù)寫入到該存儲單元。也就是說，通過把在鎖存緩沖器單元411中的節(jié)點NA和NB分別設(shè)置為“H”和“L”而執(zhí)行編程操作。
與上述編程操作相類似，選擇具有受到編程操作的存儲單元的串列，并且把存儲單元電源線ARVSS設(shè)置在電源電壓Vcc。請注意信號SET被設(shè)置在0V。
在該狀態(tài)中，信號BLCTL、BLPRT和PCMON變?yōu)椤癏”，以使得鎖存緩沖器單元411和位線BL可以電連接。由于在鎖存緩沖器單元411中的節(jié)點NA和NB分別為“H”和“L”，并且被短路到位線BL的存儲單元電源線ARVSS為“H”(電源電壓Vcc)，在互連點SNS上的電勢，即位線BL的電勢，變?yōu)镠”。
在此之后，執(zhí)行與圖7B中所示當(dāng)禁止數(shù)據(jù)寫入到存儲單元時相類似的編程操作。
在編程確認操作中，當(dāng)位線BL和存儲單元電源線ARVSS被短路時，位線BL的電勢，即在互連點SNS的電勢為“L”，而與存儲單元中的數(shù)據(jù)無關(guān)，因為位線BL和存儲單元電源線ARVSS被短路。則使得柵極連接到互連點SNS的Nch-Tr405截止。因此，當(dāng)信號SET升高到“H”然后返回到“L”時，在鎖存緩沖器單元411中的節(jié)點NA和NB分別保持在“H”和“L”。相應(yīng)地，確定正常執(zhí)行編程操作，從而完成編程確認操作。
相反，在連接到由于傳統(tǒng)NAND快速存儲器中的位線BL與存儲單元電源線ARVSS之間短路所造成缺陷的位線的存儲單元的編程操作中，如圖9A中所示，在鎖存緩沖器單元411中的節(jié)點NA和NB的電壓電平由于下述原因而改變。也就是說，短路到位線BL的存儲單元電源線ARVSS為“L”。因此，當(dāng)鎖存緩沖器單元411和位線BL電連接時，在互連點SNS處的電勢變?yōu)椤癓”，從而在通過Nch-Tr407連接到該互連點SNS的鎖存緩沖器單元411中的節(jié)點NA從“H”變?yōu)椤癓”。
另外，當(dāng)對于分別處在“L”和“H”的在鎖存緩沖器單元411中的節(jié)點NA和NB執(zhí)行編程確認操作時，如圖9B中所示，位線BL的電勢，即在互連點SNS的電勢變?yōu)椤癓”，而與存儲單元中的數(shù)據(jù)無關(guān)，由于位線BL和存儲單元電源線ARVSS被短路。因此，當(dāng)信號SET被升高到“H”然后返回到“L”時，在鎖存緩沖器單元411中的節(jié)點NA和NB分別保持在“L”和“H”。相應(yīng)地，確定沒有正常執(zhí)行編程操作，從而在結(jié)束編程確認操作之后再次執(zhí)行編程操作。
但是，如果位線BL和存儲單元電源線ARVSS被短路，編程操作把在鎖存緩沖器單元411中的節(jié)點NA和NB分別變?yōu)椤癓”和“H”，并且編程確認操作保持該狀態(tài)。結(jié)果，編程確認操作不會確定該編程操作正常完成，從而重復(fù)執(zhí)行編程和編程確認操作。
在根據(jù)本實施例的編程操作中，另一方面，在執(zhí)行編程操作的時間段內(nèi)，存儲單元電源線ARVSS被設(shè)置在電源電壓Vcc。因此，如果位線BL與存儲單元電源線ARVSS短路，則位線BL的電勢保持為“H”。從而，在編程操作之后執(zhí)行的編程確認操作確定該編程操作正常完成，從而可以結(jié)束該編程確認操作。
(擦除確認操作)圖10A和10B為NAND快速存儲器的擦除確認操作的時序圖。該擦除確認操作的基本操作與上述讀取操作相同，只是該擦除確認操作在所選擇的模塊中(擦除單元)執(zhí)行。也就是說，在該模塊中的所有字線WLn被設(shè)置在0V，并且存儲單元電源線ARVSS被設(shè)置在特定的正電勢。按照這種方式，相對于存儲單元的源極的控制柵極的電勢相當(dāng)于被設(shè)置在負電勢，從而保證該存儲單元的閾值電壓Vth。例如，當(dāng)存儲單元電源線ARVSS被設(shè)置在0.6V時，可以相對于在讀取操作中讀出數(shù)據(jù)值“1”的存儲單元的最小閾值電壓Vth(絕對值)獲得0.6V的讀取容限。
在擦除確認操作中，確定存儲單元中的數(shù)據(jù)被正常擦除的條件是在鎖存緩沖器單元411中的節(jié)點NA和NB分別為“L”和“H”。
在擦除確認操作中，在所選擇模塊中的所有字線WLn被設(shè)置在0V，并且包含在該模塊中的串列的控制信號SG1和SG2被設(shè)置在大約4V。從而，存儲單元電源線ARVSS被設(shè)置在0.6V。請注意，信號SET和PGMN被設(shè)置在0V。
接著，信號BLCTL和BLPRT變?yōu)椤癏”，并且信號PBIAS變?yōu)椤癓”，以使得讀出放大器單元401中的Pch-Tr402和Nch-Tr403和404導(dǎo)通，從而使鎖存緩沖器單元411和位線BL可以電連接，并且把電流提供到位線BL。該電流是用于檢查存儲單元中的數(shù)據(jù)是否被正常擦除的基準(zhǔn)。
請注意，在上述讀取操作、編程操作以及操作確認操作中，信號線BLCTL被設(shè)置在大約1V。但是，在該擦除確認操作中，信號BLCTL被設(shè)置在大約1.6V(當(dāng)存儲單元電源線ARVSS為0.6V時)。這把足夠的漏極-源極電壓提供到串列中的每個存儲單元。
在上述操作完成之前，在鎖存緩沖器單元411中的節(jié)點NA和NB被分別設(shè)置在“L”和“H”。
如果在存儲單元中的數(shù)據(jù)被正常擦除，則該存儲單元的閾值電壓Vth低于字線WLn與存儲單元電源線ARVSS之間的-0.6V電勢差。因此，存儲單元被導(dǎo)通，并且電流流過。這把在電連接到位線BL的互連點SNS處的電勢降低(到“L”)。
當(dāng)信號SET升高到“H”然后返回到“L”時，在鎖存緩沖器單元411中的節(jié)點NA和NB分別保持在“L”和“H”，從而確定在存儲單元中的數(shù)據(jù)被正常擦除(圖10A)。
信號BLCTL和BLPRT被設(shè)置在0V，并且PBIAS被設(shè)置在Vcc以斷開頁面緩沖器和位線BL之間的電連接，并且控制信號SG1和SG2被設(shè)置在0V，而不選擇串列。另外，存儲單元電源線ARVSS被設(shè)置在0V，以完成擦除確認操作。
另一方面，如果在存儲單元中的數(shù)據(jù)沒有被正常擦除，則該存儲單元的閾值電壓Vth大于字線WLn與存儲單元電源線ARVSS之間的電勢差-0.6V。因此，該存儲單元被截止，并且沒有電流流過。這把電連接到位線BL的互連點SNS處的電勢升高(充電到“H”)，并且導(dǎo)通Nch-Tr405。
在此之后當(dāng)信號SET升高到“H”時，Nch-Tr406被導(dǎo)通以把在鎖存緩沖器單元411中的節(jié)點NB接地，從而該節(jié)點NB變?yōu)椤癓”。因此，當(dāng)信號SET返回到“L”時，在鎖存緩沖器單元411中的節(jié)點NA和NB分別變?yōu)椤癏”和“L”。從而，確定在存儲單元中的數(shù)據(jù)沒有被正常擦除，即，擦除操作不成功(圖10B)。
如果這樣確定沒有正常執(zhí)行擦除操作，則在如上文所述完成該擦除確認操作之后，再次執(zhí)行擦除操作和擦除確認操作。請注意，該擦除操作是通過把所選擇模塊中的所有字線WLn設(shè)置在0V而執(zhí)行的，把大約20V的電壓提供到形成一個存儲單元的井(well)中，并且從該存儲單元的浮置柵極提取電子到該井中。
圖11示出通過控制信號線SG1和SG2、字線WL(所選擇字線和未選擇字線)以及存儲單元電源線ARVSS提供電壓的例子，以及在上述讀取操作、編程操作、編程確認操作和擦除確認操作中位線BL的相應(yīng)電壓。
在如上文所述的實施例中，在把數(shù)據(jù)寫入到存儲單元的編程操作中，至少在用于把在鎖存緩沖器單元411中的節(jié)點NA電連接到位線BL的信號PGMON被設(shè)置在“H”過程中，把正電壓(在大約電源電壓Vcc的1/2到電源電壓Vcc的范圍內(nèi)的電壓)提供到存儲單元電源線ARVSS。
相應(yīng)地，即使位線BL和存儲單元電源線ARVSS短路，至少在信號PGMON為“H”的時間段內(nèi)，可以通過把位線BL以及連接到該位線BL的節(jié)點NA的電勢設(shè)置在特定的電勢(大約電源電壓Vcc的1/2至電源電壓Vcc的范圍內(nèi)的電壓)，而把節(jié)點NA保持在“H”。因此，在該編程操作之后執(zhí)行編程確認操作中，可以確定該編程操作正常完成，并且完成編程確認操作。從而，由于位線與存儲單元電源線之間的短路所造成的缺陷可以通過使用冗余電路而修復(fù)。
上述實施例僅僅表示在實現(xiàn)本發(fā)明中的一個實際例子，從而本發(fā)明的技術(shù)范圍不限于本實施例。也就是說，可以用各種形式執(zhí)行本發(fā)明而不脫離本發(fā)明的技術(shù)思想或主要特征。
在上述本發(fā)明中，在把數(shù)據(jù)寫入存儲單元的過程中，用于把參考電勢提供到用于存儲數(shù)據(jù)的存儲單元的線路被設(shè)置在正電勢。
相應(yīng)地，即使用于把數(shù)據(jù)輸入輸出該存儲單元的位線和用于把參考電勢提供到存儲單元的線路短路，也可以抑制在數(shù)據(jù)寫入過程中位線的電勢波動，并且在數(shù)據(jù)寫入之后完成確認操作。這可以修復(fù)位線與用于提供參考電勢的線路之間的短路所造成的缺陷。從而，可以提高半導(dǎo)體存儲器制造工藝中的成品率(可以出貨的產(chǎn)品數(shù)相對于總成品數(shù)的比例)。
權(quán)利要求
1.一種半導(dǎo)體存儲器包括存儲單元，其中包括具有存儲數(shù)據(jù)的控制柵極和浮置柵極(floating gate)的晶體管；以及把參照電勢提供到所述存儲單元的線路，其中，在執(zhí)行把數(shù)據(jù)寫入到所述存儲單元中的時間段內(nèi)，用于把參照電勢提供到所述存儲單元的所述線路的電勢被設(shè)置在正電勢。
2.根據(jù)權(quán)利要求1所述的存儲器，其特征在于，該正電勢不大于所述半導(dǎo)體存儲器的電源電勢并且不小于該電源電勢的1/2。
3.根據(jù)權(quán)利要求2所述的存儲器，其特征在于，在執(zhí)行用于檢查由數(shù)據(jù)寫入操作所寫入的數(shù)據(jù)的編程確認操作過程中，用于把參考電勢提供到所述存儲單元的所述線路的電勢被設(shè)置在0V。
4.根據(jù)權(quán)利要求2所述的存儲器，其特征在于，該正電勢為所述半導(dǎo)體存儲器的電源電勢。
5.根據(jù)權(quán)利要求2所述的存儲器，其特征在于，該電源電勢基本上為所述半導(dǎo)體存儲器的電源電壓1/2。
6.根據(jù)權(quán)利要求1所述的存儲器，其特征在于，所述多個存儲單元相串聯(lián)，串聯(lián)的存儲單元的一端連接到用于把數(shù)據(jù)輸入和輸出所述存儲單元的位線，并且該串聯(lián)的存儲單元的另一端連接到用于把參考電勢提供到所述存儲單元的所述線路。
7.根據(jù)權(quán)利要求6所述的存儲器，其特征在于，在所述位線的電勢被設(shè)置在對應(yīng)于把數(shù)據(jù)寫入到所述存儲單元的電勢過程中，所述用于把參考電勢提供到所述存儲單元的所述線路的電勢被設(shè)置在正電勢。
8.根據(jù)權(quán)利要求7所述的存儲器，其特征在于，該正電勢不大于所述半導(dǎo)體存儲器的電源電壓并且不小于該電源電壓的1/2。
9.根據(jù)權(quán)利要求8所述的存儲器，其特征在于，在執(zhí)行用于檢查由數(shù)據(jù)寫入操作所寫入的數(shù)據(jù)的編程確認操作過程中，用于把參考電勢提供到所述存儲單元的所述線路的電勢被設(shè)置在0V。
10.一種用于驅(qū)動半導(dǎo)體存儲器的方法，其在包含具有控制柵極和浮置柵極的晶體管的存儲單元中存儲數(shù)據(jù)，其特征在于在執(zhí)行對存儲單元的數(shù)據(jù)寫入操作過程中，一個正電勢被提供到用于把參考電勢提供到存儲單元的線路。
11.根據(jù)權(quán)利要求10所述的方法，其特征在于，該正電勢不大于所述半導(dǎo)體存儲器的電源電壓并且不小于該電源電壓的1/2。
12.根據(jù)權(quán)利要求11所述的存儲器，其特征在于，在執(zhí)行用于檢查由數(shù)據(jù)寫入操作所寫入的數(shù)據(jù)的編程確認操作過程中，用于把參考電勢提供到所述存儲單元的所述線路的電勢被設(shè)置在0V。
13.一種用于驅(qū)動半導(dǎo)體存儲器的方法，其在包含具有控制柵極和浮置柵極的晶體管的存儲單元中存儲數(shù)據(jù)，其特征在于，多個存儲單元相串聯(lián)，串聯(lián)的存儲單元的一端連接到用于把數(shù)據(jù)輸入和輸出所述存儲單元的位線，并且該串聯(lián)的存儲單元的另一端連接到用于把參考電勢提供到所述存儲單元的線路，其中，在該位線的電勢被設(shè)置在對應(yīng)于把數(shù)據(jù)寫入到所述存儲單元的電勢過程中，把一個正電勢提供到所述用于把參考電勢提供到該存儲單元的所述線路。
14.根據(jù)權(quán)利要求13所述的方法，其特征在于，該正電勢不大于所述半導(dǎo)體存儲器的電源電壓并且不小于該電源電壓的1/2。
15.根據(jù)權(quán)利要求14所述的方法，其特征在于，在執(zhí)行用于檢查由數(shù)據(jù)寫入操作所寫入的數(shù)據(jù)的編程確認操作過程中，把0V提供到用于把參考電勢提供到該存儲單元的線路。
全文摘要
在執(zhí)行把數(shù)據(jù)寫入到存儲單元的過程中，把正電壓(在大約電源電壓Vcc的1/2到電源電壓的范圍內(nèi)的電壓)提供到用于把參考電壓提供到存儲單元的一條線路(存儲單元電源線)。即使位線和存儲單元電源線短路，至少在鎖存緩沖器單元中的一個節(jié)點與位線電連接的過程中，可以保持該節(jié)點的電勢。由于可以確定該編程操作正常完成，并且完成編程確認操作，因此由于位線與存儲單元電源線之間的短路所造成的缺陷可以通過使用冗余電路而修復(fù)。
文檔編號G11C16/06GK1397951SQ0210731
公開日2003年2月19日 申請日期2002年3月14日 優(yōu)先權(quán)日2001年7月18日
發(fā)明者河村祥一 申請人:富士通株式會社