專利名稱：半導(dǎo)體存儲器的改進結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器的改進結(jié)構(gòu)，用以避免存儲器數(shù)據(jù)線I/O間發(fā)生干擾的問題，以提高半導(dǎo)體存儲器的合格率及可靠度。
如

圖1所示，已知半導(dǎo)體存儲器包括一常規(guī)存儲單元數(shù)組11，一常規(guī)譯碼器12，一冗余單元切換器13，一冗余存儲單元數(shù)組14。
常規(guī)存儲單元數(shù)組11包括若干個常規(guī)存儲單元11(m，n)，其以M列N行的矩陣結(jié)構(gòu)配置，其中M、N表示一第一和一第二正整數(shù)(均不小于2)，1≤m≤M且1≤n≤N。也就是，常規(guī)存儲單元數(shù)組11包括第一至第M行，每一行配置有N個常規(guī)存儲單元，換言之，常規(guī)存儲單元數(shù)組包括第一至第N列，每一列配置有M個常規(guī)存儲單元。
常規(guī)存儲單元數(shù)組11包括第一到第M條位線、或常規(guī)單元行(11B-1～11B-M)，以及第一到第N條字符線(11W-1～11W-N)。一個位于m行n列的常規(guī)存儲單元11(m，n)，連接到第m條位線11W-m和第n條字符線11B-n，如圖1所示，常規(guī)存儲單元數(shù)組11連接到數(shù)據(jù)總線102。
常規(guī)譯碼器12連接到常規(guī)存儲單元數(shù)組11，常規(guī)譯碼器12是由地址線信號線101接收地址信號和具有和地址信號相反邏輯值的互補地址信號。當譯碼禁止信號106未驅(qū)動時，常規(guī)譯碼器12譯碼地址信號和互補地址信號成一常規(guī)譯碼信號104C/104R，以給予常規(guī)存儲單元數(shù)組11。
常規(guī)譯碼器12包括一列譯碼器12R和一行譯碼器12C，列譯碼器12R接收列地址和互補列地址，列譯碼器12R并譯碼此列地址和互補列地址成一列譯碼信號104R；同理，行譯碼器12C接收行地址和互補行地址，行譯碼器12C并譯碼此行地址和互補行地址成一行譯碼信號104C。列譯碼信號104R給予常規(guī)存儲單元數(shù)組11的第一至第N條字符線，以驅(qū)動第一至第N條字符線之一；同理，行譯碼信號104C給予常規(guī)存儲單元數(shù)組11的第一至第M條位線，以驅(qū)動第一至第M條位線之一。
同時，冗余存儲單元數(shù)組14包括若干個冗余存儲單元14(p，n)，其以P列N行的矩陣結(jié)構(gòu)配置，其中P表示一第三正整數(shù)，1≤p≤P。也就是，冗余存儲單元數(shù)組14包括第一至第P行，各行配置有N個冗余存儲單元組成，換言之，冗余存儲單元數(shù)組14包括第一至第N列，各列配置有P個冗余存儲單元組成。
冗余存儲單元數(shù)組14包括第一到第P條位線、或冗余單元行(14B-1～14B-P)，以及第一到第N條字符線(14W-1～14W-N)。一個位于p行n列的常規(guī)存儲單元14(p，n)，連接到第p條位線14B-p和第n條字符線14W-n，如圖1所示。在冗余存儲單元數(shù)組14中的第n條字符線14W-n連接到常規(guī)存儲單元數(shù)組11的第n條字符線11W-n，如圖1所示。冗余存儲單元數(shù)組14則通過上述冗余單元切換器13，連接到數(shù)據(jù)總線102。
在半導(dǎo)體存儲器出貨之前，冗余存儲單元數(shù)組中的第一至第P行的至少一行被用來替換經(jīng)測試而診斷為瑕疵部分或瑕疵行的常規(guī)存儲單元數(shù)組的第一至第M行之一行，以使整個半導(dǎo)體存儲器成為可接受的產(chǎn)品。
利用切斷在冗余譯碼器15中的熔絲組件，設(shè)定常規(guī)存儲單元數(shù)組11中的瑕疵行地址，當提供一既定地址信號予冗余譯碼器15時，冗余譯碼器15配合冗余單元切換器13的運作，將使冗余存儲單元數(shù)組14的一特定冗余單元行可以取代常規(guī)存儲單元數(shù)組11中的瑕疵行。
如圖2所示，冗余譯碼器15包括第一至第P個譯碼電路15-1至15-P，其各自連接冗余存儲單元數(shù)組14的第一行至第P行。如本例所示，第三正整數(shù)P等于二。，冗余譯碼器15包括第一和第二冗余譯碼電路15-1，15-2，由于第二冗余譯碼電路15-2在結(jié)構(gòu)上和第一冗余譯碼電路15-1相同，在此省略第二冗余譯碼電路15-2的結(jié)構(gòu)。
假定地址信號的行地址為8位，其由第一至第八字節(jié)成X1T，X2T....X8T，同理，互補地址信號的互補行地址為8位，其由第一至第八字節(jié)成X1N，X2N....X8N。一般來說，各行地址和互補行地址長度為Q位，其中Q為第四正整數(shù)，其不小于二。
第一冗余譯碼電路15-1包括第1至第16個N溝道MOS晶體管201，202，....2016，一P溝道MOS晶體管21，第1至第16個熔絲組件221，222，....2216，和一與門206。
P溝道MOS晶體管21具有高電壓電位的源極，一連接到共享節(jié)點201的漏極，及一柵極，從一控制電路(未圖標)接收一第一控制信號103a，第1至第16個熔絲組件221到2216具有另一端，其連接第1到第16N溝道MOS晶體管201-2016的漏極。
第1到第16N溝道MOS晶體管201到2016具有接地或低電壓電位的源極。第一、第三到第十五個N溝道MOS晶體管201、203到2015的柵極，各自接收地址信號的行地址中第一至第八位X1T，X2T....X8T；第二、第四到第十六個N溝道MOS晶體管202、204到2016的柵極，各自接收互補地址信號的互補行地址中第一至第八位X1N，X2N....X8N。
共享節(jié)點201連接到與門206的一輸入端，與門l206的另一輸入端接收來自上述控制電路(未圖標)的第二控制信號103b，與門206產(chǎn)生一第一冗余譯碼信號105-1，其提供給冗余存儲單元數(shù)組14的第一列(圖1)。
同理，第二冗余譯碼電路15-2接收地址信號的行地址(X1T，X2T....X8T)和互補地址信號的互補行地址(X1N，X2N....X8N)，第一和第二控制信號103a、103b，第二冗余譯碼電路15-2產(chǎn)生一第二冗余譯碼信號105-2，其提供給冗余存儲單元數(shù)組14的第二列(圖1)。
冗余譯碼器15還包括一或門203，其接收第一和第二冗余譯碼信號105-1，105-2，此或門203對第一和第二冗余譯碼信號105-1，105-2進行或運算以產(chǎn)生一或信號作為譯碼禁止信號106。也就是，或門203是用作產(chǎn)生譯碼禁止信號106之用，當有第一或第二冗余譯碼信號105-1、105-2的一指示動作時，則產(chǎn)生譯碼禁止信號106。
如圖3所示，冗余單元切換器13包括第一、第二輸出設(shè)定裝置130-1、130-2，分別接收上述第一和第二冗余譯碼信號105-1，105-2；以及，第一、第二輸出選擇裝置132-1、132-2。上述輸出設(shè)定裝置130-1、130-2，分別依據(jù)其內(nèi)部的設(shè)定，而輸出選擇碼S-1、S-2。
如圖4所示，每一輸出設(shè)定裝置130-p(p＝1或2)，是由晶體管(例如PMOS晶體管)和熔絲f-1～f-M(在此例中，M＝8)所構(gòu)成，如圖4所示；通過選擇性切斷上述熔絲(f-1～f-8)，即可輸出op-1～op8的信號輸出而作為選擇碼S-p。
如圖5所示，每一輸出選擇裝置132-p，例如由8個(M個)開關(guān)裝置501～50M構(gòu)成，所有上述開關(guān)裝置501～50M的輸入端均耦接至一冗余單元行14B-p，每一上述開關(guān)裝置501～50M的輸出端分別耦接至總線102的各個信號線(102-1～102-M)。每一上述開關(guān)裝置501～50M的導(dǎo)通與否，取決于選擇碼S-p的值(即op-1～op8的信號輸出)。
假設(shè)，經(jīng)測試后發(fā)現(xiàn)在常規(guī)內(nèi)存單元數(shù)組11中，有二個瑕疵行11B-2、11B-8。必須使用冗余單元數(shù)組14中的冗余單元行14B-1和14B-2來進行修補。首先，將第一冗余譯碼電路15-1和第二冗余譯碼電路15-2中的熔絲(221～2216)選擇性熔斷，并將表示瑕疵行11B-2、11B-8的行地址，分別記錄于第一冗余譯碼電路15-1和第二冗余譯碼電路15-2中。
瑕疵行11B-2通過數(shù)據(jù)線102-2(即數(shù)據(jù)總線102的第2信號線)輸出，故需將冗余單元行14B-1通過冗余單元切換器13而耦接至數(shù)據(jù)線102-2。參照圖4，將第一輸出設(shè)定裝置130-1中的熔絲f-1、f-3～f-8予以熔斷，僅保留熔絲f-2。當冗余譯碼器15，譯碼瑕疵行11B-2的地址時，第一譯碼器15-1的輸出105-1為高電位邏輯“1”(第二譯碼器15-2的輸出105-2仍為低電位邏輯“0”)。所以，第一輸出設(shè)定裝置130-1的輸出選擇碼S-1(即op1～op8)為“10111111”。參照圖5，裝置130-1的輸出選擇碼S-1(10111111)，使得第一選擇輸出裝置132-1中的開關(guān)裝置502導(dǎo)通，使冗余單元行14B-1耦接至數(shù)據(jù)線102-2，以取代瑕疵行11B-2。
同理，瑕疵行11B-8通過數(shù)據(jù)線102-8(即數(shù)據(jù)總線102的第8信號線)而輸出，故需將冗余單元行14B-2通過冗余單元切換器13而耦接至數(shù)據(jù)線102-2。參照圖4，將第一輸出設(shè)定裝置130-2中的熔絲f-1～f-7予以熔斷，僅保留熔絲f-8。當冗余譯碼器15，譯碼瑕疵行11B-8的地址時，第二譯碼器15-2的輸出105-2為高電位邏輯“1”(第一譯碼器15-1的輸出105-1仍為低電位邏輯“0”)。所以，第二輸出設(shè)定裝置130-2的輸出選擇碼S-2(即op1～op8)為“11111110”。參照圖5，裝置130-1的輸出選擇碼S-2(11111110)，使得第二選擇輸出裝置132-2中的開關(guān)裝置508導(dǎo)通，使冗余單元行14B-2耦接至數(shù)據(jù)線102-8，以取代瑕疵行11B-8。
對于上述傳統(tǒng)冗余單元切換器13的設(shè)計，需要克服以下的問題。就第一輸出設(shè)定裝置130-1而言，內(nèi)部熔絲f-1、f3～f-8若發(fā)生不完全熔斷的情形時，則第一輸出設(shè)定裝置130-1的輸出選擇碼S-1會有錯誤發(fā)生，影響第一選擇輸出裝置132-1對于選擇數(shù)據(jù)線(102-1～102-M)的控制，而造成數(shù)據(jù)線I/O間的干擾。同理，若第二輸出設(shè)定裝置130-2內(nèi)部熔絲f-1～f-7有發(fā)生不完全熔斷的情形時，亦會有上述數(shù)據(jù)線I/O間干擾的問題發(fā)生，而且必須使用特殊的測試型樣(test pattern)才能部分解決。
為達到上述目的，本發(fā)明所提出的一種半導(dǎo)體存儲器的改進結(jié)構(gòu)包括以下各組成裝置及組件包括一常規(guī)存儲單元數(shù)組；一常規(guī)譯碼器，連接到該常規(guī)存儲單元數(shù)組，并接受一譯碼禁止信號，一地址信號；當上述譯碼禁止信號未驅(qū)動時，上述常規(guī)譯碼器譯碼該地址信號，以驅(qū)動上述常規(guī)存儲單元之一；一冗余存儲單元數(shù)組；一冗余譯碼器，連接該冗余存儲單元數(shù)組和常規(guī)譯碼器；以及一冗余單元切換器，其特征在于，該切換器包括第一至第P個冗余輸出切換器，其中，第p冗余輸出切換器用以在具有常規(guī)存儲單元數(shù)組和冗余存儲單元數(shù)組的半導(dǎo)體存儲器內(nèi)，使上述冗余存儲單元數(shù)組中的一冗余單元行，得以正確置換上述若干常規(guī)單元行中經(jīng)測試診斷為有瑕疵的一特定瑕疵單元行，且1≤p≤P。
所述的冗余輸出切換器包括一輸出設(shè)定裝置，具有若干個熔絲，通過選擇性切斷上述熔絲而得出一選擇碼；以及一輸出選擇裝置，具一輸入端耦接上述冗余單元行，若干輸出端分別耦接至上述常規(guī)存儲單元數(shù)組的每一常規(guī)單元行；上述輸出選擇裝置，接收到上述選擇碼時，即選擇將上述冗余單元行耦接至上述特定瑕疵單元行。
所述常規(guī)存儲單元數(shù)組包含M個常規(guī)單元行，所述輸出設(shè)定裝置具有k個熔絲，且k＜M≤2k；所述的第p冗余輸出切換器包括一第p輸出設(shè)定裝置，通過選擇性切斷上述k個熔絲而設(shè)定上述第p選擇碼，在接收到上述第p冗余譯碼信號后，即將上述第p選擇碼予以輸出；以及一第p輸出選擇裝置，具一輸入端耦接第p冗余單元行，M輸出端分別耦接數(shù)據(jù)總線的第一至第M信號線上；上述第p輸出選擇裝置，在接收到上述第p選擇碼時，即選擇將第p冗余單元行耦接至上述瑕疵單元行Xm-p所耦接的數(shù)據(jù)總線的第m信號線上；依據(jù)所述k個熔絲的切斷與否，可進行二進制編碼及轉(zhuǎn)換而得出所述選擇碼。
本發(fā)明的優(yōu)點是通過減少熔絲的數(shù)目，以降低熔絲不完全熔斷發(fā)生的機率，并避免數(shù)據(jù)線I/O間干擾的問題發(fā)生；進而增加半導(dǎo)體存儲器的合格率，并達到修補半導(dǎo)體存儲器的功能。
501-50M～開關(guān)裝置； Xm-p～瑕疵單元行；60～冗余單元切換器； F1-Fk～熔絲；60p～第p冗余輸出切換器； #1-#8邏輯電路；601p～第p輸出設(shè)定裝置； abc、a b c～邏輯信號；602p～第p輸出選擇裝置； 901-908～開關(guān)裝置；T1-T3～PMOS晶體管。
本發(fā)明的半導(dǎo)體存儲器包括的組件及裝置，現(xiàn)分別敘述如下；一常規(guī)存儲單元數(shù)組11，包括M個常規(guī)單元行(11B-1～11B-M)，每一上述常規(guī)單元行11B-m(1≤m≤M)上具有N個常規(guī)存儲單元，形成M行N列(11W-1～11W-N)的矩陣結(jié)構(gòu)配置，第1至第M常規(guī)單元行(11B-1～11B-M)分別耦接至一數(shù)據(jù)總線102的第1至第M信號線(102-1～102-M)上；其中M、N表示一第一和一第二正整數(shù)，其各自不小于二。
一常規(guī)譯碼器12，連接到該常規(guī)存儲單元數(shù)組11，并接受一譯碼禁止信號106，一地址信號；當上述譯碼禁止信號106未驅(qū)動時，上述常規(guī)譯碼器12譯碼該地址信號，以驅(qū)動上述常規(guī)存儲單元11(m，n)之一。
一冗余存儲單元數(shù)組14，包括P個冗余單元行(14B-1～14B-P)，每一上述冗余單元行14B-p(1≤p≤P)上具有N個冗余存儲單元，形成P行N列(14W-1～14W-N)的矩陣結(jié)構(gòu)配置。其中P表示一第三正整數(shù)，其不小于二，上述第一至第P冗余單元行(14B-1～14B-P)，是用來替換上述常規(guī)存儲單元數(shù)組11的第一至第M常規(guī)單元行(11B-1～11B-M)中，經(jīng)測試而診斷為有瑕疵的一至P個瑕疵單元行Xm-p(1≤m≤M，1≤p≤P)。上述瑕疵單元行Xm-p表示第m常規(guī)單元行11B-m有瑕疵，在修補過程中將被第p冗余單元行14B-p取代。
一冗余譯碼器15，連接該冗余存儲單元數(shù)組14和常規(guī)譯碼器12；該冗余譯碼器15包括第一至第P冗余譯碼電路(如第2圖所示者，假設(shè)P＝2)，分別接收地址信號的行地址。當上述第p冗余譯碼電路接收到指示上述瑕疵單元行Xm-p的行地址時(1≤p≤P)，該第p個冗余譯碼電路提供該冗余存儲單元數(shù)組14的第p冗余單元行(14B-p)一第p冗余譯碼信號(105-p)，用以驅(qū)動該冗余存儲單元數(shù)組14的第p冗余單元行14B-p。
一冗余單元切換器60(如圖7所示)，包括第一至第P個冗余輸出切換器601～60P；上述第p冗余輸出切換器60p(1≤p≤P)響應(yīng)上述第p冗余譯碼信號(105-p)及一第p選擇碼S-p，而將第p冗余單元行14B-p耦接至上述瑕疵單元行Xm-p所耦接的數(shù)據(jù)總線的第m信號線(102-m)上。其中，上述第p選擇碼S-p通過將上述第p冗余輸出切換器60p中所具有的k個熔絲(F1～Fk)予以選擇性切斷而達成，且k＜M≤2k。
參照圖7，在本發(fā)明的半導(dǎo)體存儲器中，上述第p冗余輸出切換器60p包括一第p輸出設(shè)定裝置601p，通過選擇性切斷設(shè)置于其內(nèi)部的k個熔絲而設(shè)定上述第p選擇碼S-p；在接收到上述第p冗余譯碼信號105-p后，即將上述第p選擇碼S-p予以輸出；以及，一第p輸出選擇裝置602p，具一輸入端耦接第p冗余單元行14B-p，M輸出端分別耦接數(shù)據(jù)總線102的第一至第M信號線(102～102-M)上。上述第p輸出選擇裝置602p，在接收到上述第p選擇碼S-p時，即選擇將第p冗余單元行14B-p耦接至上述瑕疵單元行Xm-p所耦接的數(shù)據(jù)總線102的第m信號線102-m上。
在此實施例中，假設(shè)常規(guī)存儲單元數(shù)組有8個(M＝8)常規(guī)單元行(11B-1～11B-8)，所以數(shù)據(jù)總線102有8條信號線102-1～102-8。對第p冗余輸出切換器60p而言，為了能夠從8條數(shù)據(jù)總線信號線102-1～102-8中正確選擇出對應(yīng)的瑕疵單元行Xm-p所耦接者，故需要使用3個(k＝3)熔絲F1～F3。
圖8顯示一用在第p冗余輸出切換器60p中的第p輸出設(shè)定裝置601p的電路圖。其中，熔絲F1～F3配合PMOS晶體管T1～T3，而分別決定信號a、b、c的邏輯值。F1切斷時，a的邏輯值為“1”(a的邏輯值為“0”)；F2切斷時，b的邏輯值為“1”(b的邏輯值為“0”)；F3切斷時，c的邏輯值為“1”(c的邏輯值為“0”)。
上述第p輸出設(shè)定裝置601p，在此還包括8個邏輯電路(#1～#8)，在接收到上述第p冗余譯碼信號105-p后(即105-p為邏輯“1”時)，各個邏輯電路(#1～#8)即會被啟動(enable)，并依所接收的信號a、b、c(a、b、c)，而輸出特定邏輯值。在此實施例中，abc的值與邏輯電路輸出的關(guān)系如下表所示


其中，“○”表示熔絲并未被切斷；“×”表示熔絲已經(jīng)被切斷。
另外，上述第p冗余切換器60p中的第p輸出選擇裝置602p(如圖9所示)，例如可以由8個(M＝8)開關(guān)裝置901～908所構(gòu)成。所有上述開關(guān)裝置901～908的輸入端均耦接至上述冗余單元行14B-p，每一上述開關(guān)裝置901～908的輸出端分別耦接至總線的各個信號線(102-1～102-8)。每一上述開關(guān)裝置901～908的導(dǎo)通與否，取決于選擇碼S-p的值(即第p輸出設(shè)定裝置601p的op-1～op8的信號輸出)。
假設(shè)，經(jīng)測試后發(fā)現(xiàn)在常規(guī)內(nèi)存單元數(shù)組11中，有二個瑕疵行11B-2、11B-8。必須使用冗余單元數(shù)組14中的冗余單元行14B-1和14B-2來進行修補(假設(shè)有二個冗余單元行，P＝2)。首先(如圖2)，將第一冗余譯碼電路15-1和第二冗余譯碼電路15-2中的熔絲(221～2216)選擇性熔斷，并將表示瑕疵行11B-2、11B-8的行地址，分別記錄于第一冗余譯碼電路15-1和第二冗余譯碼電路15-2中。
瑕疵行11B-2通過數(shù)據(jù)線102-2(即數(shù)據(jù)總線102的第2信號線)而輸出，故需將冗余單元行14B-1通過冗余單元切換器60而耦接至數(shù)據(jù)線102-2。
再請參照圖8，將第一輸出設(shè)定裝置6011中的熔絲F3予以熔斷，保留熔絲F1、F2。當冗余譯碼器15，譯碼瑕疵行11B-2的地址時，第一譯碼器15-1的輸出105-1為高電位邏輯“1”(第二譯碼器15-2的輸出105-2仍為低電位邏輯“0”)。所以，第一輸出設(shè)定裝置6011的輸出選擇碼S-1(即op1～op8)為“01000000”。參照圖9，裝置6011的輸出選擇碼S-1(01000000)，使得第一選擇輸出裝置6012中的開關(guān)裝置902導(dǎo)通，使冗余單元行14B-1耦接至數(shù)據(jù)線102-2，以取代瑕疵行11B-2。
另外，瑕疵行11B-8通過數(shù)據(jù)線102-8(即數(shù)據(jù)總線102的第8信號線)而輸出，故需將冗余單元行14B-2通過冗余單元切換器60而耦接至數(shù)據(jù)線102-8。
再請參照圖8，同理將第二輸出設(shè)定裝置6012中的熔絲F1、F2、F3則均以熔斷；當冗余譯碼器15譯碼瑕疵行11B-8的地址時，第二譯碼器15-2的輸出105-2為高電位邏輯“1”(第一譯碼器15-1的輸出105-1仍為低電位邏輯“0”)。所以，第一輸出設(shè)定裝置6012的輸出選擇碼S-2(即op1～op8)為“00000001”。參照圖9，第一輸出設(shè)定裝置6012的輸出選擇碼S-2(00000001)，使得第二選擇輸出裝置6022中的開關(guān)裝置908導(dǎo)通，而使冗余單元行14B-2耦接至數(shù)據(jù)線102-8，以取代瑕疵行11B-8。
由上述可知，本發(fā)明提出的一種半導(dǎo)體存儲器的改進結(jié)構(gòu)，通過減少熔絲的數(shù)目(在相同條件的下，將傳統(tǒng)每一輸出設(shè)定裝置中所用的8個熔絲減少至3個熔絲)，故可以降低熔絲不完全熔斷發(fā)生的機會，并避免數(shù)據(jù)線I/O間干擾的問題發(fā)生。
本發(fā)明的冗余單切換器60，也可應(yīng)用至各DRAM、SRAM、ROM…等各種內(nèi)存裝置上。如應(yīng)用至SRAM上時，上述任一常規(guī)單元行、冗余單元行上，均包含有二條位線BL、BL。而任一上述總線信號線亦包含二條位輸入/出BLI/O、BLI/O。
本發(fā)明雖以較佳實施例公開如上，但是它并不是用來限定本發(fā)明的范圍，任何熟習此項技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，應(yīng)當可做一些更動與潤飾，因此本發(fā)明的保護范圍應(yīng)當以本專利申請的權(quán)利要求書所界定的范圍為準。
權(quán)利要求
1.一種半導(dǎo)體存儲器的改進結(jié)構(gòu)，包括一常規(guī)存儲單元數(shù)組；一常規(guī)譯碼器，連接到該常規(guī)存儲單元數(shù)組，并接受一譯碼禁止信號，一地址信號；當上述譯碼禁止信號未驅(qū)動時，上述常規(guī)譯碼器譯碼該地址信號，以驅(qū)動上述常規(guī)存儲單元之一；一冗余存儲單元數(shù)組；一冗余譯碼器，連接該冗余存儲單元數(shù)組和常規(guī)譯碼器；以及一冗余單元切換器，其特征在于，該切換器包括第一至第P個冗余輸出切換器，其中，第p冗余輸出切換器用以在具有常規(guī)存儲單元數(shù)組和冗余存儲單元數(shù)組的半導(dǎo)體存儲器內(nèi)，使上述冗余存儲單元數(shù)組中的一冗余單元行，得以正確置換上述若干常規(guī)單元行中經(jīng)測試診斷為有瑕疵的一特定瑕疵單元行，且1≤p≤P。
2.如權(quán)利要求1所述的半導(dǎo)體存儲器的改進結(jié)構(gòu)，其特征在于，所述的冗余輸出切換器包括一輸出設(shè)定裝置，具有若干個熔絲，通過選擇性切斷上述熔絲而得出一選擇碼；以及一輸出選擇裝置，具一輸入端耦接上述冗余單元行，若干輸出端分別耦接至上述常規(guī)存儲單元數(shù)組的每一常規(guī)單元行；上述輸出選擇裝置，接收到上述選擇碼時，即選擇將上述冗余單元行耦接至上述特定瑕疵單元行。
3.如權(quán)利要求2所述的半導(dǎo)體存儲器的改進結(jié)構(gòu)，其特征在于，所述常規(guī)存儲單元數(shù)組包含M個常規(guī)單元行，所述輸出設(shè)定裝置具有k個熔絲，且k＜M≤2k。
4.如權(quán)利要求1或3所述的半導(dǎo)體存儲器的改進結(jié)構(gòu)，其特征在于，所述的第p冗余輸出切換器包括一第p輸出設(shè)定裝置，通過選擇性切斷上述k個熔絲而設(shè)定上述第p選擇碼，在接收到上述第p冗余譯碼信號后，即將上述第p選擇碼予以輸出；以及一第p輸出選擇裝置，具一輸入端耦接第p冗余單元行，M輸出端分別耦接數(shù)據(jù)總線的第一至第M信號線上；上述第p輸出選擇裝置，在接收到上述第p選擇碼時，即選擇將第p冗余單元行耦接至上述瑕疵單元行Xm-p所耦接的數(shù)據(jù)總線的第m信號線上。
5.如權(quán)利要求3所述的半導(dǎo)體存儲器的改進結(jié)構(gòu)，其特征在于，依據(jù)所述k個熔絲的切斷與否，可進行二進制編碼及轉(zhuǎn)換而得出所述選擇碼。
全文摘要
一種半導(dǎo)體存儲器的改進結(jié)構(gòu)，包含一常規(guī)存儲單元數(shù)組，一常規(guī)譯碼器，一冗余存儲單元數(shù)組，一冗余譯碼器，一冗余單元切換器，該切換器將傳統(tǒng)每一輸出設(shè)定裝置中所用的文檔編號G11C11/413GK1453792SQ0211857
公開日2003年11月5日 申請日期2002年4月28日 優(yōu)先權(quán)日2002年4月28日
發(fā)明者陳居富, 許昭順 申請人:華邦電子股份有限公司