專利名稱：薄膜晶體管存儲器件的制作方法
技術(shù)領(lǐng)域：
本技術(shù)領(lǐng)域是交叉點(diǎn)存儲器陣列。更確切地說，本技術(shù)領(lǐng)域是具有薄膜晶體管存儲單元的交叉點(diǎn)存儲器陣列。
背景技術(shù)：
諸如數(shù)碼相機(jī)和筆記本電腦之類的便攜式電子裝置的不斷普及，已經(jīng)提高了對價(jià)廉的大容量高性能非易失存儲器的需求。
適用于便攜式裝置的非易失半導(dǎo)體存儲器的常規(guī)例子是快速存儲器。在授予Frohman-Bentchkowsky等人的美國專利No.4203158中描述了快速存儲器?？焖俅鎯ζ骼媒^緣浮柵來長時(shí)間捕獲和保持電荷?？焖俅鎯ζ鞔鎯υ臓顟B(tài)提供了二元狀態(tài)。諸如Frohman-Bentchkowsky器件的常規(guī)快速存儲器件被批量生產(chǎn)制造在硅晶片上。硅晶片昂貴，抬高了快速存儲器件的成本，批量生產(chǎn)從而導(dǎo)致低的生產(chǎn)率。
降低存儲器件成本的一種方法是采用制造在塑料襯底上的晶體管器件。塑料襯底通常比晶體硅晶片更便宜。但在這些器件中，低溫氧化物被用來形成浮柵絕緣體。采用低溫氧化物是因?yàn)樗芰弦r底的熔化溫度低。低溫氧化物的易失性對長時(shí)間存儲電荷的能力有負(fù)面影響。
授予Owen等人的美國專利No.5360981提出了解決揮發(fā)性問題的方法。Owen利用存儲單元的結(jié)構(gòu)性改變來代表數(shù)字?jǐn)?shù)據(jù)。但Owen的存儲單元是二端器件。二端器件要求讀電流通過被選擇的存儲單元以便讀取被選擇的單元。由于讀電流可能無意中改變被選擇的存儲單元的狀態(tài)，故這是不可取的。因此，二端存儲單元對某些應(yīng)用可能不是很耐用。
存儲器陣列要求額外的電路來對存儲器陣列進(jìn)行讀和寫。電路的制造最好與存儲器陣列的制造兼容。在二端存儲器件中，以更為復(fù)雜的制造工藝為代價(jià)，二極管被集成到存儲單元中以簡化存儲器系統(tǒng)的設(shè)計(jì)。二極管還被集成到周邊尋址電路中，以提供與存儲單元的制造兼容性。但二極管尋址要求高的系統(tǒng)功率以便得到高速運(yùn)行。
因此，對具有耐用的存儲單元的價(jià)廉的存儲器陣列存在著需求。對能夠高速運(yùn)行而不消耗過量功率的存儲器件也存在著需求。

發(fā)明內(nèi)容
根據(jù)第一方面，存儲器件包括三端薄膜晶體管(TFT)存儲單元的存儲器陣列。存儲單元被耦合到柵線和數(shù)據(jù)線。存儲單元包括被絕緣體分隔于柵電極的浮柵。柵電極包括在施加寫入電壓下通過絕緣體擴(kuò)散的擴(kuò)散導(dǎo)體。擴(kuò)散導(dǎo)體形成通過將柵線耦合到浮柵的絕緣體的導(dǎo)電路徑，改變了存儲單元的柵電容。
根據(jù)第一方面，存儲單元的狀態(tài)可被探測為存儲單元的不同的柵電容數(shù)值。此存儲單元是三端器件，且在讀出過程中讀電流不通過存儲單元中的導(dǎo)電路徑。由于讀電流不干擾存儲單元的存儲機(jī)制，故這就使存儲單元變得堅(jiān)固耐用。
根據(jù)第二方面，制造存儲器陣列的方法包含下列步驟在襯底上制作半導(dǎo)體條，在條上制作絕緣體，在絕緣體上制作柵層，利用掩模對柵層和絕緣體進(jìn)行圖形化，利用掩模制作源/漏，以及在絕緣體上形成柵線。
根據(jù)第二方面，利用與用來制作存儲器陣列中的源/漏相同的掩模來圖形化柵層和絕緣體。單一掩模的使用縮短了制造存儲器陣列的時(shí)間從而降低了成本。此外，制造存儲器陣列的方法包括諸如濺射淀積和等離子體增強(qiáng)化學(xué)氣相淀積之類的溫度比較低的工藝。因此，能夠用諸如價(jià)廉的玻璃或塑料之類的熔化溫度低的材料來制造襯底。
根據(jù)第三方面，存儲器件的譯碼電路是結(jié)合存儲器陣列一起使用的NAND譯碼電路。利用自對準(zhǔn)制造方法，NAND譯碼電路能夠與存儲器陣列單片制造。
根據(jù)第三方面，存儲器件能夠具有高的密度而制造成本卻不高。此外，集成的地址譯碼器減少了存儲器陣列與諸如驅(qū)動器之類的外部裝置進(jìn)行通信所需的連接的數(shù)目。由于集成的地址譯碼器能夠被耦合到存儲器陣列中的各個(gè)線，并可以具有比較少的連接到外部裝置的輸出線，故這一特點(diǎn)是可能的。同樣根據(jù)第三方面，當(dāng)采用薄膜晶體管時(shí)，地址譯碼電路逐線訪問存儲單元。因此，可以同時(shí)訪問連接到被選擇行的所有單元。數(shù)據(jù)速率因而比采用單個(gè)單元訪問方法時(shí)快得多。
同樣根據(jù)第三方面，晶體管基的地址譯碼電路具有由晶體管元件的低功耗造成的低功耗。
結(jié)合附圖，從下列詳細(xì)描述中，其它的情況和優(yōu)點(diǎn)將變得明顯。


詳細(xì)的描述將參照附圖，其中相似的參考號表示相似的元件，其中圖1示出了存儲器件；圖2是用于圖1所示存儲器件中的薄膜晶體管存儲器陣列的平面圖；圖3A是薄膜晶體管存儲單元在寫入操作之前沿圖2中剖面線3-3的剖面圖；圖3B是薄膜晶體管存儲單元在寫入操作之后沿圖2中剖面線3-3的剖面圖；圖4示出了薄膜晶體管存儲單元的傳輸特性；圖5是薄膜晶體管存儲單元變通實(shí)施方案的剖面圖；圖6示出了圖2所示存儲器陣列的寫入方案；圖7A是圖2所示存儲器陣列的一個(gè)列的示意圖；圖7B示出了圖2所示存儲器陣列讀出方案中的外加電壓；圖7C示出了從圖7B所示讀出方案得到的電流；圖8示出了圖1所示存儲器件的地址譯碼器；而圖9-15示出了制造薄膜晶體管存儲器陣列的方法。
具體實(shí)施例方式
下面利用優(yōu)選實(shí)施方案和附圖來描述存儲器件。
圖1示出了存儲器件10。存儲器件10可以是例如存儲器卡，并可以基于薄膜技術(shù)。存儲器件10包括存儲單元的存儲器陣列100。存儲器陣列100被耦合到行地址譯碼器120和多路復(fù)用器140。多路復(fù)用器140被耦合到輸入/輸出(I/O)器件150。存儲器陣列100中的存儲單元(圖1中未示出)可以是三端器件，例如薄膜晶體管(TFT)器件和其他的晶體管器件。
存儲器陣列100將數(shù)據(jù)存儲在存儲器件10中。地址譯碼器120被耦合到存儲器件10的柵線110。地址譯碼器120根據(jù)地址指令而訪問被選擇的存儲單元200的行。多路復(fù)用器140被耦合到存儲器陣列100的數(shù)據(jù)線130。多路復(fù)用器140將來自各數(shù)據(jù)線130的各信號組合并多路復(fù)合到I/O器件150。I/O器件150用作存儲器件10的輸入接收器和輸出緩沖器，并與外部器件例如驅(qū)動器進(jìn)行通信。
圖2是圖1所示TFT存儲器陣列100的平面圖。存儲器陣列100包括柵線行110和數(shù)據(jù)線列130。存儲單元200位于數(shù)據(jù)線130與柵線110的交叉點(diǎn)處。各個(gè)數(shù)據(jù)線130被耦合到由柵線172控制的p溝道薄膜晶體管170。參照圖3A和3B來詳細(xì)地討論示例性存儲單元200。
在圖2中，存儲器陣列100包括在24個(gè)存儲單元200處交叉的6個(gè)柵線110和4個(gè)數(shù)據(jù)線130。實(shí)際上，在存儲器陣列100中可以包括任何數(shù)目的柵線110、數(shù)據(jù)線130和存儲單元200。
襯底160可以是例如半導(dǎo)體襯底，例如單晶硅晶片。單晶硅晶片可以包括CMOS器件。作為變通，襯底160可以是玻璃，例如Corning1737。襯底160還可以是塑料，例如聚酰亞胺。由于用來生產(chǎn)存儲器件10的制造方法的溫度比較低，故玻璃和塑料材料能夠被用來形成襯底160。
數(shù)據(jù)線130可以是薄的例如硅的半導(dǎo)體材料條。數(shù)據(jù)線130能夠被淀積成襯底160上的硅層，隨后被圖形化以形成數(shù)據(jù)線條130。硅可以是用例如等離子體增強(qiáng)化學(xué)氣相淀積(PBCVD)方法淀積的非晶硅。作為變通，硅條也可以是多晶硅、結(jié)晶硅、或諸如SiGe、Ge、SiC、GaAs的半導(dǎo)體、以及有機(jī)半導(dǎo)體。數(shù)據(jù)線130的厚度可以約為例如1000，數(shù)據(jù)線130的厚度可以根據(jù)用來形成數(shù)據(jù)線130的材料而變化。
p溝道TFT 170可以被用作存儲器陣列100的電阻性負(fù)載元件。p溝道TFT 170可以與至存儲單元200的柵線脈沖同步，從而在存儲器件10的空載期間節(jié)省功率?？梢杂美绾唵蔚膎溝道電路或電阻性電路來代替p溝道TFT 170。
下面參照圖3A和3B來詳細(xì)地討論存儲單元200的結(jié)構(gòu)。
圖3A是TFT存儲單元200在寫入操作之前的沿圖2剖面線3-3的剖面圖。數(shù)據(jù)線130上的鄰近存儲單元200也被示出了。圖3B是存儲單元200在寫入操作之后的沿剖面線3-3的剖面圖。
存儲單元200是三端晶體管器件。存儲單元200可以是制作在柵線110與數(shù)據(jù)線130交叉點(diǎn)處的薄膜晶體管。存儲器陣列100因而可以包括數(shù)目等于柵線110與數(shù)據(jù)線130交叉點(diǎn)數(shù)目的存儲單元200。
存儲單元200包含數(shù)據(jù)線130的溝道區(qū)132、數(shù)據(jù)線130的源區(qū)134、數(shù)據(jù)線130的漏區(qū)136、具有溝道區(qū)132上淀積的柵絕緣層212和浮柵214上淀積的柵絕緣層216的柵絕緣體211、以及在柵絕緣體212上延伸的柵線110。與柵絕緣體216接觸的柵線110部分，用作TFT存儲單元200的柵電極218。
柵絕緣層212、216可以是介電材料層。如圖3A和3B所示，柵絕緣體212和216可以是在浮柵214二側(cè)的分隔層。作為變通，柵絕緣體212和216可以被制作成連續(xù)量的介電材料，以浮柵214埋置在單層中。柵絕緣層212和216可以由例如二氧化硅(SiO2)、氮化硅(Si3N4)、和其它介質(zhì)組成。當(dāng)電壓被施加到柵電極218時(shí)，柵絕緣體211將柵電極218隔離于溝道區(qū)132。柵絕緣體211可以用例如淀積-圖形化工藝來形成。柵絕緣體211的厚度根據(jù)用來形成柵絕緣體211的材料來選擇。例如，氧化物柵絕緣體的厚度可以約為1000，而氮化硅柵絕緣體的厚度可以約為3000。
浮柵214由導(dǎo)電材料制成。適合于制作浮柵214的材料的例子包括諸如W、Al、Cr、TiW、以及Cu之類的金屬。也可以采用諸如摻雜的多晶硅膜的摻雜的多晶硅層。浮柵214的厚度可以約為例如300，并可以用圖形化和腐蝕工藝制作成條。
柵線110(因而也是柵電極218)是包括擴(kuò)散性金屬的導(dǎo)體。擴(kuò)散性金屬在外加電場下可移動，并能夠通過相鄰材料沿外加電場的方向擴(kuò)散。適合于用作擴(kuò)散性金屬的材料的例子包括銀、釩、以及其它擴(kuò)散性金屬?？梢杂脠D形化和腐蝕工藝，將柵線110制作成條。如圖3A和3B所示，柵線110可以被再腐蝕成窄于浮柵214。
如圖3A和3B所示，可以用對部分?jǐn)?shù)據(jù)線130進(jìn)行摻雜的方法來形成源區(qū)和漏區(qū)134和136。作為變通，也可以借助于在數(shù)據(jù)線130上淀積諸如金屬硅化物的金屬-半導(dǎo)體合金的方法來形成源和漏。存儲單元200被排列成行，而存儲單元200的源區(qū)134用作鄰近存儲單元200的漏區(qū)136。同樣，存儲單元200的漏區(qū)136用作鄰近存儲單元200的源區(qū)134。因此，各個(gè)源和各個(gè)漏實(shí)際上是源/漏。
根據(jù)圖3A和3B所示的實(shí)施方案，延伸在柵絕緣體216上的部分柵線110，用作晶體管的存儲單元200的柵電極218。在寫入操作過程中，柵電極部分218通過柵絕緣體216擴(kuò)散，從而改變晶體管存儲單元200的柵電容。存儲單元200柵電容的變化，改變了存儲單元200的晶體管電流-電壓特性?？梢越柚趶拇鎯卧?00讀取的電流而探測到電流-電壓特性的變化。下面詳細(xì)地討論存儲單元200的讀出和寫入功能。
現(xiàn)在參照圖3A、3B和4來詳細(xì)地討論存儲單元200的寫入過程。
參照圖3A，在寫入過程之前，浮柵214被隔離在柵絕緣層212和216中。換言之，在柵線110與浮柵214之間沒有導(dǎo)電路徑。此狀態(tài)被示于圖3A中。在此狀態(tài)下，柵到溝道的電容，即柵電容Cg為Cg=ϵ0d1ϵ1A1+d2ϵ2A2]]>其中，ε0是真空的電磁介電常數(shù)，ε1是絕緣體層216的電磁介電常數(shù)，ε2是絕緣體層212的電磁介電常數(shù)，A1是柵電極218的面積，A2是浮柵214的面積，d1是浮柵214上方絕緣體層216的厚度，而d2是浮柵214下方絕緣體層212的厚度。
在此狀態(tài)下，存儲單元200具有比較低的柵電容Cg。存儲單元200在寫入之前的低的柵電容狀態(tài)可以對應(yīng)于存儲單元200的二元狀態(tài)“0”。但此約定是任意的，二元狀態(tài)“0”可以重新規(guī)定為“1”或其它任何符號值。
圖3B示出了寫入操作之后的存儲單元200。在寫入操作之后，存儲單元200中的位能夠被任意地規(guī)定二元值“1”或其它任何的符號值。借助于在存儲單元200上施加諸如高的柵電壓的驅(qū)動源電位，來對存儲單元進(jìn)行寫入。高的柵電壓引起導(dǎo)電元素即柵電極部分218擴(kuò)散到浮柵214。此擴(kuò)散的元素在其擴(kuò)散通過柵絕緣層216時(shí)就產(chǎn)生導(dǎo)電路徑CP。
浮柵214起擴(kuò)散勢壘的作用，以防止從柵電極218擴(kuò)散的金屬擴(kuò)散進(jìn)入浮柵214下方的柵絕緣層212中。
在寫入操作之后，浮柵214沿導(dǎo)電路徑CP被電耦合到柵電極218(以及柵線110)。這一耦合改變了存儲單元200的柵電容Cg。此柵電容Cg現(xiàn)在由下式根據(jù)距離d2和面積A2來確定Cg=ϵ0ϵ2A2d2]]>因此，在寫入操作之后，柵電容Cg增大。柵電容Cg的變化被反映在存儲單元200的晶體管傳輸特性中，或源-漏電流對柵電壓的特性(I-V)中。借助于例如在被選擇的源-漏與柵電壓下讀出的電流，能夠探測到存儲單元200的I-V特性。
根據(jù)圖3A和3B所示的實(shí)施方案，存儲器陣列100中的存儲單元200能夠存儲二個(gè)二元狀態(tài)。此二元狀態(tài)可被探測為存儲單元200的柵電容Cg的變化。
圖4示出了圖3A和3B所示的TFT存儲單元200在寫入操作之前和之后的傳輸特性。
圖4所示的數(shù)據(jù)點(diǎn)表示示例性存儲單元200的模擬I-V特性。其I-V曲線是用aim-spice模型和多晶硅TFT的實(shí)驗(yàn)數(shù)據(jù)推導(dǎo)的。
在此例子中，存儲單元200是1μm×μm的存儲單元，其柵線110的寬度為0.5μm。浮柵214位于溝道區(qū)132上方20nm。傳輸曲線是在源-漏電壓為3V下的。在約為1V的柵電壓范圍內(nèi)，寫入之前與之后的源-漏電流比約為1∶9。存儲單元200中的電流比在讀出操作過程中足以區(qū)分存儲單元200的狀態(tài)。
圖5是TFT存儲單元400的另一實(shí)施方案的剖面。此TFT存儲單元400具有多層?xùn)沤^緣體和浮柵。存儲單元400能夠存儲4個(gè)不同存儲器狀態(tài)即位中的一個(gè)。多個(gè)存儲單元400能夠被包括在一個(gè)存儲器件中，例如在圖1所示的存儲器件10中。
存儲單元400是制作在柵線310與數(shù)據(jù)線330的交叉點(diǎn)處的薄膜晶體管。存儲器件(未示出)能夠包括數(shù)目等于柵線310與數(shù)據(jù)線330的交叉點(diǎn)數(shù)目的存儲單元400。
圖5所示實(shí)施方案的數(shù)據(jù)線330部分包含半導(dǎo)體條331、位于源接觸區(qū)335上方的源電極334、溝道區(qū)432、以及位于漏接觸區(qū)337上方的漏電極336。晶體管存儲單元400包含源和漏電極以及接觸區(qū)、包含層412A、412B、412C和412D的柵絕緣體412、浮柵414A、414B、414C、以及延伸在柵絕緣層412A上方的柵線310的柵電極部分315。與柵絕緣體層412A接觸的柵線310的柵電極部分315，用作TFT存儲單元400的柵電極。在存儲單元400中，可以借助于例如在半導(dǎo)體條331上淀積諸如金屬硅化物的金屬-半導(dǎo)體合金來形成源和漏電極334和336。
柵線310可以包含擴(kuò)散性金屬層316和導(dǎo)電金屬層318。導(dǎo)電金屬層318可以由例如鋁或銅組成。有利的是，導(dǎo)電層318可以是非擴(kuò)散性的，或擴(kuò)散性比擴(kuò)散性金屬層316差。導(dǎo)電層318因此能夠用作存儲器陣列100的穩(wěn)定的總線。存儲器件10中的柵線110(圖3A)可以具有相似的雙金屬構(gòu)造。
存儲單元400包括4個(gè)柵絕緣體層412A、412B、412C和412D，各能夠被擴(kuò)散金屬的導(dǎo)電元素?cái)U(kuò)散。各個(gè)層412A、412B、412C和412D可以是介電材料層，且各層可以具有不同的介電常數(shù)。采用不同介電常數(shù)的絕緣層，提供了在存儲單元400中選擇金屬擴(kuò)散長度和柵電容Cg的靈活性。層412A、412B、412C和412D的面積也可以被改變。通常，數(shù)目為n+1的位狀態(tài)能夠被存儲在存儲單元中，其中n是存儲單元中的浮柵數(shù)目。在存儲單元400中，由于存儲單元400包括3個(gè)浮柵414A、414B、414C，故能夠存儲4個(gè)位狀態(tài)。
借助于在存儲單元400上施加4個(gè)不同寫入電壓中被選擇的一個(gè)，能夠在存儲單元400中產(chǎn)生4個(gè)不同位狀態(tài)中的每一個(gè)。各個(gè)浮柵414A、414B、414C的擴(kuò)散性金屬能夠被選擇，以便在不同的電壓下通過鄰近的介電材料層進(jìn)行擴(kuò)散。
相似于柵線310的雙金屬柵線能夠被包括在具有存儲單元200的存儲器陣列100中。作為變通，各個(gè)電極能夠在各個(gè)存儲單元200和400上方，柵線的底下被分別圖形化。各個(gè)柵電極不必延伸到柵線的整個(gè)長度。
現(xiàn)在參照圖6來討論存儲器陣列100的寫入操作。
圖6示出了對薄膜晶體管存儲器陣列100中的存儲單元200進(jìn)行寫入的方法。在圖6中，存儲單元200被示意地是為晶體管。在此寫入方案中使用了3種特征電壓V1、Vm、Vh。
為了對被選擇的存儲單元200進(jìn)行寫入，高的柵電壓Vh被施加到與被選擇的存儲單元200交叉的柵線110。中間電壓Vm被施加到所有其它未被選擇的柵線110。同時(shí)，低數(shù)據(jù)電壓V1被施加到與被選擇的存儲單元200交叉的數(shù)據(jù)線130的二端。中間電壓Vm被施加到所有其它未被選擇的數(shù)據(jù)線130的二端。
在被選擇的存儲單元200處，相對于低的源和漏電壓V1的高柵電壓Vh(亦即Vh-V1)，在被選擇的存儲單元200上引起高的電場。高電壓Vh-V1驅(qū)動導(dǎo)電元素從柵電極218通過柵絕緣體216擴(kuò)散，將柵電極218(以及柵線110)電連接到浮柵214。柵線110到浮柵214的這一耦合改變了存儲單元200的柵電容Cg，這可以用讀出操作來探測。
被選擇的柵線110上的跨越未被選擇的存儲單元200上的電壓Vh-Vm被選擇成不足以使未被選擇的存儲單元200的柵電極218擴(kuò)散。同樣，中間電壓Vm不足以引起未被選擇的存儲單元200的柵電極218擴(kuò)散。
為了對圖5所示的4位存儲單元400進(jìn)行寫入，可以施加4個(gè)不同的電壓Vh，以便得到3個(gè)不同的擴(kuò)散性金屬層414A、414B、414C的選擇性擴(kuò)散。例如，若Vm＝5V，且V1＝0V，則為了得到存儲單元400的4個(gè)位狀態(tài)，Vh可以在7V、8V、9V和10V之間變化。依賴于存儲單元400的幾何形狀和包含的材料，電壓V1、Vm和Vh的其它數(shù)值能夠被用來獲得存儲單元400中的4個(gè)位狀態(tài)。
現(xiàn)在參照圖7A-7C來討論存儲器陣列100的讀出操作。
圖7A是圖2所示存儲器陣列100的一列的示意圖，包括耦合到沿列延伸的數(shù)據(jù)線130的存儲單元200。在圖7A中，存儲單元200被用符號示為晶體管。圖7B示出了在存儲器陣列100中的存儲單元200的讀出方案中施加的電壓。圖7C示出了從存儲器陣列100的讀出方案中得到的電流。
參照圖7A，在存儲器陣列100的各個(gè)列中，各個(gè)TFT存儲單元200被串聯(lián)連接。為了讀取被選擇的存儲單元200，中間電壓V1被施加到被選擇的存儲單元200的柵電極(亦即與被選擇的存儲單元200交叉的柵線110)。同時(shí)，高柵電壓V2被施加到列上所有其它的存儲單元200。如圖7B所示。
借助于探測通過被選擇的數(shù)據(jù)線130的電流，可以探測到被選擇的存儲單元200的位狀態(tài)。例如，通過數(shù)據(jù)線130的高電流I可以表示二元狀態(tài)的“0”，而通過被選擇的數(shù)據(jù)線130的低電流I可以表示二元狀態(tài)的“1”。這些狀態(tài)被示于圖7C。但二進(jìn)制數(shù)值“0”和“1”的規(guī)定是任意的，可以根據(jù)存儲器陣列100的所需應(yīng)用來重新規(guī)定這些數(shù)值。
p溝道TFT 170用作電阻性負(fù)載元件。p溝道TFT 170可以與柵線110上的柵脈沖同步，以便在存儲單元100的空載期間節(jié)省功率。
上述的讀出操作例子被稱為存儲單元200的NAND邏輯安排。其它的安排也是可能的，例如NOR構(gòu)造，其中存儲單元被并聯(lián)連接到負(fù)載。圖5所示的存儲單元400能夠以相似于存儲單元200的方式被讀出。
根據(jù)上述實(shí)施方案，存儲單元200和400的狀態(tài)可以被探測為存儲單元200的不同的柵電容Cg數(shù)值。這些存儲單元200是三端器件，故讀出電流在讀出過程中不通過導(dǎo)電路徑CP。存儲單元200和400由于讀出電流不干擾其中的存儲機(jī)制而更堅(jiān)固耐用。
圖8是圖1所示地址譯碼器120的示意圖。地址譯碼器120被示為NAND門譯碼電路。地址譯碼器120對存儲器陣列100的柵線110進(jìn)行尋址。
地址譯碼器120包括地址線L1、L2、…、LM，存儲器陣列100的每一個(gè)柵線110有一個(gè)地址線。各個(gè)地址線L1、L2、…、LM通過一個(gè)或多個(gè)晶體管124沿線122被耦合到柵線110。晶體管124可以是例如n溝道晶體管。V1和V2是偏壓。
組合信號被施加到地址線L1、L2、…、LM，以便對存儲單元200進(jìn)行尋址。例如，為了讀取對應(yīng)于存儲器陣列100中的第一柵線110的第一行線R1，將正脈沖施加到地址線L1、L2、L3。正脈沖將地址線L1、L2、L3上的所有n溝道晶體管124開通。存儲器陣列中行線R1上的電壓被保持在電壓V1。在這種情況下，低電壓V1被施加到行線R1上的柵電極，而比較高的電壓V2被施加到其它的行線R1-RN。
地址線L1、L2、…、LM的數(shù)目M與行線R1、R2、…、RN的數(shù)目N之間的關(guān)系被表示為N=M!NT!(M-NT)!]]>其中，NT是每行地址線上的晶體管的數(shù)目。相似的電路也可以被用于存儲器件10的數(shù)據(jù)線譯碼器。
采用圖8所示的NAND譯碼電路120的優(yōu)點(diǎn)是，譯碼電路120能夠與TFT存儲器陣列100單片制造。存儲器陣列100和譯碼電路120的制造可以不通過腐蝕而進(jìn)行，并可以包括自對準(zhǔn)TFT制造。譯碼電路120的制造因而與存儲器陣列100兼容。自對準(zhǔn)工藝的使用，使得能夠以低的制造成本來獲得高密度陣列。而且，由于用晶體管器件來制造譯碼電路120，故譯碼電路120能夠以比較低的功率要求而高速運(yùn)行。
進(jìn)一步的優(yōu)點(diǎn)是，能夠同時(shí)訪問連接到被選擇的行的所有存儲單元。這使得能夠?qū)Υ鎯ζ麝嚵羞M(jìn)行高速并行讀出和寫入。
圖9-15示出了制造薄膜晶體管存儲器陣列的方法。參照存儲單元和相鄰單元來描述存儲器陣列的構(gòu)造。此方法能夠被用來制造如圖2、3A和3B所示的包括存儲單元200的存儲器陣列100。
圖9A、10A、11A、12A、13A、14A、和15A示出了從圖2中剖面線Y-Y’看到的存儲單元200各個(gè)制造階段的剖面圖。圖9B、10B、11B、12B、13B、14B、和15B示出了從圖2中剖面線X-X’看到的存儲單元200各個(gè)制造階段的剖面圖。
參照圖9A和9B，制造工藝以提供襯底160開始。襯底160可以是例如諸如單晶硅晶片的半導(dǎo)體襯底。單晶硅晶片可以包括CMOS器件。作為變通，襯底160可以是玻璃，例如Corning 1737。襯底160還可以是諸如聚酰亞胺的塑料。由于用來生產(chǎn)存儲器件10的制造方法的溫度比較低，故玻璃和塑料材料能夠被用來制作襯底。
半導(dǎo)體層500被淀積在襯底160上。半導(dǎo)體層500可以是例如用PECVD方法淀積的非晶硅。利用激光或熱退火，非晶硅能夠被轉(zhuǎn)變成多晶硅。硅也能夠被淀積成多晶硅。作為變通，硅條可以是例如結(jié)晶硅、諸如SiGe、Ge、SiC、GaAs的半導(dǎo)體、以及有機(jī)半導(dǎo)體。半導(dǎo)體層500的厚度可以約為例如1000。
參照圖10A和10B，半導(dǎo)體層500被圖形化以形成沿被制造的存儲器陣列的列延伸的條502?？梢杂霉饪萄谀?腐蝕工藝來圖形化半導(dǎo)體層500。
參照圖11A和11B，介電層504被淀積在襯底160和條502上。介電層504可以是例如二氧化硅(SiO2)、氮化硅(Si3N4)、以及其它介質(zhì)。淀積工藝可以是例如CVD、PECVD、以及其它淀積工藝。根據(jù)用來形成介電層504的材料來選擇介電層504的厚度。例如，氧化物介電層504的厚度可以約為例如1000，而氮化硅介電層504的厚度可以約為例如3000。
在淀積介電層504之后，柵層506被淀積在介電層504上。柵層506可以是例如浮柵層。柵層506可以是導(dǎo)電材料。適合于制作柵層506的材料的例子包括諸如W、Al、Cr、TiW和Cu的金屬。作為變通，也可以采用諸如摻雜的多晶硅的多晶硅層。柵層506的厚度可以約為例如300?？梢杂美鏒C或RF濺射淀積工藝和其它淀積工藝來淀積柵層506。
參照圖12A和12B，介電層504和柵層506被圖形化。在圖形化過程中，光抗蝕劑掩模層508被置于柵層506上。然后對柵層506和介電層504進(jìn)行腐蝕。腐蝕劑不腐蝕條502或襯底160。
參照圖13A和13B，介電層504之間的半導(dǎo)體條502的區(qū)域510被摻雜，以形成半導(dǎo)體條502中的源/漏。摻雜的區(qū)域510將作為完成的存儲器陣列中的源區(qū)和漏區(qū)。位于二個(gè)存儲單元之間的摻雜的區(qū)域用作一個(gè)存儲單元的源區(qū)和鄰近存儲單元的漏區(qū)。摻雜工藝可以包括諸如激光摻雜、熱退火、或離子注入之類的工藝。在摻雜工藝中，用來腐蝕柵層506和介電層504的光抗蝕劑掩模層508(圖12A和12B)，也用作摻雜掩模。
如在圖5所示的存儲單元400中那樣，借助于在半導(dǎo)體條502上淀積導(dǎo)體，也可以形成源/漏。此工藝可能需要分別的掩模來形成導(dǎo)體。
參照圖14A和14B，清除光抗蝕劑掩模508。然后在存儲器陣列上淀積介電層512。介電層512可以由諸如用來形成介電層504的材料制成?？梢杂美鏑VD、PECVD、以及其它淀積工藝來淀積介電層512。
接著，在介電層512上淀積擴(kuò)散金屬層514。擴(kuò)散金屬層514可以是例如銀、釩以及其它擴(kuò)散性金屬。可以用例如DC或RF濺射淀積工藝以及其它淀積工藝來淀積擴(kuò)散金屬層14。
參照圖15A和15B，擴(kuò)散金屬層14被圖形化，以形成柵線110?？梢杂脠D形化和腐蝕方法，將擴(kuò)散金屬層514圖形化成條。圖15A和15B示出了存儲器陣列的完成部分，包括圖3A和3B所示的存儲單元200。柵線110可以被重新腐蝕成小于浮柵214。
可以以相似于上述方法的方式來制造圖5所示的存儲單元400。在此情況下，為了形成存儲單元400中變通的浮柵/介電層，需要多個(gè)淀積工藝。為了形成雙金屬柵線310，也需要二步淀積工藝。
根據(jù)上述方法，可以用與用來形成存儲器陣列100中的源/漏相同的掩模508來圖形化柵層506和絕緣體540。單個(gè)掩模的采用縮短了制造存儲器陣列100的時(shí)間并降低了成本。
此外，可以用諸如PECVD和濺射淀積的溫度比較低的工藝來制造存儲器陣列100。這使得能夠采用價(jià)廉的玻璃或塑料襯底160。
在存儲器件10中，線110和130被分類成列或行，這是任意的。可以根據(jù)存儲器件10的應(yīng)用而重新規(guī)定列和行的分類。
存儲器件10能夠被用于廣泛的電器中。一種電器可以是具有存儲模塊的計(jì)算裝置。存儲模塊可以包括一個(gè)或多個(gè)用來長期存儲的存儲器件10，并能夠被用于諸如膝上計(jì)算機(jī)、個(gè)人計(jì)算機(jī)、以及服務(wù)器之類的裝置中。
雖然參照示例性實(shí)施方案描述了存儲器件10，但對于本技術(shù)領(lǐng)域的熟練人員來說，顯然有許多修正，且本公開被認(rèn)為覆蓋了其各種變化。
權(quán)利要求
1.一種對包含多個(gè)三端存儲單元(200，400)的存儲器陣列(100)進(jìn)行寫入的方法，此方法包含將寫入電壓施加到被選擇的存儲單元(200，400)，此寫入電壓使導(dǎo)電元素通過被選擇的存儲單元(200，400)擴(kuò)散，并改變存儲單元(200，400)的電容。
2.權(quán)利要求1的方法，其中施加寫入電壓的步驟包含將電壓施加到被選擇的存儲單元(200，400)的柵電極(218，315)。
3.權(quán)利要求2的方法，其中施加寫入電壓的步驟包含將中間電壓施加到存儲器陣列(100)中未被選擇的數(shù)據(jù)線(130)；以及將中間電壓施加到存儲器陣列(100)中未被選擇的柵線(110)。
4.權(quán)利要求2的方法，其中被選擇的存儲單元(200，400)包括柵絕緣體(211，412)，施加寫入電壓的步驟包含施加足以使柵電極(218，315)的導(dǎo)電元素通過柵絕緣體(211，412)擴(kuò)散的寫入電壓。
5.權(quán)利要求4的方法，其中被選擇的存儲單元(200，400)包括鄰近柵絕緣體(211，412)的至少一個(gè)浮柵(214，414A，414B，414C)，施加寫入電壓的步驟包含使導(dǎo)電元素通過絕緣體(211，412)擴(kuò)散，致使導(dǎo)電元素形成從柵電極(218，315)到浮柵(214，414A，414B，414C)的導(dǎo)電路徑。
6.權(quán)利要求2的方法，其中被選擇的存儲單元(200，400)包含多個(gè)浮柵(414A，414B，414C)，施加寫入電壓的步驟包含施加至少二個(gè)寫入電壓中的一個(gè)，以便使導(dǎo)電元素從一個(gè)浮柵(414A，414B，414C)擴(kuò)散到另一個(gè)浮柵(414A，414B，414C)。
7.權(quán)利要求1的方法，其中的三端存儲單元(200，400)包含至少一個(gè)浮柵(214，414A，414B，414C)、柵絕緣體(211，412)、溝道區(qū)(132，432)、源(134，334)、以及漏(136，436)。
8.權(quán)利要求7的方法，其中的三端存儲單元(200，400)包含3個(gè)浮柵(414A，414B，414C)。
9.權(quán)利要求7的方法，其中的導(dǎo)電元素包含擴(kuò)散性金屬。
10.權(quán)利要求1的方法，其中的三端存儲單元(200，400)是晶體管。
全文摘要
一種存儲器件包含薄膜晶體管存儲單元的存儲器陣列。存儲單元包括被絕緣體分隔于柵線的柵電極部分的浮柵。柵電極部分包括在施加寫入電壓時(shí)通過絕緣體擴(kuò)散的擴(kuò)散性導(dǎo)體。擴(kuò)散性導(dǎo)體形成通過絕緣體的導(dǎo)電路徑，使柵線耦合到浮柵，改變了柵電容因而也是存儲單元的狀態(tài)。存儲單元是三端器件，讀出電流在讀出過程中不通過存儲單元中的導(dǎo)電路徑(CP)。由于讀出電流不干擾存儲單元中的存儲機(jī)制，故使存儲單元變得堅(jiān)固耐用?？梢杂檬褂猛粋€(gè)掩模的多個(gè)步驟來制造存儲器陣列。
文檔編號G11C16/02GK1407615SQ0213019
公開日2003年4月2日 申請日期2002年8月23日 優(yōu)先權(quán)日2001年8月23日
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