專利名稱：可延長更新周期的動態(tài)隨機存取存儲器電路的制作方法
技術領域：
本發(fā)明提供一種動態(tài)隨機存取存儲器電路，尤指一種可延長更新周期的動態(tài)隨機存取存儲器電路。
背景技術：
動態(tài)隨機存取存儲器已很普遍地應用在電腦或是手提裝置中，而動態(tài)隨機存取存儲器內所儲存的資料可不斷地被改變，一個動態(tài)隨機存取存儲器的晶片中通常具有許多個存儲器單元，每一存儲器單元內的資料均可被寫入或讀取許多次。
請參閱圖1，圖1為習知動態(tài)隨機存取存儲器電路10的示意圖。動態(tài)隨機存取存儲器電路10包含有復數個動態(tài)隨機存取存儲器單元(DRAM cell)20，一位元線隔離電路(bit line isolation circuit)30，以及一偵測放大器(sensing amplifier)40。每一存儲器單元20包含有一MOS晶體管21以及一與其串聯的電容22，MOS晶體管21的漏極23連接至位元線(bit line，BL)26或是反位元線(bit line bar，BLB)27，MOS晶體管21的柵極(gate)24連接至字元線(word line，WL)28，而MOS晶體管21的源極(source)25則連接至同一存儲器單元20的電容22，電容22的一端連接至一板線(plate line)29。位元線隔離電路30用來分隔偵測放大器40及復數個存儲器單元20，其包含有二晶體管31，二晶體管31的柵極相連接。偵測放大器40已記錄于許多先前資料中，在此不再多加贅述。動態(tài)隨機存取存儲器電路10另包含一電壓均衡器(voltage equalizer)VEQ，電連接于位元線26及反位元線27，用來于讀取存儲器單元20內的資料前均衡位元線26及反位元線27的電位，并且將板線29的電壓VPL固定在系系統電壓VCC的一半。
動態(tài)隨機存取存儲器單元20的電容22用來儲存資料，然而使用電容來儲存資料常遇見的問題就是電容兩端的電位差會隨時間而遞減，因此電容所儲存的資料每隔一段時間就必需被更新。在正常的運作下，板線29的電壓VPL維持在系統電壓的一半VCC/2，若是晶體管21的柵極24的電壓為系統電壓VCC，則電容22兩端的電位差最高僅可為((VCC/2)-VGS)，其中VGS為晶體管21的柵極-源極電壓，這使得電容22兩端的電位差所剩無幾。舉例來說，假設系統電壓VCC為3.3V，且晶體管21的柵極-源極電壓VGS為0.7V，則電容22兩端的電位差只剩下0.95V，即使電容22兩端的電位差沒有衰減，0.95V也近似于易產生誤判的邏輯數字0(假設0V所對應的邏輯數字為0)。除此之外，位元線隔離電路30亦會將位元線26及反位元線27的電位拉低柵極/源極電位差VGS(0.7V)。
為了改善位元線26及反位元線27的電位，晶體管31可安裝一電荷泵(charge pump)來彌補位元線26及反位元線27的電壓降，另外，電荷泵也可加入晶體管21來彌補資料讀進電容22前的VGS壓降。然而這些方式僅可在表面上改良電容22兩端的電位差，其幫助仍然十分有限，以前述例子來說，加入電荷泵來彌補位元線隔離電路30及晶體管21造成的壓降僅可將電容22兩端的起始電位差提升至1.65V，并且加入電荷泵不僅不方便，且非常的昂貴，最大的問題是，動態(tài)隨機存取存儲器電路10仍然時常需要進行更新。

發(fā)明內容
因此，本發(fā)明的主要目的在于提供一種可延長更新周期的動態(tài)隨機存取存儲器電路，其更新周期會被延長以解決上述問題。
為達成上述目的，本發(fā)明的一種可延長更新周期的動態(tài)隨機存取存儲器電路，其包含有復數個動態(tài)隨機存取存儲器單元，每一存儲器單元的第一端連接于一位元線，第二端連接于一板線，第三端連接于一字元線；一偵測放大器，電連接于該存儲器單元，用來更新或讀取該存儲器單元內的資料；以及一位元線隔離器，用來隔離不同的位元線及限制該位元線的電壓；其中，該偵測放大器可改變該位元線及該板線的電壓來將資料寫入該存儲器單元。
相較于習知技術，本發(fā)明可延長更新周期的動態(tài)隨機存取存儲器電路的存儲器單元兩端的電位差幾乎是整個系統電壓，因此更新存儲器單元的頻率會被降低，如此可節(jié)省電源。此外，位元線及板線之間的高電位差可省去使用電荷泵，進一步降低電源消耗量及動態(tài)隨機存取存儲器電路的制成費用。


圖1為習知動態(tài)隨機存取存儲器電路的示意圖；圖2為本發(fā)明可延長更新周期的動態(tài)隨機存取存儲器電路的示意圖。
圖示的符號說明50動態(tài)隨機存取存儲器電路 51板線52位元線 53字元線60動態(tài)隨機存取存儲器單元 61晶體管
62電容63漏極64柵極65源極70位元線隔離電路 71晶體管80偵測放大器減少更新存儲器單元60的頻率可由增加電容62二端的電位差著手，在本實施例中，板線51與電壓均衡器VEQ已被中斷，因此處于漂浮狀態(tài)，位元線52在系統電壓VCC扣除位元線隔離電路70的晶體管71的柵極/源極電位差VGS的電位，亦即VCC-VGS。以先前技術所使用的數據為例，當系統電壓VCC為3.3V，柵極/源極電位差VGS為0.7V時，在寫入資料的過程中電容62兩端的電位差為2.6V。相較于習知加入電荷泵的技術，電容62兩端的電位差增加了0.95V，當然在本實施例中，位元線隔離電路70及存儲器單元60亦可加入電荷泵來將電容62兩端的電位差提升至3.3V。由于電容62兩端的電位差獲得提升，電容62所儲存的電荷衰減至無法被正確辨識的時間也就相對的拉長，因此同一時間內存儲器單元60需要被更新的次數便可降低，除此之外，即使降低系統電壓VCC，移除電荷泵，電容62兩端的電位差仍可維持在相當的水準。
相較于習知技術，本發(fā)明可延長更新周期的動態(tài)隨機存取存儲器電路50的存儲器單元60兩端的電位差幾乎是整個系統電壓，因此更新存儲器單元60的頻率會被降低，如此可節(jié)省電源。此外，位元線52及板線51之間的高電位差可省去使用電荷泵，進一步降低電源消耗量及動態(tài)隨機存取存儲器電路50的制成費用。
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明申請專利范圍所做的均等變化與修飾皆應屬本發(fā)明專利的涵蓋范圍。
權利要求
1.一種可延長更新周期的動態(tài)隨機存取存儲器電路，其特征是其包含有一動態(tài)隨機存取存儲器單元，其第一端連接于一位元線，第二端連接于一板線；以及一偵測放大器，電連接于該存儲器單元，用來更新或讀取該存儲器單元內的資料；其中該偵測放大器可改變該位元線及該板線的電壓來將資料寫入該存儲器單元。
2.如權利要求1所述的電路，其特征是該板線具有一漂浮電位。
3.如權利要求2所述的電路，其特征是其另包含一電壓均衡器，電連接于該位元線及該板線，用來于讀取該存儲器單元內的資料前均衡該位元線及該板線的電位。
4.如權利要求1所述的電路，其特征是其另包含一位元線隔離器，用來隔離不同的位元線及限制該位元線的電壓。
5.如權利要求1所述的電路，其特征是該存儲器單元具有一第三端，連接于一字元線，該字元線會于欲更新或讀取該存儲器單元內的資料時被開啟。
6.如權利要求5所述的電路，其特征是該存儲器單元包含一晶體管及一電容，該第三端為該晶體管的柵極。
7.一種可延長更新周期的動態(tài)隨機存取存儲器電路，其特征是其包含有復數個動態(tài)隨機存取存儲器單元，每一存儲器單元的第一端連接于一位元線，第二端連接于一板線，第三端連接于一字元線；一偵測放大器，電連接于該存儲器單元，用來更新或讀取該存儲器單元內的資料；以及一位元線隔離器，用來隔離不同的位元線及限制該位元線的電壓；其中，該偵測放大器可改變該位元線及該板線的電壓來將資料寫入該存儲器單元。
全文摘要
本發(fā)明提供一種可延長更新周期的動態(tài)隨機存取存儲器電路，其包含有一動態(tài)隨機存取存儲器單元，其第一端連接于一位元線，第二端連接于一板線，第三端連接于一位元線，以及一偵測放大器，電連接于該存儲器單元，用來更新或讀取該存儲器單元內的資料；該偵測放大器可于開啟該字元線時通過改變該位元線及該板線的電壓來將資料寫入該存儲器單元；相較于習知技術，本發(fā)明動態(tài)隨機存取存儲器電路的存儲器單元兩端的電位差幾乎是整個系統電壓，因此更新存儲器單元的頻率會被降低，如此可節(jié)省電源；此外，位元線及板線之間的高電位差可省去使用電荷泵，進一步降低電源消耗量及動態(tài)隨機存取存儲器電路的制成費用。
文檔編號G11C11/401GK1402257SQ02126998
公開日2003年3月12日 申請日期2002年7月30日 優(yōu)先權日2001年8月7日
發(fā)明者林大成, 陳瑞隆, 黃世煌 申請人:聯華電子股份有限公司