專利名稱：Lsi、鐵道用失效保護(hù)lsi、電子裝置、鐵道用電子裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及內(nèi)置了微處理器的半導(dǎo)體芯片，特別地涉及鐵道中的信號系統(tǒng)那樣需 要高安全性的控制系統(tǒng)中所使用的半導(dǎo)體芯片。
背景技術(shù)：
在鐵道中的信號系統(tǒng)那樣需要高安全性的控制系統(tǒng)中，根據(jù)“失效保護(hù)(7 - — 一7，fail safe)”的思想來設(shè)計設(shè)備，使得即使在系統(tǒng)內(nèi)的設(shè)備發(fā)生了異常時，也不
會使系統(tǒng)陷入危險的狀態(tài)，而能夠在安全的狀態(tài)下停止。盡管在失效保護(hù)的實現(xiàn)中可靠地 檢測設(shè)備的異常是必需的，但是，在使用了微處理器的控制系統(tǒng)中，通過對處理器進(jìn)行多路 復(fù)用(多重化)而相互監(jiān)視來檢測處理器部的異常。近年來，隨著半導(dǎo)體的高集成化，在一個LSI芯片內(nèi)內(nèi)置了兩個處理器，從而使得 能夠進(jìn)行動作比較。專利文獻(xiàn)1等記載了該比較方式。非專利文獻(xiàn)1記載了實際上作成1 芯片失效保護(hù)LSI的例子。專利文獻(xiàn)1 日本特開平6-161798號公報非專禾Ij 文獻(xiàn) 1 :K. Shimamura 等"A Single-Chip Fail-Safe Microprocessor with Memory Data Comparison Feature，，，IEEE 12th Pacific Rim International Symposium on Dependable Computing(PRDC' 06) (2006 ^ 12 ^ 18-20 H )。最近，半導(dǎo)體的高集成化更加進(jìn)步，迄今，已經(jīng)能夠?qū)⒈煌鈳в谛酒闹苓呺娐穬?nèi) 置于芯片內(nèi)。為了有效地利用高速動作的處理器的性能，需要在高速下外帶大容量的存儲
ο為了使多種周邊電路和高速外部存儲器等能夠連接在芯片上，需要增加芯片和內(nèi) 置了芯片的封裝的信號管腳數(shù)。由于周邊電路的動作頻率也高速化，就需要考慮信號管腳 配置時配線延遲和電氣特性的差異。另一方面，在現(xiàn)有技術(shù)中，從確保可靠性的觀點，言及了芯片內(nèi)的處理器和比較電 路的配置，但是，對于封裝的信號管腳配置和裝置基板的部件配置，沒有言及。而且，芯片的 外部所連接的周邊電路也僅僅存在一種通用的總線，沒有考慮對多種周邊電路和高速外部 存儲器的對應(yīng)。一般地，內(nèi)置了處理器的LSI，為了在用途上保持通用性，在一個外部信號管腳上 保持多個功能，根據(jù)需要來切換功能，具有設(shè)定了所謂管腳多路復(fù)用的信號管腳的情況也 很多。由此，盡管能夠有效地使用數(shù)量被限定的信號管腳，但是對于在現(xiàn)有技術(shù)中失效保護(hù) LSI中的管腳多路復(fù)用，卻沒有考慮。

發(fā)明內(nèi)容
本發(fā)明的目的是包括LSI芯片的周邊電路而使安全性和高性能化并存。為了包括周邊電路而使安全性和高性能化并存，將與包括處理器的2個系統(tǒng)相關(guān) 的信號管腳配置在封裝的對角即相互最離開的位置，并且在與2個系統(tǒng)相關(guān)的信號管腳之間配置與共同系統(tǒng)相關(guān)的信號管腳。在共同系統(tǒng)的周邊電路具有2個的情況下，在與具有 2個位置的2個系統(tǒng)相關(guān)的信號之間的區(qū)域上配置與每1個的周邊電路相關(guān)的信號管腳。發(fā)明效果由于通過在與2個系統(tǒng)相關(guān)的信號管腳之間配置與共同系統(tǒng)相關(guān)的信號管腳，能 夠使與2個系統(tǒng)相關(guān)的信號管腳的距離成為最大，因此能夠使由電磁噪聲等單一主要原因 引起2個系統(tǒng)同時錯誤動作的可能性變得更小。


圖1是本發(fā)明的概要圖。圖2是失效保護(hù)LSI的物理結(jié)構(gòu)圖。圖3是失效保護(hù)LSI的內(nèi)部構(gòu)成圖。圖4是共同系統(tǒng)內(nèi)部總線所連接的配線的概要圖。圖5是共同系統(tǒng)內(nèi)部總線的內(nèi)部構(gòu)成圖。圖6是用于說明內(nèi)部總線的動作的時序圖。圖7是比較裝置的內(nèi)部構(gòu)成圖。圖8是交變信號發(fā)生器的動作圖。圖9是總線比較器的內(nèi)部構(gòu)成圖。圖10是兩路復(fù)用控制電路的內(nèi)部構(gòu)成圖。圖11是通用輸入輸出電路的內(nèi)部構(gòu)成圖。圖12是用于說明LSI芯片內(nèi)的邏輯電路布置和輸入輸出焊盤(‘、y Y )配置的 示意圖。圖13是用于說明LSI的外部管腳配置的示意圖。圖14是電子電路基板上的部件配置圖。圖15是第二實施例的失效保護(hù)LSI的內(nèi)部構(gòu)成圖。圖16是第二實施例的通用輸入輸出電路和管腳功能選擇器的內(nèi)部構(gòu)成圖。圖17是用于說明第二實施例的LSI芯片內(nèi)的邏輯電路布置和輸入輸出焊盤配置 的示意圖。圖18是用于說明第二實施例的LSI的外部管腳配置的示意圖。圖19是具有不同的物理結(jié)構(gòu)的失效保護(hù)LSI的概要圖。圖20是用于說明具有不同的外部管腳結(jié)構(gòu)的失效保護(hù)LSI的外部管腳配置的示 意圖。附圖符號說明10失效保護(hù)LSI11A，11B 處理器12A，12B系統(tǒng)內(nèi)內(nèi)部總線13A，13B高速存儲器接口電路14A，14B外部總線接口電路15A，15B通用輸入輸出電路20比較裝置
21共同系統(tǒng)內(nèi)部總線22系統(tǒng)總線接口電路23網(wǎng)絡(luò)接口電路25A，25B管腳功能選擇器30電子電路基板100失效保護(hù)LSI芯片200正常異常判別信號201交變信號發(fā)生器202總線比較器203兩路復(fù)用控制電路204比較不一致信號
具體實施例方式根據(jù)圖1到圖14說明本發(fā)明的第一實施例。圖1是說明本發(fā)明的概要的示意圖。 在一個LSI 10內(nèi)2系統(tǒng)搭載了包括處理器和外部接口(以下為I/F)電路的相同構(gòu)成的處 理裝置。在本實施例中，將2個系統(tǒng)稱為A系統(tǒng)和B系統(tǒng)。各自的處理裝置具有一個以上 的處理器和一個以上的外部I/F電路，它們都被連接到各個系統(tǒng)等內(nèi)的內(nèi)部總線。由于各 個系統(tǒng)等內(nèi)的處理器的處理結(jié)果出現(xiàn)在內(nèi)部總線上，因此如果通過A系統(tǒng)內(nèi)部總線和B系 統(tǒng)內(nèi)部總線所連接的比較裝置對兩者的總線的信號進(jìn)行比較，則可知道2個系統(tǒng)的處理裝 置進(jìn)行了相同的動作。通過正常異常判別信號200將表示在兩者進(jìn)行了相同動作的情況下 為正常、在兩者進(jìn)行了不同動作的情況下為異常的信號輸出到失效保護(hù)LSI芯片100的外 部。在正常的情況下，即在2個系統(tǒng)的內(nèi)部總線輸出了相同信號的情況下，比較裝置通過選 擇其一個而輸出到共同系統(tǒng)內(nèi)部總線。對于從共同系統(tǒng)內(nèi)部總線到處理裝置的輸出，比較 裝置輸出到2個系統(tǒng)的內(nèi)部總線的兩者上。通過這樣的總線單線化，2個系統(tǒng)的動作定時 (timing)不會錯開，從而使相同處理繼續(xù)。共同系統(tǒng)外部接口電路被多個連接到共同系統(tǒng) 內(nèi)部總線上。能夠?qū)⒏髯缘耐獠垦b置連接到2個系統(tǒng)的相同構(gòu)成的外部I/F和共同系統(tǒng)外 部I/F上。這樣，通過對照來自2個處理器的輸出，不用如現(xiàn)有技術(shù)那樣將被單線化的內(nèi)部 接口直接輸出到芯片的外部，通過使得一旦與共同系統(tǒng)內(nèi)部總線連接就能夠?qū)⒍鄠€外部接 口電路連接到該共同系統(tǒng)內(nèi)部總線，從而能夠連接多種周邊電路，能夠獲得LSI的性能提 尚ο換言之，由于通過設(shè)置共同系統(tǒng)內(nèi)部總線使得能夠內(nèi)置多個外部接口，因此使得 能夠?qū)⒍鄠€外部裝置直接連接到芯片上。圖2是表示本實施例的失效保護(hù)LSI的物理結(jié)構(gòu)的概要的示意圖。圖2(a)是表示 失效保護(hù)LSI 10的截面的示意圖，LSI芯片100的外部I/F信號和電源通過焊線(# >〒 P ” “ )103連接到封裝基板101，經(jīng)由在封裝基板100的下部所安裝的焊錫球104 與外部連接。LSI芯片100的上部由密封材料102保護(hù)。圖2(b)是從失效保護(hù)LSI 10中 去掉密封材料102后的狀態(tài)的俯視圖，其表示LSI芯片100通過將電路面朝向上部而配置 在封裝基板101上，并且通過焊線103連接在封裝基板101上。圖2 (c)是表示LSI芯片 100的電路面的示意圖，其表示LSI芯片100由形成了 2系統(tǒng)的處理裝置和比較裝置等邏輯電路的邏輯電路安裝區(qū)域105和用于連接信號和電源的輸入輸出焊盤區(qū)域106構(gòu)成。在本 實施例中，在LSI芯片100的左側(cè)配置了 A系統(tǒng)的處理裝置，在右側(cè)配置了 B系統(tǒng)的處理裝 置，在中央配置了共同系統(tǒng)的電路。關(guān)于芯片內(nèi)配置，后述。圖3是表示本實施例的失效保護(hù)LSI的內(nèi)部構(gòu)成和外部設(shè)備的示意圖。失效保護(hù) LSI具有2個系統(tǒng)的處理器IlA和11B、2個系統(tǒng)的內(nèi)部總線12A和12B，作為2個系統(tǒng)外 部I/F，具有高速存儲器I/F電路13A和13B、外部總線I/F電路14A和14B、通用輸入輸出 電路15A和15B。作為各自的外部裝置，在高速存儲器I/F電路13A和1 上連接了外部 RAM131A禾口 131B，在外部總線I/F電路14A和14B上連接了外部ROM 141A和141B。此夕卜， 失效保護(hù)LSI 10具有比較裝置20和共同系統(tǒng)內(nèi)部總線21，作為共同系統(tǒng)外部I/F，具有系 統(tǒng)總線I/F電路22和網(wǎng)絡(luò)I/F電路23。作為各自的外部裝置，在系統(tǒng)總線I/F電路22上 連接了系統(tǒng)總線橋221，在網(wǎng)絡(luò)I/F電路23上連接了網(wǎng)絡(luò)物理層231。從比較裝置20輸出 正常異常判別信號200。圖4是表示本實施例的共同系統(tǒng)內(nèi)部總線21所連接的配線的概要的示意圖。在 共同系統(tǒng)內(nèi)部總線21上連接了與比較裝置20之間的I/F信號205、與系統(tǒng)總線I/F電路 22之間的I/F信號222、與網(wǎng)絡(luò)I/F電路23之間的I/F信號232。I/F信號205，222，232 分別分開到用于將讀/寫要求供給到內(nèi)部總線的主端口 205M，222M，232M、和用于接受來自 內(nèi)部總線的讀/寫要求的輔助端口 205S，222S，232S。在本實施例中，盡管共同系統(tǒng)內(nèi)部總 線21所連接的3個模塊全部具有主端口和輔助端口，但是一般地，僅僅具有任何一個端口 也是可以的。2個系統(tǒng)的內(nèi)部總線12A和12B僅僅所連接的模塊數(shù)不同，由于具有與共同系 統(tǒng)內(nèi)部總線21同樣的構(gòu)成和功能，因此省略了詳細(xì)的說明，但是，例如與高速存儲器I/F電 路13A和1 之間的I/F僅僅具有輔助端口。圖5是表示本實施例的共同系統(tǒng)內(nèi)部總線21的內(nèi)部構(gòu)成及所連接的配線的細(xì)節(jié) 的示意圖。在圖5中，為了使信號的流向容易分開，分開示出了主端口和輔助端口。共同系 統(tǒng)內(nèi)部總線21由總線控制電路211和向各個端口的配線構(gòu)成?？偩€控制電路211由請求 控制電路212和響應(yīng)控制電路213構(gòu)成。各個主端口由地址(輸出)、寫數(shù)據(jù)(輸出)、命 令(輸出)、授權(quán)(7，>卜)(輸入)、讀數(shù)據(jù)(輸入)、有效(K 'J 7 K )(輸入)這6種 信號構(gòu)成。各個輔助端口由地址(輸入)、寫數(shù)據(jù)(輸入)、命令(輸入)、占線(e ^—) (輸出)、端口序號(輸出)、讀數(shù)據(jù)(輸出)、有效(輸出)這7種信號構(gòu)成。輸入輸出的 方向是從各個端口對著總線控制電路211。請求控制電路212調(diào)停來自各個主端口的傳輸 要求，將地址進(jìn)行解碼，選擇輸出目的地的輔助端口?？偩€調(diào)停和地址編碼是已知的技術(shù)， 詳細(xì)的說明省略。響應(yīng)控制電路213調(diào)停來自各個輔助端口的讀數(shù)據(jù)送還要求，并輸出到 要求源的主端口。響應(yīng)控制電路213具有用于暫時保持各個輔助端口用的讀數(shù)據(jù)的緩沖器 (buffer)(沒有圖示)，來自各個輔助端口的送還要求不用等待。圖6是用于說明共同系統(tǒng)內(nèi)部總線21的動作的時序圖。在圖6中，表示主端口 205M和輔助端口 222S間的數(shù)據(jù)的寫和讀的動作。共同系統(tǒng)內(nèi)部總線21與圖的上部所示的 時鐘信號同步，在每1個時鐘周期傳輸數(shù)據(jù)。當(dāng)在時鐘周期i從比較裝置20將表示系統(tǒng)總 線I/F電路22內(nèi)部之寄存器的地址作為地址2051M、表示4字節(jié)寫(^ 4卜，4卜)的編 碼作為寫數(shù)據(jù)2052M、命令2053M施與總線控制電路211時，請求控制電路212判定沒有來 自其他主端口的請求和請求發(fā)行目的地的輔助端口的占線狀態(tài)，通過使授權(quán)2054M處于有
8效(7寸一卜，assert)，通知請求源接收要求。同時，請求控制電路212將地址2221S、寫 數(shù)據(jù)2222S、命令2223S輸出到請求發(fā)行目的地的輔助端口 222S。輔助端口 222S所連接的 系統(tǒng)總線I/F電路22根據(jù)所接受的地址，將寫數(shù)據(jù)寫入到自模塊內(nèi)的寄存器。當(dāng)在時鐘周期j將表示系統(tǒng)總線I/F電路22所連接的系統(tǒng)總線橋221內(nèi)部之寄存 器的地址作為地址2051M、表示4字節(jié)寫的編碼作為命令2053M施與總線控制電路211時， 請求控制電路212判定總線的狀態(tài)，通過使授權(quán)2054M處于有效(assert)，通知請求源接受 要求。同時，請求控制電路212將地址2221S、命令2223S輸出到請求發(fā)行目的地的輔助端 口 222S。輔助端口 222S所連接的系統(tǒng)總線I/F電路22根據(jù)所接受的地址，將讀要求供給到 系統(tǒng)總線橋221。在時鐘周期j+Ι，系統(tǒng)總線I/F電路22使占線2227S處于有效(assert)， 將不接受其他的請求的情況通知請求控制電路212。當(dāng)在時鐘周期J+2已經(jīng)準(zhǔn)備妥當(dāng)送還 來自系統(tǒng)總線橋221的讀數(shù)據(jù)的情況下，系統(tǒng)總線I/F電路22將作為端口序號的表 示請求之要求源的端口 205M的編碼以及讀數(shù)據(jù)2225S與有效2226S —起輸出到響應(yīng)控制 電路213。響應(yīng)控制電路213對由端口序號2228S所表示的端口 205M，輸出讀數(shù)據(jù)2055M 和有效2056M。這樣，使用共同系統(tǒng)內(nèi)部總線21，進(jìn)行在所連接的模塊間的數(shù)據(jù)傳輸。特別地，根 據(jù)該總線，通過將請求控制和響應(yīng)控制分離，即使在來自一個模塊的讀要求中，也不會妨礙 其他模塊間的數(shù)據(jù)傳輸，實現(xiàn)所謂分離式事務(wù)處理(^ ^」^卜卜，夕* 3 > )，因 此，即使如網(wǎng)絡(luò)I/F和系統(tǒng)總線I/F那樣存在同時進(jìn)行大量的DMA數(shù)據(jù)傳輸?shù)哪K，也不會 占有總線，從而避免總線通過量降低。由于各個端口和總線控制電路間的配線能夠成為1 對1，因此即使將模塊置于物理上分離的位置，也能夠使總線整體的動作速度上所施加的配 線延遲的影響成為最小。圖7是表示本實施例的比較裝置20的內(nèi)部構(gòu)成的示意圖。比較裝置20由交變信 號發(fā)生器201、總線比較器202、兩路復(fù)用控制電路203構(gòu)成，并且與A系統(tǒng)內(nèi)部總線121A、 B系統(tǒng)內(nèi)部總線121B、共同系統(tǒng)內(nèi)部總線21連接。圖8是表示本實施例的交變信號發(fā)生器201的動作的示意圖。交變信號發(fā)生器 201根據(jù)總線比較器202輸出的比較不一致信號204，輸出正常異常判別信號200。當(dāng)將正 ?；蛘弋惓Ｖ惖臓顟B(tài)用1根的電平信號輸出到外部時，由于沒有避開信號電平被固定在 ON(接通)或者OFF (斷開)的故障模式，因此在鐵道信號系統(tǒng)等中，根據(jù)現(xiàn)有技術(shù)，使用將 以一定頻率重復(fù)0N、0FF的情況設(shè)為正常、將除此之外的狀態(tài)設(shè)為異常的“交變信號”。在本 實施例中，交變信號發(fā)生器201在比較不一致信號204為一致即表示正常的情況下輸出頻 率信號，在不一致即表示異常的情況下輸出電平信號。由于交變信號的生成邏輯是公知的， 因此詳細(xì)的說明省略。圖9是表示本實施例的總線比較器202的內(nèi)部構(gòu)成的示意圖?？偩€比較器202將 從A系統(tǒng)內(nèi)部總線121A輸出的信號和B系統(tǒng)內(nèi)部總線121B輸出的信號始終進(jìn)行比較，在檢 測出不一致時，接通(ON)比較不一致信號204。進(jìn)行比較的數(shù)據(jù)是地址1211MA和1211MB、 寫數(shù)據(jù) 1212MA 和 1212MB、命令 1213MA 和 1213MB、占線 1217SA 和 1217SB、端 口序號 1218SA 和1218SB、讀數(shù)據(jù)1215SA和1215SB、有效1216SA和1216SB，即使在同時檢測出不一致時， 總線比較器202內(nèi)部的觸發(fā)器也被置位，比較不一致信號204成為ON(導(dǎo)通)原樣。而且， 盡管已經(jīng)知道為了檢測到總線比較器自身的誤動作，將比較器多路復(fù)用、又在每個一定時間上故意地產(chǎn)生錯誤的技術(shù)，但是在本實施例中，高可靠性的比較器的邏輯作為公知，詳細(xì) 的說明省略。圖10是表示本實施例的兩路復(fù)用控制電路203的內(nèi)部構(gòu)成的示意圖。兩路復(fù)用 控制電路203只要用總線比較器202沒有檢測出比較不一致，就將從A系統(tǒng)內(nèi)部總線121A 輸出的信號輸出到共同系統(tǒng)內(nèi)部總線21。S卩，將地址1211MA、寫數(shù)據(jù)1212MA、命令1213MA、 占線1217SA、端口序號1218SA、讀數(shù)據(jù)1215SA、有效1216SA分別作為地址2051M、寫數(shù)據(jù) 2052M、命令2053M、占線2057S、端口序號2058S、讀數(shù)據(jù)2055S、有效2056S輸出。在檢測到 比較不一致時，通過比較不一致信號204抑制命令1213MA和有效1216SA的輸出，并且共同 系統(tǒng)內(nèi)部總線21不會檢知請求和響應(yīng)的發(fā)行，因此，阻止了將變成不一致的數(shù)據(jù)輸出到共 同系統(tǒng)內(nèi)部總線21。從共同系統(tǒng)內(nèi)部總線21輸出的信號被同時送到A系統(tǒng)內(nèi)部總線121A和B系統(tǒng)內(nèi) 部總線121B。S卩，授權(quán)2054M、讀數(shù)據(jù)2055M、有效2056M、地址2051S、寫數(shù)據(jù)2052S、命令 2053S被分別送到授權(quán)1214MA和1214MB、讀數(shù)據(jù)1215MA和1215MB、有效1216MA和1216MB、 地址1211SA和1211SB、寫數(shù)據(jù)1212SA和1212SB、命令1213SA和1213SB。這樣，通過兩路 復(fù)用控制電路203，從共同系統(tǒng)內(nèi)部總線21，看到A系統(tǒng)內(nèi)部總線121A和B系統(tǒng)內(nèi)部總線 121B如1根總線(端口 205)那樣，A系統(tǒng)內(nèi)部總線121A和B系統(tǒng)內(nèi)部總線121B的動作定 時也沒有錯開，因此2系統(tǒng)的處理裝置中的處理也沒有錯開。處理器IlA和IlB假定為一般的微處理器，作為公知技術(shù)，說明省略。高速存儲器 I/F 電路 13A 和 ΠΒ 假定為 DDR-SDRAM (Double Data Rate-Synchronous DRAM)等的通用高 速存儲器，作為公知技術(shù)，說明省略，但是，為了高速化，存在使I/F電壓比通用的外部總線 更低的傾向。具體地，通用的外部總線的I/F電壓為3. 3V, DDR-SDRAM的I/F電壓為2. 5V, 需要LSI與多個I/F電壓對應(yīng)。外部總線I/F電路14A和14B假定為由芯片選擇、地址、數(shù) 據(jù)、讀/寫選通等構(gòu)成的一般的微處理器的外部總線，作為公知技術(shù)，說明省略。圖11是表示本實施例的通用輸入輸出電路15A的內(nèi)部構(gòu)成的示意圖。通用輸入 輸出電路15B也是同樣的構(gòu)成。通用輸入輸出電路15A具有通用IO讀數(shù)據(jù)寄存器(PI0RR_ A)151A、通用IO寫數(shù)據(jù)寄存器(PI0WR_A)152A、通用IO功能設(shè)定寄存器(PI0FR_A) 153A，這 些寄存器經(jīng)由內(nèi)部總線12A由處理器IlA進(jìn)行值的讀、寫。PI0RR_A和PI0WR_A具有8位的 數(shù)據(jù)寬度，經(jīng)由輸入輸出緩沖器154A，與LSI 10的外部信號線150A連接。PI0FR_A具有1 位的數(shù)據(jù)寬度，在其值為0的情況下變成數(shù)據(jù)輸出，PI0WR_Ai設(shè)定的值被輸出到外部信號 線150A。在PI0FR_A的值為1的情況下變成數(shù)據(jù)輸入，外部信號線150A的信號電平被輸入 到 PI0RR_A。圖12是用于說明本實施例的LSI芯片100內(nèi)的邏輯電路布置和輸入輸出焊盤配 置的示意圖。2系統(tǒng)的處理裝置，為了避免單一的主要原因在兩者的系統(tǒng)中引起相同的錯 誤，希望在芯片內(nèi)離開盡可能的距離來進(jìn)行配置。為此，本實施例的邏輯電路布置，通過在 芯片的左側(cè)配置A系統(tǒng)的處理裝置，在芯片的右側(cè)配置B系統(tǒng)的處理裝置，在兩者之間即中 央部配置比較裝置和共同系統(tǒng)的外部I/F，將A系統(tǒng)和B系統(tǒng)的邏輯電路分離。而且，通過 將B系統(tǒng)的處理裝置內(nèi)的布置設(shè)為A系統(tǒng)的上下轉(zhuǎn)置，使A系統(tǒng)和B系統(tǒng)的相同邏輯電路 間的距離成為最大。盡管輸入輸出焊盤的配置與邏輯電路布置成緊挨關(guān)系，但是在本實施 例中，配置使得將與A系統(tǒng)的存儲器I/F相關(guān)的信號的輸入輸出焊盤處于芯片的左邊、與B
10系統(tǒng)的存儲器I/F相關(guān)的信號的輸入輸出焊盤處于芯片右邊、與除A系統(tǒng)之外的外部I/F 相關(guān)的信號的輸入輸出焊盤處于芯片的左下邊、與除B系統(tǒng)之外的外部I/F相關(guān)的信號的 輸入輸出焊盤處于芯片的右上邊，從而A系統(tǒng)的信號和B系統(tǒng)的信號在芯片外周被配置成 為對角的位置。與共同系統(tǒng)外部I/F相關(guān)的信號的輸入輸出焊盤被配置在芯片的上邊和下 邊，使得將A系統(tǒng)和B系統(tǒng)的信號分離。而且，在本發(fā)明中，各個I/F的排列方即A系統(tǒng)和B 系統(tǒng)的各個I/F信號分別被配置為對角，并且將其間用共同系統(tǒng)的信號來進(jìn)行分離是重要 的，對于各個I/F的具體的信號根數(shù)、各個I/F的具體的邊界位置、各個I/F內(nèi)的具體的信 號排列的細(xì)節(jié)，沒有言及。芯片的左右、上下之類的方向也是相對的，不局限于在本實施例 所示出的方向。而且，在實際的輸入輸出焊盤配置中，諸如電源和診斷功能用的保留焊盤等，在輸 入輸出焊盤設(shè)計上存在約束的情況是經(jīng)常的。當(dāng)在輸入輸出焊盤配置中存在約束的情況 下，將全部的信號相對于芯片的中心點而配置于對角位置的輸入輸出焊盤，在現(xiàn)實中是困 難的。本發(fā)明不嚴(yán)密要求向?qū)俏恢玫妮斎胼敵龊副P的信號配置，只要大致將2系統(tǒng)的信 號配置在對角的位置就可以了。例如，如果各個I/F單位的排列順序成為對角，在各個I/F 所屬的信號之間即使改換配置也沒有妨礙。圖13是用于說明本實施例的LSI 10的外部管腳配置的示意圖。圖13(a)是在圖 13(b)中LSI 10的外觀所指示的視點即從LSI 10的正上面透視管腳配置的示意圖。在本 實施例中，在封裝的中央部沒有配置信號管腳，變成空閑區(qū)域。外部管腳配置與圖12所示 的LSI芯片100內(nèi)的邏輯電路布置和輸入輸出焊盤配置同樣，配置使得將與A系統(tǒng)的存儲 器I/F相關(guān)的信號的輸入輸出管腳處于封裝的左邊、與B系統(tǒng)的存儲器I/F相關(guān)的信號的 輸入輸出管腳處于封裝右邊、與除A系統(tǒng)之外的外部I/F相關(guān)的信號的輸入輸出管腳處于 封裝的左下邊、與除B系統(tǒng)之外的外部I/F相關(guān)的信號的輸入輸出信號處于封裝的右上邊， 從而A系統(tǒng)的信號和B系統(tǒng)的信號管腳在封裝外周被配置成為對角的位置。與共同系統(tǒng)外 部I/F相關(guān)的信號的輸入輸出管腳被配置在封裝的上邊和下邊，使得將A系統(tǒng)和B系統(tǒng)的 信號管腳分離。而且，在本發(fā)明中，各個I/F的排列方即A系統(tǒng)和B系統(tǒng)的各個I/F信號管 腳分別相對于封裝的中心點被配置為對角，并且將其間用共同系統(tǒng)的信號管腳來進(jìn)行分離 是重要的，對于各個I/F的具體的信號管腳數(shù)、各個I/F的具體的邊界位置、各個I/F內(nèi)的 具體的信號管腳排列的細(xì)節(jié)，沒有言及。封裝的左右、上下之類的方向也是相對的，不局限 于在本實施例所示出的方向。而且，在實際的信號管腳配置中，諸如電源管腳和診斷功能用的保留管腳等，在封 裝設(shè)計上存在約束的情況是經(jīng)常的。當(dāng)在管腳配置中存在約束的情況下，將全部的信號管 腳相對于封裝的中心點而配置于對角位置，在現(xiàn)實中是困難的。本發(fā)明不嚴(yán)密要求向?qū)?位置的管腳配置，只要大致將2系統(tǒng)的信號管腳配置在對角的位置就可以了。例如，如果各 個I/F單位的排列順序成為對角，則在各個I/F所屬的信號管腳之間即使改換配置也沒有 妨礙。圖14是表示本實施例的搭載了 LSI 10和外部裝置的電子電路基板30上的 部件配置的示意圖。在失效保護(hù)LSI 10的高速存儲器I/F電路13A和1 上連接了 RAM-Al (1311A)、RAM-A2 (1312A)、RAM-Bl (1311B)和 RAM-B2 (1312B)，在外部總線 I/F 電路 14A和14B上連接了 ROM-A(HlA)和ROM-B(HlB)。在失效保護(hù)LSI 10的系統(tǒng)總線I/F電路22上連接系統(tǒng)總線橋LSI221，在網(wǎng)絡(luò)I/F電路23上連接網(wǎng)絡(luò)物理層LSI231。表示這些 外部裝置的圖形的角的黑點是判別半導(dǎo)體部件的標(biāo)記、八y于、y )卞1 一)即部件的搭 載方向的符號。在A系統(tǒng)所連接的裝置和B系統(tǒng)所連接的裝置中，與信號管腳的配置同樣， 上下變?yōu)轭嵉?。從比較裝置20輸出的正常異常判別信號200被連接到狀態(tài)通知用連接器 2000，并且將狀態(tài)通知電子電路基板30的外部。從系統(tǒng)總線橋LSI 221輸出的信號被連接 到系統(tǒng)總線用連接器2210，并且在與電子電路基板30分開的基板上交換總線信號。從網(wǎng)絡(luò) 物理層LSI 231輸出的信號被連接到網(wǎng)絡(luò)用連接器2310，并且在與電子電路基板30分開的 基板上交換網(wǎng)絡(luò)信號。如本實施例那樣，通過在LSI 10的上邊配置與網(wǎng)絡(luò)I/F電路23相關(guān) 的信號管腳，在下邊配置與系統(tǒng)總線I/F電路22相關(guān)的信號管腳，能夠在基板上不迂回和 混亂從各個I/F到各個外部電路的配線而引出，因此，基板的設(shè)計成本和性能都變成有利。圖14的電子電路基板30中，與LSI 10的高速存儲器I/F電路13A相關(guān)的信號 管腳區(qū)域即安裝了 RAM-Al (1311A)和RAM-A2 (1312A)的區(qū)域300A(圖中陰影線的區(qū)域) 和與LSI 10的高速存儲器I/F電路13B相關(guān)的信號管腳區(qū)域即安裝了 RAM-Bl (1311B)和 RAM-B2(1312B)的區(qū)域300B (圖中陰影線的區(qū)域)，是電源電壓與除此之外的區(qū)域不同的區(qū) 域。具體地，高速存儲器I/F是2.5V的電源電壓，除此之外的I/F是3.3V。這樣，在本實 施例中能夠?qū)⒉煌妷簠^(qū)域左右分開，因此，對于伴隨高速RAM的動作的噪聲，能夠使對相 反側(cè)的系統(tǒng)的高速RAM的動作所施加的影響變小。而且，本發(fā)明的本質(zhì)在于，通過無論哪個 I/F是怎樣的電源電壓或者存在幾種不同電壓區(qū)域，都將2個系統(tǒng)的相同功能I/F配置在對 角的位置，從而能夠使相互的干擾為最小。根據(jù)圖15到圖18說明本發(fā)明的第二實施例。在作為本發(fā)明對象的失效保護(hù)LSI 中設(shè)定管腳多路復(fù)用的情況下，涉及與2系統(tǒng)的處理裝置相關(guān)的信號之間或者共同系統(tǒng)的 信號之間的管腳多路復(fù)用，是在第一實施例述及的外部I/F的配置中應(yīng)該解決的問題，也 可以將與2系統(tǒng)的處理裝置相關(guān)的信號配置在LSI的對角。但是，涉及與2系統(tǒng)的處理裝 置相關(guān)的信號和共同系統(tǒng)的信號的管腳多路復(fù)用，也可以如據(jù)此述及的第二實施例那樣進(jìn) 行配置。圖15是表示第二實施例的失效保護(hù)LSI的內(nèi)部構(gòu)成和外部設(shè)備的示意圖。與第 一實施例的圖3的不同點是具有通用輸入輸出電路24A和MB、以及管腳功能選擇器25A 和25B，與通用輸入輸出電路15A和15B相關(guān)的信號不直接連接到LSI 10的外部，而通過管 腳功能選擇器25A和25B，和與共同系統(tǒng)的通用輸入輸出電路24A和24B相關(guān)的信號一起， 被選擇地連接到外部，即被管腳多路復(fù)用。圖16是表示第二實施例的通用輸入輸出電路15A、通用輸入輸出電路24A和管腳 功能選擇器25A的內(nèi)部構(gòu)成的示意圖。通用輸入輸出電路15B、通用輸入輸出電路24B和 管腳功能選擇器25B也是同樣的構(gòu)成。通用輸入輸出電路15A與第一實施例相同，具有通 用IO讀數(shù)據(jù)寄存器(PI0RR_A)151A、通用IO寫數(shù)據(jù)寄存器(PI0WR_A) 152A、通用IO功能 設(shè)定寄存器(PI0FR_A)153A，這些寄存器經(jīng)由內(nèi)部總線12A由處理器IlA進(jìn)行值的讀、寫。 通用輸入輸出電路24A具有通用IO讀數(shù)據(jù)寄存器(PI0RR_C1)241A、通用IO寫數(shù)據(jù)寄存器 (PI0WR_C1)242A、通用IO功能設(shè)定寄存器(PI0FR_C1) 243A，這些寄存器經(jīng)由共同系統(tǒng)內(nèi)部 總線21通過來自處理器IlA和IlB的同時存取而進(jìn)行值的讀、寫。管腳功能選擇器25A由通用IO選擇寄存器(PI0SR_A) 25認(rèn)和選擇電路252々構(gòu)成。PI0SR_A的寄存器存取用的電路(沒有圖示)位于通用輸入輸出電路15A內(nèi)，經(jīng)由內(nèi)部總線 12A由處理器IlA進(jìn)行值的讀、寫。PI0RR_A和PI0WR_A具有8位的數(shù)據(jù)寬度，PI0FR_A具 有1位的數(shù)據(jù)寬度，被連接到選擇電路252A。PI0RR_C1和PI0WR_C1具有8位的數(shù)據(jù)寬度， PI0FR_C1具有1位的數(shù)據(jù)寬度，被連接到選擇電路252A。PI0SR_A具有1位的數(shù)據(jù)寬度，在 其值為0的情況下，選擇通用輸入輸出電路24A的功能，在其值為1的情況下，選擇通用輸 入輸出電路15A的功能。即，在選擇了通用輸入輸出電路24A的功能的情況下，PI0RR_C1和 PI0WR_C1經(jīng)由輸入輸出緩沖器252A與LSI 10的外部信號線250A連接，并且根據(jù)PI0FR_ Cl的值來決定輸入輸出的方向。在選擇了通用輸入輸出電路15A的功能的情況下，PI0RR_A 和PI0WR_A經(jīng)由輸入輸出緩沖器252A與LSI 10的外部信號線250A連接，并且根據(jù)PI0FR_ A的值來決定輸入輸出的方向。圖17是用于說明第二實施例的LSI芯片100內(nèi)的邏輯電路布置和輸入輸出焊盤 配置的示意圖。與圖12的不同點是在芯片的左下部配置了用于對A系統(tǒng)外部I/F和共同 系統(tǒng)外部I/F進(jìn)行切換的管腳功能選擇器，在芯片的右上部配置了用于對B系統(tǒng)外部I/F 和共同系統(tǒng)外部I/F進(jìn)行切換的管腳功能選擇器，在左下部的與A系統(tǒng)外部I/F相關(guān)的信 號的輸入輸出焊盤和與共同系統(tǒng)外部I/F相關(guān)的信號的輸入輸出焊盤之間配置了與由管 腳功能選擇器切換的信號相關(guān)的輸入輸出焊盤即A系統(tǒng)/共同系統(tǒng)混合區(qū)域，在右上部的 與B系統(tǒng)外部I/F相關(guān)的信號的輸入輸出焊盤和與共同系統(tǒng)外部I/F相關(guān)的信號的輸入輸 出焊盤之間配置了與由管腳功能選擇器切換的信號相關(guān)的輸入輸出焊盤即B系統(tǒng)/共同系 統(tǒng)混合區(qū)域。圖18是用于說明第二實施例的LSI 10的外部管腳配置的示意圖。與圖13的不 同點是與圖17同樣，在左下部的與A系統(tǒng)外部I/F相關(guān)的信號的輸入輸出管腳和與共同 系統(tǒng)外部I/F相關(guān)的信號的輸入輸出管腳之間配置了與由管腳功能選擇器切換的信號相 關(guān)的輸入輸出管腳即A系統(tǒng)/共同系統(tǒng)混合區(qū)域，在右上部的與B系統(tǒng)外部I/F相關(guān)的信 號的輸入輸出管腳和與共同系統(tǒng)外部I/F相關(guān)的信號的輸入輸出管腳之間配置了與由管 腳功能選擇器切換的信號相關(guān)的輸入輸出管腳即B系統(tǒng)/共同系統(tǒng)混合區(qū)域。在進(jìn)行與2 系統(tǒng)處理裝置相關(guān)的信號和共同系統(tǒng)的信號的管腳多路復(fù)用時，通過成為該第二實施例那 樣的管腳配置，能夠防止破壞A系統(tǒng)和B系統(tǒng)的信號的對稱性。圖19是表示具有與第一實施例不同的物理結(jié)構(gòu)的失效保護(hù)LSI的概要的示意圖。 圖19(a)是表示失效保護(hù)LSI的截面的示意圖，LSI芯片的外部I/F信號和電源通過芯片上 凸起(〃 > ) 107連接到封裝基板。圖19(b)是從失效保護(hù)LSI中去掉密封部件后的狀 態(tài)的俯視圖，其表示LSI芯片100通過將電路面朝向下部而配置在封裝基板上，并且通過芯 片上凸起107連接在封裝基板上。圖19(c)是表示LSI芯片的電路面的示意圖，在LSI芯 片的左側(cè)配置了 B系統(tǒng)的處理裝置，在右側(cè)配置了 A系統(tǒng)的處理裝置，在中央配置了共同系 統(tǒng)的電路。但是，LSI封裝的外部管腳與第一實施例相同，在LSI的左側(cè)配置了 A系統(tǒng)的信 號管腳，在右側(cè)配置了 B系統(tǒng)的信號管腳，在上下配置了共同系統(tǒng)的信號管腳。S卩，如該圖 那樣，在背面安裝芯片時，LSI芯片和LSI封裝的信號配置變成左右顛倒。圖20是用于說明具有與第一實施例不同的外部管腳結(jié)構(gòu)的失效保護(hù)LSI的外部 管腳配置的示意圖。圖20(a)是第一實施例的情況，是在封裝的中央部沒有外部管腳的情 況，在LSI的左側(cè)配置了 A系統(tǒng)的信號管腳，在右側(cè)配置了 B系統(tǒng)的信號管腳，在上下配置了共同系統(tǒng)的信號管腳。但是，在該圖中，用黑點表示不是I/F信號的電源管腳(還包括接 地管腳)。而且，整個管腳數(shù)量、電源管腳的配置及數(shù)量依賴于封裝的設(shè)計而變化，該圖表示 A系統(tǒng)、B系統(tǒng)和共同系統(tǒng)的信號管腳被安裝成怎樣的位置關(guān)系。圖20(b)在封裝的中央部 也具有外部管腳，但是，中央部是全部為電源管腳的情況，在LSI的左側(cè)配置了 A系統(tǒng)的信 號管腳，在右側(cè)配置了 B系統(tǒng)的信號管腳，在上下配置了共同系統(tǒng)的信號管腳。由于在中央 部沒有信號管腳，因此與圖20 (a)同樣，A系統(tǒng)和B系統(tǒng)的信號管腳通過共同系統(tǒng)的信號管 腳而分離。圖20(c)在封裝的中央部也具有外部管腳，是中央部也成為信號管腳的情況，在 LSI的左側(cè)配置了 A系統(tǒng)的信號管腳，在右側(cè)配置了 B系統(tǒng)的信號管腳，在上下及中央配置 了共同系統(tǒng)的信號管腳。這樣，通過在中央部配置共同系統(tǒng)的信號管腳，與其他例子同樣， A系統(tǒng)和B系統(tǒng)的信號管腳通過共同系統(tǒng)的信號管腳而分離。
權(quán)利要求
1.一種LSI，其特征在于，具有第一系統(tǒng)的處理裝置，包括處理器和外部接口電路；第二系統(tǒng)的處理裝置，包括與所述第一系統(tǒng)的處理裝置相同的處理器和外部接口電路；共同系統(tǒng)的比較裝置，比較所述2個系統(tǒng)的處理裝置的處理結(jié)果，所述共同系統(tǒng)不屬 于所述2個系統(tǒng)；和不屬于所述2個系統(tǒng)的共同系統(tǒng)的外部接口電路，所述比較裝置具有總線比較器，該總線比較器輸出在所述2個系統(tǒng)的處理裝置進(jìn)行 相同的動作時表示正常、在所述2個系統(tǒng)的處理裝置進(jìn)行不同的動作時表示異常的判別信 號，在所述2個系統(tǒng)的外部接口電路的輸入輸出信號管腳之間配置所述共同系統(tǒng)的外部 接口電路的輸入輸出信號管腳，使得所述2個系統(tǒng)的外部接口電路的輸入輸出信號管腳不 相鄰。
2.根據(jù)權(quán)利要求1所述的LSI，其特征在于，所述第一系統(tǒng)的外部接口電路的輸入輸出信號管腳和對應(yīng)的所述第二系統(tǒng)的外部接 口電路的輸入輸出信號管腳，分別被配置在相對于LSI封裝的中心點大致對角的位置。
3.根據(jù)權(quán)利要求2所述的LSI，其特征在于，所述共同系統(tǒng)具有2個以上外部接口電路，所述共同系統(tǒng)的2個以上的外部接口電路 的輸入輸出信號管腳，分別被配置在相對于LSI封裝上的中心點大致對角的位置。
4.一種電子裝置，具有搭載了權(quán)利要求3所述的LSI的電子電路基板，該電子裝置的特 征在于，在所述共同系統(tǒng)的2個以上的外部接口電路所連接的2個以上的所述共同系統(tǒng)的外部 裝置的中間，配置有所述LSI。
5.根據(jù)權(quán)利要求1所述的LSI，其特征在于，所述比較裝置具有兩路復(fù)用控制電路，該兩路復(fù)用控制電路在從所述2個系統(tǒng)的處理 裝置分別輸出的信號一致的情況下，輸出一致的來自所述處理裝置的信號，在不一致的情 況下，不輸出來自所述處理裝置的信號，具有共同系統(tǒng)內(nèi)部總線控制電路，該共同系統(tǒng)內(nèi)部總線控制電路在從所述2個系統(tǒng)的 處理裝置分別輸出的信號一致的情況下，從所述兩路復(fù)用控制電路接收一致的來自所述處 理裝置的信號，將該信號輸出到所述共同系統(tǒng)的多個外部接口電路。
6.根據(jù)權(quán)利要求5所述的LSI，其特征在于，所述兩路復(fù)用控制電路包括傳輸機構(gòu)，該傳輸機構(gòu)將來自所述共同系統(tǒng)內(nèi)部總線控制 電路的信號輸出到所述2個系統(tǒng)的處理裝置。
7.根據(jù)權(quán)利要求1所述的LSI，其特征在于，具有第一管腳功能選擇電路，選擇所述第一系統(tǒng)的外部接口電路的輸入輸出信號的一部分 和所述共同系統(tǒng)的外部接口電路的輸入輸出信號的一部分，由相同的輸入輸出信號管腳來 共用；和第二管腳功能選擇電路，其選擇所述第二系統(tǒng)的外部接口電路的輸入輸出信號的一部 分和所述共同系統(tǒng)的外部接口電路的輸入輸出信號的一部分，由相同的輸入輸出信號管腳來共用。
8.根據(jù)權(quán)利要求1所述的LSI，其特征在于，在所述第一系統(tǒng)的外部接口電路的輸入輸出信號管腳和所述共同系統(tǒng)的外部接口電 路的輸入輸出信號管腳之間，配置了將所述第一系統(tǒng)的外部接口電路的輸入輸出信號的一 部分和所述共同系統(tǒng)的外部接口電路的輸入輸出信號的一部分共用的輸入輸出信號管腳， 在所述第二系統(tǒng)的外部接口電路的輸入輸出信號管腳和所述共同系統(tǒng)的外部接口電 路的輸入輸出信號管腳之間，配置了將所述第二系統(tǒng)的外部接口電路的輸入輸出信號的一 部分和所述共同系統(tǒng)的外部接口電路的輸入輸出信號的一部分共用的輸入輸出信號管腳。
9.根據(jù)權(quán)利要求1所述的LSI，其特征在于，LSI芯片上所搭載的所述2個系統(tǒng)的外部接口電路的輸入輸出焊盤，分別被配置在相 對于封裝內(nèi)的LSI芯片的中心點大致對角的位置，LSI芯片上所搭載的所述共同系統(tǒng)的外部接口電路的輸入輸出焊盤，被配置在所述2 個系統(tǒng)的外部接口電路的輸入輸出焊盤之間，使得所述2個系統(tǒng)的外部接口電路的輸入輸 出焊盤相互隔開而配置，在LSI芯片內(nèi)的邏輯電路安裝區(qū)域中，在安裝了所述第一系統(tǒng)的處理器和外部接口電 路的區(qū)域與安裝了所述第二系統(tǒng)的處理器和外部接口電路的區(qū)域之間，配置安裝了所述比 較裝置和所述共同系統(tǒng)的接口電路的區(qū)域，使得所述第一系統(tǒng)的區(qū)域和所述第二系統(tǒng)的區(qū) 域不相鄰。
10.根據(jù)權(quán)利要求1所述的LSI，其特征在于， 具備與所述第二系統(tǒng)的外部接口電路連接的外部裝置， 在所述外部裝置中包括外部存儲器。
11.根據(jù)權(quán)利要求10所述的LSI，其特征在于，與所述2個系統(tǒng)的外部接口電路相連接的所述外部存儲器的信號電壓，與所述共同系 統(tǒng)的外部接口電路的信號電壓至少在一部分上不同。
12.一種電子裝置，是搭載了權(quán)利要求10所述的LSI的鐵道用電子裝置，該電子裝置的 特征在于，所述第一系統(tǒng)的外部存儲器的配置和所述第二系統(tǒng)的外部存儲器的配置，在搭載了 LSI的電子電路基板上，將該LSI設(shè)為中心，成為大致對角的位置。
13.—種鐵道用失效保護(hù)LSI，其特征在于，在一個LSI芯片內(nèi)設(shè)置包括處理器和外部接口電路的第一系統(tǒng)的處理裝置、以及包括 與所述第一系統(tǒng)的處理裝置相同的處理器和外部接口電路的第二系統(tǒng)的處理裝置，具有共同系統(tǒng)的比較裝置，比較所述2個系統(tǒng)的處理結(jié)果，所述共同系統(tǒng)不屬于所述 2個系統(tǒng)；和不屬于所述2個系統(tǒng)的共同系統(tǒng)的外部接口電路，所述比較裝置具有總線比較器，該總線比較器輸出在所述2個系統(tǒng)的處理裝置進(jìn)行 相同的動作時表示正常、在所述2個系統(tǒng)的處理裝置進(jìn)行不同的動作時表示異常的判別信 號，在所述第一系統(tǒng)的外部接口電路的輸入輸出信號管腳和所述第二系統(tǒng)的外部接口電 路的輸入輸出信號管腳之間，配置所述共同系統(tǒng)的外部接口電路的輸入輸出信號管腳，所 述第一系統(tǒng)的外部接口電路的輸入輸出信號管腳的配置區(qū)域和所述第二系統(tǒng)的外部接口電路的輸入輸出信號管腳的配置區(qū)域被隔開配置。
14.根據(jù)權(quán)利要求13所述的鐵道用失效保護(hù)LSI，其特征在于，所述第一系統(tǒng)的外部接口電路的輸入輸出信號管腳的配置區(qū)域和對應(yīng)的所述第二系 統(tǒng)的外部接口電路的輸入輸出信號管腳的配置區(qū)域，分別被配置于相對于LSI封裝的中心 點大致對角的位置。
15.根據(jù)權(quán)利要求14所述的鐵道用失效保護(hù)LSI，其特征在于，所述共同系統(tǒng)具有2個以上外部接口電路，所述共同系統(tǒng)的2個以上的外部接口電路 的輸入輸出信號管腳，分別被配置在相對于LSI封裝上的中心點大致對角的位置。
16.根據(jù)權(quán)利要求15所述的鐵道用失效保護(hù)LSI，其特征在于，LSI芯片上所搭載的所述2個系統(tǒng)的外部接口電路的輸入輸出焊盤，分別被配置在相 對于封裝內(nèi)的LSI芯片的中心點大致對角的位置，LSI芯片上所搭載的所述共同系統(tǒng)的外部接口電路的輸入輸出焊盤，被配置在所述2 個系統(tǒng)的外部接口電路的輸入輸出焊盤之間，使得所述2個系統(tǒng)的外部接口電路的輸入輸 出焊盤被相互隔開而配置，在LSI芯片內(nèi)的邏輯電路安裝區(qū)域中，在安裝了所述第一系統(tǒng)的處理器和外部接口電 路的區(qū)域與安裝了所述第二系統(tǒng)的處理器和外部接口電路的區(qū)域之間，配置安裝了所述比 較裝置和所述共同系統(tǒng)的接口電路的區(qū)域，使得所述第一系統(tǒng)的區(qū)域和所述第二系統(tǒng)的區(qū) 域不相鄰。
17.根據(jù)權(quán)利要求16所述的鐵道用失效保護(hù)LSI，其特征在于，在與所述2個系統(tǒng)的外部接口電路相連接的外部裝置中包括外部存儲器，與所述2個系統(tǒng)的外部接口電路相連接的所述外部存儲器的信號電壓，與所述共同系 統(tǒng)的外部接口電路的信號電壓至少在一部分上不同。
18.—種鐵道用電子裝置，是搭載了權(quán)利要求17所述的鐵道用失效保護(hù)LSI的鐵道用 電子裝置，該鐵道用電子裝置的特征在于，所述第一系統(tǒng)的外部存儲器的配置和所述第二系統(tǒng)的外部存儲器的配置，在搭載了 LSI的電子電路基板上，將該LSI設(shè)為中心，成為大致對角的位置。
19.根據(jù)權(quán)利要求17所述的鐵道用失效保護(hù)LSI，其特征在于，所述比較裝置具有兩路復(fù)用控制電路，該兩路復(fù)用控制電路在從所述2個系統(tǒng)的處理 裝置分別輸出的信號一致的情況下，輸出一致的來自所述處理裝置的信號，在不一致的情 況下，不輸出來自所述處理裝置的信號，具有共同系統(tǒng)內(nèi)部總線控制電路，該共同系統(tǒng)內(nèi)部總線控制電路在從所述2個系統(tǒng)的 處理裝置分別輸出的信號一致的情況下，從所述兩路復(fù)用控制電路接收一致的來自所述處 理裝置的信號，將該信號輸出到所述共同系統(tǒng)的多個外部接口電路。
20.根據(jù)權(quán)利要求19所述的鐵道用失效保護(hù)LSI，其特征在于，所述兩路復(fù)用控制電路包括傳輸機構(gòu)，該傳輸機構(gòu)將來自所述共同系統(tǒng)內(nèi)部總線控制 電路的信號輸出到所述2個系統(tǒng)的處理裝置。
全文摘要
本發(fā)明提供一種LSI、鐵道用失效保護(hù)LSI、電子裝置、鐵道用電子裝置?，F(xiàn)有技術(shù)的失效保護(hù)LSI，盡管言及了芯片內(nèi)的處理器和比較電路的配置，但是，沒有言及封裝的信號管腳配置。也沒有考慮對多種周邊電路和高速外部存儲器的對應(yīng)。本發(fā)明的技術(shù)方案是將來自2個處理器的輸出進(jìn)行對照，將被單線化的內(nèi)部接口連接到共同系統(tǒng)內(nèi)部總線，在該共同系統(tǒng)內(nèi)部總線上連接多個外部接口電路。將與2個系統(tǒng)相關(guān)的信號管腳配置在封裝的對角，并且在其間配置與共同系統(tǒng)相關(guān)的信號管腳。
文檔編號B61L23/00GK102110033SQ20101062163
公開日2011年6月29日 申請日期2010年12月28日 優(yōu)先權(quán)日2009年12月28日
發(fā)明者中三川哲明, 作山秀夫, 島村光太郎, 竹原剛 申請人:株式會社日立制作所