專利名稱:可變存取幀緩沖存儲(chǔ)器的制作方法
本發(fā)明涉及用于光柵顯示的幀緩沖存儲(chǔ)器系統(tǒng)，尤其涉及能進(jìn)行快速圖象修正和快速讀出修正寫入操作的幀緩沖存儲(chǔ)器。
由于半導(dǎo)體存儲(chǔ)器價(jià)格的下降，光柵掃描幀緩沖顯示器已日趨通用。待顯示的圖象儲(chǔ)存在大容量的存儲(chǔ)器中，這就免去了在熒光屏上以數(shù)字來(lái)表示象素的強(qiáng)度和/或彩色。適當(dāng)?shù)匕褦?shù)據(jù)記入存儲(chǔ)器，就能顯示任意圖象，使顯示器硬件不受圖象內(nèi)容的影響。該幀緩沖存儲(chǔ)器配備產(chǎn)生視頻信號(hào)以刷新顯示的硬件，為了改變正被顯示的圖象還配備了存儲(chǔ)器端口，使得主計(jì)算機(jī)或顯示處理器能改變幀緩沖存儲(chǔ)器。
互相作用的圖形應(yīng)用需要快速改變幀緩沖存儲(chǔ)器。雖然顯示處理器的速度對(duì)于高性能來(lái)說(shuō)無(wú)疑是很重要的，但存儲(chǔ)器系統(tǒng)的性能也很重要，例如修正帶寬，數(shù)據(jù)處理器能存取幀緩沖存儲(chǔ)器的速率。對(duì)給定的存儲(chǔ)器技術(shù)，幀緩沖存儲(chǔ)器存取的隱幾何結(jié)構(gòu)可影響該速率。
在通用的幀緩沖存儲(chǔ)器中，當(dāng)一個(gè)新的圖象要以某種方式與現(xiàn)有的圖象組合時(shí)，例如，當(dāng)新圖象疊加到現(xiàn)有顯示圖象上時(shí)，要讀出現(xiàn)有圖象并把它傳輸?shù)街魈幚砥?，主處理器則以適當(dāng)方式把它和新的圖象數(shù)據(jù)組合起來(lái)，然后把此結(jié)果寫入幀緩沖存儲(chǔ)器。該操作過(guò)程需要一個(gè)存儲(chǔ)器讀出和一個(gè)存儲(chǔ)器寫入的周期以及為執(zhí)行象素組合邏輯所需的其它處理器周期。
所需要的是一種裝置，它為從幀緩沖存儲(chǔ)器讀出或向該緩沖存儲(chǔ)器寫入象素?cái)?shù)據(jù)的方式提供靈活性，并在讀出-修正-寫入操作過(guò)程中用來(lái)加速對(duì)幀緩沖存儲(chǔ)器中圖象的處理過(guò)程。
為此，本發(fā)明提供一種幀緩沖存儲(chǔ)器，它能以多種方式快速存取存儲(chǔ)器矩陣中的象素?cái)?shù)據(jù)。該幀緩沖存儲(chǔ)器包括安排在n行(面)和m列矩陣中的一組存儲(chǔ)器集成電路塊。所有的存儲(chǔ)器集成電路塊以相同方式編址，相當(dāng)于一組m個(gè)顯示象素的數(shù)據(jù)儲(chǔ)存在每個(gè)存儲(chǔ)器地址中，每個(gè)n比特象素?cái)?shù)據(jù)字的一個(gè)比特儲(chǔ)存在每個(gè)矩陣面中。一矩陣面的每個(gè)存儲(chǔ)器集成電路塊的列地址選通門(CAS)的輸入端連在一起，同時(shí)每一個(gè)面的相應(yīng)存儲(chǔ)器集成電路塊的行地址選通門(RAS)連在一起。
本發(fā)明的一個(gè)方面是通過(guò)適當(dāng)?shù)剡x通所選擇的連在一起的RAS和CAS的輸入端，有選擇地或者以逐個(gè)象素的方式把數(shù)據(jù)寫入矩陣或讀出矩陣，這里可以把單個(gè)象素或一組達(dá)m個(gè)象素寫入幀緩沖存儲(chǔ)器;或者以逐個(gè)面的方式把數(shù)據(jù)寫入矩陣或讀出矩陣，其中能把一數(shù)據(jù)字寫入或讀出一個(gè)面，或者在一個(gè)存儲(chǔ)器寫入周期過(guò)程中能把不同的多比特?cái)?shù)據(jù)字從多達(dá)n個(gè)不同矩陣面寫入或讀出。
本發(fā)明的另一個(gè)目的方面是該幀緩沖存儲(chǔ)器包含一個(gè)組合邏輯電路，后者能在一個(gè)寫入周期過(guò)程中快速修正被寫入該幀緩沖存儲(chǔ)器陣列的數(shù)據(jù)，這就免除了在一讀出-修正-寫入操作過(guò)程中需要由主處理器對(duì)象素進(jìn)行修正的操作。
因此，本發(fā)明的一個(gè)目的是提供一種新的、改進(jìn)的幀緩沖存儲(chǔ)控制器，或以逐個(gè)象素的方式或以逐個(gè)面的方式有選擇地把數(shù)據(jù)讀出和寫入幀緩沖存儲(chǔ)器。
本發(fā)明的另一個(gè)目的是要提供一種新的、改進(jìn)的幀緩沖存儲(chǔ)控制器，在一存儲(chǔ)器寫入周期過(guò)程中對(duì)被寫入幀緩沖存儲(chǔ)器的數(shù)據(jù)有選擇地進(jìn)行修正。
在本說(shuō)明書(shū)的結(jié)論部分特別指出了本發(fā)明的主題并明確提出了對(duì)本發(fā)明主題的權(quán)利要求
。然而，參照附圖與說(shuō)明書(shū)，其中相同的參考字是指相同的元件，就能完全明白操作的組成和方法及其進(jìn)一步的優(yōu)點(diǎn)和目的。
圖1是與本發(fā)明相應(yīng)的幀緩沖存儲(chǔ)器的方框圖，圖2是圖1中輸入輸出控制器的方框圖，圖3是圖1中平面0的數(shù)據(jù)控制器的方框圖，圖4是圖3中光柵輸出組合邏輯電路的方框圖，以及圖5A-5D是本發(fā)明的讀出-修正-寫入操作中可能出現(xiàn)的象素圖象的圖例。
參照?qǐng)D1，以方框圖形式描繪的彩色幀緩沖存儲(chǔ)器10適用于按照經(jīng)16比特?cái)?shù)據(jù)總線14傳輸?shù)臄?shù)據(jù)和存貯在幀緩沖存貯器中的數(shù)據(jù)在陰極射線管(CRT)上產(chǎn)生一圖象，通過(guò)總線14傳輸?shù)臄?shù)據(jù)來(lái)自諸如主計(jì)算機(jī)或顯示處理器系統(tǒng)的控制器件，在陰極射線管12上的圖象由象素組成，每個(gè)象素的色彩或其它屬性是由一個(gè)8比特象素?cái)?shù)據(jù)字的狀態(tài)控制的。該幀緩沖存儲(chǔ)器10包括用于儲(chǔ)存象素?cái)?shù)據(jù)的一個(gè)隨機(jī)存取存儲(chǔ)器(RAM)矩陣16、用來(lái)控制RAM矩陣16和數(shù)據(jù)總線14之間的數(shù)據(jù)流的一組八個(gè)數(shù)據(jù)控制器20、一個(gè)用于控制該RAM矩陣16選址的輸入輸出控制器18以及根據(jù)存儲(chǔ)在RAM矩陣16中的象素?cái)?shù)據(jù)在陰極射線管12上產(chǎn)生顯示的通用視頻輸出電路22。數(shù)據(jù)總線14連同地址總線24以及從外部控制系統(tǒng)來(lái)的選擇控制線26，共同連接到輸入輸出控制器18和每個(gè)數(shù)據(jù)控制器20。
RAM矩陣16是8行(面)和16列的結(jié)構(gòu)中一組128個(gè)64K×1比特的RAM集成電路塊。每個(gè)存儲(chǔ)器集成電路塊有8個(gè)地址總線端被連接到來(lái)自輸入輸出控制器18的一個(gè)8比特地址總線25上。矩陣16中每個(gè)RAM是屬于二步式選址的型式。首先，把-8比特行地址置于RAM地址總線25上，并把一行地址選通門(RAS)連到該RAM上，以將行地址選通到該RAM集成電路塊上。然后把一8比特列地址置于RAM地址總線25上，并且將一個(gè)列地址選通門(CSA)連接該RAM，以將列地址選通入該RAM集成電路塊中。按所存儲(chǔ)的行和列的地址從RAM讀出或向RAM寫入數(shù)據(jù)。每個(gè)矩陣16的所有RAM集成電路塊的RAS選通輸入端共同連接到輸入輸出控制器18的一個(gè)相應(yīng)的RAS輸出端(RASO-RAS15)，使得給定列的所有RAM集成電路塊的行地址同時(shí)被相同的RAS0-RAS15信號(hào)選通。同樣，每一陣列面的所有RAM集成電路塊的CAS選通輸入端共同連接到輸入輸出控制器18的CAS輸出端(CAS0-CAS7)，使得給定面的所有RAM集成電路塊的列地址同時(shí)被相同的CAS0-CAS7信號(hào)選通。
每個(gè)RAM集成電路塊還有一數(shù)據(jù)輸入輸出端，通過(guò)該輸入端對(duì)RAM集成電路塊讀出或?qū)懭雴蝹€(gè)數(shù)據(jù)比特。在一給定矩陣面中所有RAM的數(shù)據(jù)輸入輸出端通過(guò)一相應(yīng)的面數(shù)據(jù)總線60連接到相應(yīng)的數(shù)據(jù)控制器20上，使得每一數(shù)據(jù)控制器20能夠向或從一給定面的16個(gè)RAM集成電路塊輸送或接收16比特的數(shù)據(jù)。每一矩陣面的面數(shù)據(jù)總線60也引到視頻輸出電路22，使得數(shù)據(jù)從陣列16通到視頻輸出電路，以刷新熒光屏。
每個(gè)象素的第一比特儲(chǔ)存在矩陣16的面0中。每個(gè)象素的第二比特存在處于相同的RAM地址面1中，并且如該象素的第一比特一樣處于RAM矩陣16的相同列中。以類同方式把每個(gè)象素的后繼象素比特存在后繼的面中，使得相同象素的所有比特儲(chǔ)存在相同地址和矩陣列中，但在不同的面上。由于矩陣16的每個(gè)RAM集成電路塊包含64K存儲(chǔ)單元，并由于矩陣16的每個(gè)面中有16個(gè)RAM集成電路塊，因此在矩陣中能存儲(chǔ)總數(shù)達(dá)64K×16或1024K個(gè)8比特象素，而在每個(gè)矩陣地址儲(chǔ)存16個(gè)象素。這就能夠，舉例說(shuō)，顯示1024×1024個(gè)象素。在一次存儲(chǔ)器讀出或?qū)懭氩僮鬟^(guò)程中，適當(dāng)?shù)剡x通來(lái)自輸入輸出控制器18的RAS0-RAS15和CAS0-CAS7各線就能區(qū)別具有相同RAM地址的RAM集成電路塊的各個(gè)存儲(chǔ)器單元，下文中將有更詳細(xì)的說(shuō)明。
幀緩沖存儲(chǔ)器10適用于以多種方式把數(shù)據(jù)寫入RAM矩陣16。在象素選擇寫入模式中，能同時(shí)把數(shù)據(jù)寫入矩陣，以修正一個(gè)8比特象素中挑選出的比特。面0數(shù)據(jù)控制器20把該象素的第一數(shù)據(jù)比特置于該面0數(shù)據(jù)總線的所有16根線上，這16根線通到0面的16個(gè)RAM。以相同方式，后繼的數(shù)據(jù)控制器20把后繼象素比特置于后繼矩陣面的數(shù)據(jù)總線的有關(guān)面數(shù)據(jù)輸入線上。然后輸入輸出控制器18選通RAS0-RAS15中的一根合適的線，以便從所選矩陣列的RAM集成電路塊選出行地址，然后選通CAS0-CAS7中一根或更多根的線，以便從所選矩陣面的所選RAM集成電路塊中選出列地址。這就修正了在所選矩陣列中所選地址上的8比特象素字，而儲(chǔ)存在矩陣的其他列中處于相同地址的象素?cái)?shù)據(jù)保持不變。而且，只有相應(yīng)于被CAS選通的矩陣平面的比特被寫入，而所選象素的其他比特保持不變。
在面選擇寫入模式中，能夠把數(shù)據(jù)同時(shí)寫入在存儲(chǔ)器矩陣16的一個(gè)所選面的多達(dá)16個(gè)相同編址存儲(chǔ)單元，使得在一個(gè)寫入周期中能改變多達(dá)16個(gè)相同編址象素的相同比特(即第一比特)。在該模式中，每個(gè)數(shù)據(jù)控制器20把一16比特?cái)?shù)據(jù)字置于其相關(guān)的面數(shù)據(jù)總線上。輸入輸出控制器18首先同時(shí)選通矩陣16列中的所選擇的RAS0-RAS15線，在上述列中儲(chǔ)存著需要改變的象素，然后同時(shí)只選通CAS0-CAS7線中所選擇的一根線，使得只從數(shù)據(jù)控制器20中一個(gè)控制器來(lái)的數(shù)據(jù)寫入相應(yīng)矩陣面的RAM，而其他面的RAM所儲(chǔ)存的數(shù)據(jù)保持不變。
在以面或象素組寫入的模式中，數(shù)據(jù)被寫入所選矩陣的列和面相交處的相同編址存儲(chǔ)單元中。在這些模式中，該數(shù)據(jù)控制器把16比特?cái)?shù)據(jù)字置于有關(guān)的RAM數(shù)據(jù)輸入線上，只有與所選矩陣的列和面相關(guān)的挑選出的RAS0-RAS15與CAS0-CAS7線被選通，使得數(shù)據(jù)只儲(chǔ)存在接收RAS0-RAS15和CAS0-CAS7選通信號(hào)的所選擇的RAM集成電路塊中。
也能從存儲(chǔ)器矩陣16讀出數(shù)據(jù)，并且或以8比特象素字方式(在象素選擇讀出模式中)，或以16比特面字方式(在面選擇讀出模式中)把數(shù)據(jù)置于通到外部顯示控制器的數(shù)據(jù)總線14上。在這些模式中，該輸入輸出控制器18發(fā)出RAS0-RAS15選通信號(hào)，然后CAS0-CAS7選通矩陣16的所有RAM集成電路塊，使得存在每個(gè)RAM集成電路塊中現(xiàn)有RAM地址處的數(shù)據(jù)被傳輸?shù)狡湎噙B的面數(shù)據(jù)控制器10。
在該象素選擇讀出模式中，該面0數(shù)據(jù)控制器20把從16個(gè)現(xiàn)有編址象素中選擇的一個(gè)象素的第一比特置于16比特?cái)?shù)據(jù)總線14的第一根數(shù)據(jù)線(DATAO)上，這16個(gè)現(xiàn)有編址象素是從相關(guān)的面0的RAM集成電路塊的數(shù)據(jù)線收到的。以相同的方式，該后繼面數(shù)據(jù)控制器20把從相關(guān)面的相應(yīng)RAM集成電路塊收到的后繼數(shù)據(jù)比特置于數(shù)據(jù)總線14的后繼DATA0-DATA7線上。這樣，16個(gè)現(xiàn)有編址象素中所選擇的一個(gè)象素的所有8個(gè)象素比特都出現(xiàn)在數(shù)據(jù)總線14的前8根(DATA0-DATA7)線上。
在面選擇讀出模式中，數(shù)據(jù)控制器20中只有一個(gè)控制器把從矩陣16相關(guān)面的RAM集成電路塊收到的16比特面數(shù)據(jù)字置于數(shù)據(jù)總線14上。
圖1的輸入輸出控制器18在圖2中更詳細(xì)地以方框圖形式畫(huà)出，它包括象素參考寄存器30、象素譯碼器32、面參考寄存器34、面譯碼器36、模式寄存器38、輸入輸出定時(shí)和刷新電路40、多路轉(zhuǎn)換器42以及寄存器譯碼器44。來(lái)自顯示處理器的所選擇的地址總線24之各線，連接到象素譯碼器32、面譯碼器36和寄存譯碼器44的輸入端，而地址總線24所選擇的其他16根線被分成二組，每組8根，均連到32/8比特多路轉(zhuǎn)換器42的輸入端。數(shù)據(jù)總線14的選擇線與寄存器30、34和38的輸入端相連。從外部控制系統(tǒng)來(lái)的控制線連接到定時(shí)和刷新控制電路40的輸入端。
輸入輸出定時(shí)電路和刷新控制電路40是通用電路，它根據(jù)來(lái)自外部顯示控制器的控制線26的狀態(tài)于適當(dāng)時(shí)間產(chǎn)生所需的RAS和CAS信號(hào)。定時(shí)電路40還產(chǎn)生一控制信號(hào)，用以轉(zhuǎn)換多路轉(zhuǎn)換電路42，并提供一刷新信號(hào)REF以刷新熒光屏。電路40還產(chǎn)生二組8比特地址字，在熒光屏刷新操作過(guò)程中被作為行和列的地址送到多路轉(zhuǎn)換器42的兩個(gè)輸入端。在刷新熒光屏過(guò)程中，根據(jù)需要由電路40中的內(nèi)部計(jì)數(shù)器增加這些行和列的地址，這樣，所有的顯示緩沖存儲(chǔ)器矩陣的行和列的地址都能以適當(dāng)?shù)捻樞虍a(chǎn)生。
當(dāng)一相應(yīng)的地址出現(xiàn)在地址總線24上時(shí)，寄存譯碼器44譯出在地址總線24上的地址，并對(duì)圖2中不同的寄存器產(chǎn)生啟動(dòng)信號(hào)，使每個(gè)這樣的寄存器能儲(chǔ)存出現(xiàn)在總線14上的數(shù)據(jù)。
模式寄存器38儲(chǔ)存指示幀緩沖存儲(chǔ)器10的讀出或?qū)懭氩僮髂Ｊ降臄?shù)據(jù)。當(dāng)模式寄存器被寄存譯碼器44來(lái)的一信號(hào)在輸入端啟動(dòng)時(shí)，就通過(guò)數(shù)據(jù)總線14把數(shù)據(jù)輸入模式寄存器38。當(dāng)進(jìn)行一次面模式讀出或?qū)懭氩僮鲿r(shí)，標(biāo)明“面”的儲(chǔ)存在模式寄存器38中的一模式比特被置高電平，而當(dāng)進(jìn)行任何字組模式操作時(shí)，標(biāo)明“字組”的儲(chǔ)存在寄存器38中的另一模式比特被置高電平。兩條寄存器輸出線，每條線由這兩比特之一的狀態(tài)所控制，均連接到“或”門46的輸入端。該“或”門46的輸出端連接到象素屏蔽寄存器30的一個(gè)啟動(dòng)輸入端A，還被反相器48倒相并輸送到象素譯碼器32的啟動(dòng)輸入端B。此外，儲(chǔ)存在模式寄存器38中的“面”和“字組”比特分別加到另一“或”門50的非反相和反相輸入端?！盎颉遍T50的輸出端C連接到面屏蔽寄存器34的一個(gè)啟動(dòng)輸入端，并且也由反相器52倒相并輸入到面譯碼器36的啟動(dòng)輸入端D。寄存器30和34以及譯碼器32和36都具有內(nèi)部三態(tài)輸出緩沖器，除了當(dāng)輸出端被信號(hào)A、B、C和D啟動(dòng)以外該輸出緩沖器都是具有三態(tài)的。
當(dāng)寄存譯碼器44的一個(gè)信號(hào)啟動(dòng)象素屏蔽寄存器30輸入端時(shí)，該參考寄存器30就儲(chǔ)存出現(xiàn)在數(shù)據(jù)總線14的16條線上的16個(gè)比特。當(dāng)象素屏蔽寄存器30被信號(hào)A啟動(dòng)輸出時(shí)，每個(gè)儲(chǔ)存的比特控制寄存器30的16條三態(tài)輸出線中一條線的狀態(tài)。象素譯碼器32也具有16條三態(tài)輸出線。當(dāng)該譯碼器被信號(hào)B啟動(dòng)時(shí)，每條線的狀態(tài)被連接到譯碼器32輸入端的地址總線24中的四條線的狀態(tài)所控制。象素屏蔽寄存器30的每一輸出線連接到象素譯碼器32的一條相應(yīng)輸出線上，并且也連接到16個(gè)“或”門53中各自的一個(gè)輸入端。攜帶自定時(shí)電路40來(lái)的刷新信號(hào)REF的一條線加到“或”門57的一個(gè)輸入端。每一“或”門53的第二輸入端共同連接到“或”門57的輸出端。每一“或”門53的輸出端連接到16個(gè)“與非”門54中一相應(yīng)門的輸入端。每一“與非”門54的另一輸入端共同接收從電路40來(lái)的RAS信號(hào)。
每一個(gè)“與非”門54的輸出包括輸入輸出控制器18的一個(gè)RAS0-RAS15控制輸出。這樣，在一寄存器寫入操作過(guò)程中，當(dāng)RAS信號(hào)加到“與非”門54的瞬間，RAS0-RAS15線的狀態(tài)或由寄存器30或由譯碼碼32的三態(tài)輸出線所控制。如果系統(tǒng)處于面或字組模式，信號(hào)A是高電平，象素寄存器30進(jìn)行控制。如果系統(tǒng)正以象素選擇模式操作(既非面亦非字組模式)，信號(hào)B是高電平，譯碼器12的輸出進(jìn)行控制。在刷新操作過(guò)程中，來(lái)自電路40的REF信號(hào)被置高電平，促使“或”門57和53的輸出信號(hào)變高，這樣，當(dāng)連到“或”門53的RAS線受激時(shí)，使得所有RAS0-RAS15的線被“與非”門54激勵(lì)(變低)，這些與象素屏蔽寄存器30或象素譯碼器32的輸出線的狀態(tài)無(wú)關(guān)。
當(dāng)從寄存譯碼器44來(lái)的信號(hào)啟動(dòng)輸入時(shí)，面屏蔽寄存器34就儲(chǔ)存出現(xiàn)在數(shù)據(jù)總線14的8條線上的8個(gè)比特。當(dāng)寄存器34被信號(hào)C啟動(dòng)輸出時(shí)，每個(gè)存儲(chǔ)的比特控制寄存器34的8條三態(tài)輸出線中一條線的狀態(tài)。面譯碼器36也有8條三態(tài)輸出線，當(dāng)譯碼器受信號(hào)D啟動(dòng)時(shí)，每條線的狀態(tài)由三條地址線24的狀態(tài)進(jìn)行控制。面屏蔽寄存器34和面譯碼器36的8條輸出線中相應(yīng)的每條線共同連接到8個(gè)“或”門55中各自的一個(gè)輸入端?！盎颉遍T57的輸出也加到8個(gè)“或”門55的每個(gè)“或”門的第二輸入端。每個(gè)“或”門55的輸出端連到8個(gè)“與非”門56的各自的一個(gè)輸入端，而從定時(shí)電路40來(lái)的CAS信號(hào)則共同輸送到每一“與非”門56的第二輸入端。
每一“與非”門56的輸出包括輸入輸出控制器18的一個(gè)CAS0-CAS7控制輸出。這樣，在一存貯器寫入操作過(guò)程中，8條CAS0-CAS7線的狀態(tài)于CAS信號(hào)輸送到“與非”門556的瞬間或被寄存器34或被譯碼器36控制，取決于信號(hào)C和D的狀態(tài)。如果該系統(tǒng)處于“字組模式或象素模式，信號(hào)C就高，面屏蔽寄存器34就控制CAS0-CAS7線的狀態(tài)。否則，信號(hào)D變高，面譯碼器36就實(shí)行控制。在刷新過(guò)程中，REF輸入信號(hào)變高，把“或”門57和55的輸出信號(hào)置高，使得當(dāng)CAS信號(hào)變高時(shí)，每個(gè)“與非”門56的輸出受激(變低)。CAS0-CAS7信號(hào)的狀態(tài)不受儲(chǔ)存在面屏蔽寄存器34或面譯碼器36中的數(shù)據(jù)的影響。
在刷新周期中，定時(shí)電路40向“或”門57發(fā)出一高REF信號(hào)，向多路轉(zhuǎn)換器42傳輸-8比特行地址和一8比特列地址，并切換多路轉(zhuǎn)換器22的狀態(tài)，使得8比特行地址傳送到矩陣16的每個(gè)RAM集成電路塊。然后，定時(shí)電路40選通連到“與非”門54的RAS線，使每一RAS0-RAS7線上的電平變低，從而使得每一RAM集成電路塊儲(chǔ)存行地址。然后，電路40切換多路轉(zhuǎn)換器42的狀態(tài)，把列地址送到矩陣16的每一RAM集成電路塊，并激勵(lì)連到每個(gè)“與非”門56的CAS線。然后，每一CAS0-CAS7線的電位變低，并選通矩陣16每一RAM集成電路塊的列地址。從每一RAM集成電路塊現(xiàn)有地址來(lái)的數(shù)據(jù)傳輸?shù)揭曨l輸出電路22，電路22用此數(shù)據(jù)刷新CRT12的顯示。定時(shí)電路重復(fù)該操作，適當(dāng)遞增行和列的地址，直到選取過(guò)所有地址為止，從而刷新熒光屏上的每一象素。定時(shí)和刷新控制電路與電路40和視頻輸出電路22相類似，是本技術(shù)領(lǐng)域：
中眾所熟悉的，因此不再在此詳述。
在一存儲(chǔ)器寫入操作過(guò)程中，輸入輸出控制器18的操作模式由儲(chǔ)存在模式寄存器38中的“面”和“字組”數(shù)據(jù)比特來(lái)控制。欲以象素選擇寫入模式工作，模式寄存器38的“面”和“字組”比特都得置于低電平，使信號(hào)B和C變高，從而啟動(dòng)象素譯碼器32和面屏蔽寄存器34的輸出。象素屏蔽寄存器30和面譯碼器36的輸出保持三態(tài)。一個(gè)8比特?cái)?shù)據(jù)字置于數(shù)據(jù)總線14上，相應(yīng)于矩陣16的能被寫入面時(shí)，該8比特?cái)?shù)據(jù)字的每個(gè)比特位置為邏輯1(高邏輯級(jí))，而相應(yīng)于矩陣16保持不變的面時(shí)，每個(gè)比特位置為邏輯0，然后由寄存譯碼器44來(lái)的信號(hào)選通面屏蔽寄存器34的該8比特?cái)?shù)據(jù)字。寄存器34中的高電平比特使相應(yīng)的“或”門55的輸出信號(hào)變高。適當(dāng)?shù)?比特地址加到象素譯碼器32的輸入端，使得象素譯碼器32的一個(gè)被選擇的輸出信號(hào)變高，而其他15個(gè)輸出信號(hào)保持低電平。該相應(yīng)“或”門53的輸出電平也變高。16比特RAM矩陣地址被置于地址總線24上，電路40切換多路轉(zhuǎn)換器42的狀態(tài)，使得16比特地址中的8比特行地址部分送到矩陣16中每一RAM集成電路塊的地址輸入端。
然后，輸入輸出定時(shí)電路40產(chǎn)生一RAS信號(hào)，它與“或”門53的高輸出信號(hào)相組合，使“與非”門54中的一個(gè)相應(yīng)門向RAM矩陣16的一個(gè)所選列發(fā)出一負(fù)向RAS0-RAS15選通信號(hào)，從而選通所選矩陣列中每個(gè)RAM的8比特行地址。然后，該輸入輸出定時(shí)電路40轉(zhuǎn)換多路轉(zhuǎn)換器42的狀態(tài)，使得包含RAM矩陣16列地址的另一組8根地址線連接到RAM矩陣16中每一個(gè)RAM的地址端。然后，定時(shí)電路40產(chǎn)生一個(gè)CAS信號(hào)，與所選“或”門55的高輸出一起使每個(gè)相應(yīng)的“與非”門56產(chǎn)生一負(fù)向的CAS0-CAS7選通信號(hào)。這樣，多達(dá)8個(gè)所選的RAM矩陣面由CAS0-CAS7選通，而只有一個(gè)RAM矩陣列由RAS0-RAS15選通，使得在一個(gè)象素選擇寫入操作過(guò)程中只有一個(gè)所選象素的多達(dá)8個(gè)比特被存取。
欲以面選擇寫入模式進(jìn)行操作，模式寄存器38的“面”比特被置高而“字組”比特是低位。這使信號(hào)A和D變高，其輸出啟動(dòng)象素屏蔽寄存器30和面譯碼器36。象素譯碼器32和面屏蔽寄存器34的輸出是三態(tài)的。16比特?cái)?shù)據(jù)字儲(chǔ)存在使所選輸出信號(hào)變高的象素屏蔽寄存器30中，這16比特?cái)?shù)據(jù)字在矩陣16中相應(yīng)于被寫入的列的每個(gè)比特位置為邏輯1，在矩陣16中相應(yīng)于保持不變的列的每個(gè)比特位置為邏輯0。一個(gè)三比特地址加到面譯碼器36的輸入端，使面譯碼器的一個(gè)被選輸出信號(hào)變高。在地址總線24上有了適當(dāng)?shù)?6比特地址，輸入輸出定時(shí)電路40就產(chǎn)生RAS和CAS信號(hào)，如象素選擇模式所述的那樣，轉(zhuǎn)換多路轉(zhuǎn)換器42。然而，在此模式中，從所選的1個(gè)到16個(gè)RAM矩陣列是由RAS0-RAS15選通的，但RAM矩陣只有一個(gè)面是由CAS0-CAS7選通的，使得在一寫入周期中矩陣16只有一個(gè)被選矩陣面16的多達(dá)16個(gè)被選RAM集成電路塊將存儲(chǔ)一個(gè)數(shù)據(jù)比特。這樣，在該面寫入模式情況下，在一個(gè)寫入周期中，能存取多達(dá)16個(gè)相同編址象素的一個(gè)相應(yīng)的比特。
欲以象素或面字組寫入模式工作，模型寄存器38的“字組”比特需被置高，使信號(hào)A和C變高，其輸出啟動(dòng)象素屏蔽寄存器30和面屏蔽寄存器34。所選的16比特?cái)?shù)據(jù)字儲(chǔ)存在象素屏蔽寄存器30中，使象素屏蔽寄存器30的多個(gè)被選輸出信號(hào)變高，這與16個(gè)比特字中哪些比特是1有關(guān)。所選的8比特?cái)?shù)據(jù)字儲(chǔ)存于面屏蔽寄存器34中，使一些被選的面屏蔽寄存器36的輸出信號(hào)變高，這與8比特字中哪些比特是1有關(guān)。當(dāng)定時(shí)電路40產(chǎn)生該RAS和CAS信號(hào)時(shí)，RAM矩陣16的一或多個(gè)列由RAS0-RAS15有選擇地選通，然后RAM矩陣的一或多個(gè)面由CAS0-CAS7有選擇地選通。因此，在面或象素字組寫入模式中，只有既收到RAS0-RAS15又收到CAS0-CAS7選通信號(hào)的所選RAM集成電路塊才儲(chǔ)存從有關(guān)數(shù)據(jù)控制器20來(lái)的數(shù)據(jù)。這樣，在該字組模式情況下，在一個(gè)寫入周期中就可寫入多達(dá)16個(gè)相同編址象素中多達(dá)8個(gè)比特。
在存儲(chǔ)器讀出操作過(guò)程中，該顯示控制器把16比特RAM矩陣16的地址置于地址總線24上，并在中心線26的一條線上產(chǎn)生一讀出信號(hào)，加到“或”門57的第二輸入端。該“讀出”信號(hào)使“或”門51的輸出信號(hào)變高。多路轉(zhuǎn)換器42進(jìn)行轉(zhuǎn)換，把總線24地址的前8個(gè)比特加在連接該矩陣的總線25上。然后定時(shí)電路40產(chǎn)生RAS選通信號(hào)，使所有“與非”門54變到低位，激勵(lì)該RAS0-15選通線。接著，多路轉(zhuǎn)換器42進(jìn)行轉(zhuǎn)換，把從地址總線24來(lái)的其他8個(gè)比特傳送到連接RAM矩陣的地址總線25，然后激勵(lì)該CAS選通信號(hào)，使“與非”門56激勵(lì)所有的CAS0-15線。這樣，在讀出形成過(guò)程中，矩陣16的所有RAM被RAS和CAS選通。
圖3以更為詳細(xì)的方框圖畫(huà)出了圖1中面0數(shù)據(jù)控制器20。除了一條相應(yīng)的DATA0-DATA7線在兩處與每個(gè)數(shù)據(jù)控制器相連之外，與RAM面1-7有關(guān)的每個(gè)數(shù)據(jù)控制器20的布局和操作與面0數(shù)據(jù)控制器相同。在象素模式操作過(guò)程中，所使用的另外的數(shù)據(jù)線連接也在圖1中作了描述，現(xiàn)說(shuō)明如下。
參見(jiàn)圖3，在面或象素選擇讀出模式中，從16個(gè)面0RAM中每個(gè)RAM讀出的一個(gè)比特?cái)?shù)據(jù)，通過(guò)面0數(shù)據(jù)總線60，經(jīng)緩沖器62和32/16比特多路轉(zhuǎn)換器64，進(jìn)入數(shù)據(jù)寄存器66。多路轉(zhuǎn)換器64的切換位置是由一讀出/寫入周期指示信號(hào)所控制，該指示信號(hào)從顯示處理器經(jīng)控制線26傳輸出來(lái)。在面選擇讀出模式中，一旦將數(shù)據(jù)存入數(shù)據(jù)寄存器66中，從面0的RAM發(fā)出的16比特?cái)?shù)據(jù)字就可以通過(guò)緩沖器68和數(shù)據(jù)線14，進(jìn)一步傳送到顯示處理器。另一方面，在象素選擇讀出模式中，只有存放在數(shù)據(jù)寄存器60中的16比特字的一個(gè)被選比特才能通過(guò)數(shù)據(jù)總線14的DATA0線傳送到顯示處理器。該比特的選擇是把地址總線24上一個(gè)適當(dāng)?shù)?比特地址，通過(guò)緩沖器75加到16/1多路轉(zhuǎn)換器72來(lái)實(shí)現(xiàn)的。多路轉(zhuǎn)換器72將數(shù)據(jù)寄存器66的一個(gè)被選輸出線通過(guò)一個(gè)三態(tài)輸出緩沖器74，連接到DATA0線。
在任意寫入模式操作期間，寫入面0RAM中的數(shù)據(jù)起初是存在數(shù)據(jù)寄存器66中，然后再通過(guò)緩沖器70和面0數(shù)據(jù)總線60，傳送到RAM矩陣16中。在存儲(chǔ)器寫入操作的準(zhǔn)備中，在存入數(shù)據(jù)寄存器66以前，待寫入存儲(chǔ)器的數(shù)據(jù)可從多個(gè)數(shù)據(jù)源得到并可用多種方法操作。數(shù)據(jù)操作可以由顯示處理器按通常方式來(lái)進(jìn)行，然后，在一存儲(chǔ)寫入周期內(nèi)，傳送到數(shù)據(jù)寄存器66。然而，本發(fā)明也允許從光柵輸出組合邏輯電路82的16比特?cái)?shù)據(jù)字的輸出D來(lái)獲得被操作的數(shù)據(jù)，該16比特的被操作數(shù)據(jù)被加到多路轉(zhuǎn)換器64的第2個(gè)16比特輸入端。
邏輯電路82有三個(gè)16比特輸入端A、B和C，適于用來(lái)產(chǎn)生16比特輸出字D，其中每一比特都是三個(gè)輸入字A、B和C相應(yīng)比特的某種所選擇的邏輯組合。在讀出操作期間，邏輯電路82輸入端A的16比特?cái)?shù)據(jù)字可由面0RAM讀出，并經(jīng)緩沖器62、32/16比特多路轉(zhuǎn)換器92和鎖存器94傳送到終端A。多路轉(zhuǎn)換器92的轉(zhuǎn)換狀態(tài)是由控制多路轉(zhuǎn)換器64切換狀態(tài)的控制線上的同一讀出/寫入控制信號(hào)來(lái)控制的。另一方面，在存儲(chǔ)器寫入操作期間，在邏輯電路82終端A出現(xiàn)的數(shù)據(jù)也可以通過(guò)數(shù)據(jù)總線14、緩沖器76、鎖存器78、多路轉(zhuǎn)換器80和92以及鎖存器94，從外部顯示控制器傳送到終端A。在數(shù)據(jù)寄存器66中所儲(chǔ)存的16比特字加到邏輯電路82的輸入端B。
用8比特字對(duì)規(guī)則寄存器86進(jìn)行預(yù)加載，然后再把此8比特字加到邏輯電路82的控制輸入端，用此方法來(lái)選擇由邏輯電路82所將進(jìn)行輸入信號(hào)的特定邏輯組合。該8比特?cái)?shù)據(jù)字通過(guò)數(shù)據(jù)總線14、緩沖器76和鎖存器78傳輸，而鎖存器78的輸出端與規(guī)則寄存器86的數(shù)據(jù)輸入端連接，這樣，該8比特?cái)?shù)據(jù)字就被加載入規(guī)則寄存器86。
參見(jiàn)圖4，用方框圖形式畫(huà)出了邏輯電路82的一個(gè)優(yōu)選實(shí)施例，它包括一組16個(gè)8/1多路轉(zhuǎn)換器96，用MUX0-MUX15標(biāo)示。8根數(shù)據(jù)線(R0-R7)中的每根線均載有存儲(chǔ)在規(guī)則寄存器86中的一個(gè)比特規(guī)則數(shù)據(jù)，這些數(shù)據(jù)線被連接到每個(gè)多路轉(zhuǎn)換器96的8個(gè)輸入端。在邏輯電路82的A、B和C輸入端出現(xiàn)的每個(gè)16比特字的第一比特A0、B0和C0，分別加到MUX0的三個(gè)控制輸入端的一個(gè)相應(yīng)端。同樣，邏輯電路82的A、B和C輸入的后繼比特，加到后繼多路轉(zhuǎn)換器96的控制輸入端。每個(gè)多路轉(zhuǎn)換器82的單個(gè)比特輸出D0-D15，包括邏輯電路82的16比特輸出D的自己的一個(gè)比特。
每個(gè)多路轉(zhuǎn)換器96傳送一個(gè)數(shù)據(jù)比特(0或1)，此數(shù)據(jù)比特是由規(guī)則寄存器86輸出線R0-R7中的一根被選線載送到有關(guān)的多路轉(zhuǎn)換器輸出線D0-D15，按照多路轉(zhuǎn)換器控制端出現(xiàn)的三比特碼A0-A15、B0-B15和C0-C15來(lái)選擇R0-R7。因此，出現(xiàn)相應(yīng)于A0-A15、B0-B15和C0-C15輸入狀態(tài)的任一組合時(shí)，只要把適當(dāng)?shù)?比特?cái)?shù)據(jù)儲(chǔ)存在規(guī)則寄存器86中，以適當(dāng)?shù)亟0-R7線的狀態(tài)，就可以為每個(gè)多路轉(zhuǎn)換器96編制程序來(lái)產(chǎn)生一種D0-D15輸出狀態(tài)。
在面選擇或面字組模式的存儲(chǔ)器寫入操作過(guò)程中，可把一個(gè)16比特?cái)?shù)據(jù)字從圖3的顯示控制器20，經(jīng)數(shù)據(jù)總線14、通過(guò)緩沖器76、鎖存器78以及32/16比特多路轉(zhuǎn)換器80，送到光柵輸出組合邏輯電路82的輸入端C。多路轉(zhuǎn)換器80的轉(zhuǎn)換位置是由預(yù)先儲(chǔ)存在模式寄存器84的面模式數(shù)據(jù)比特(面)所確定的。模式寄存器84與圖2中的模式寄存器38相類似。模式寄存器84是由數(shù)據(jù)預(yù)先加載的，該數(shù)據(jù)是從外部顯示控制器通過(guò)數(shù)據(jù)總線14、通過(guò)緩沖器76和鎖存器78傳入模式寄存器84的。
因此，由顯示控制器傳送到邏輯電路82輸入端C的16比特字，可以根據(jù)需要利用邏輯電路82來(lái)加以修正，然后通過(guò)輸出D和多路轉(zhuǎn)換器64到達(dá)數(shù)據(jù)寄存器66，并將其存入，接著寫入面0RAM集成電路塊的被選地址中。
在面選擇寫入模式中，RAM矩陣16中僅有一個(gè)被選中的面是由CAS選通的，而矩陣16的從1到16個(gè)被選列是由RAS選通的。這樣，僅有一個(gè)控制器20的寄存器66中儲(chǔ)存的數(shù)據(jù)被寫入相應(yīng)面的RAM中，而且只寫入也已被RAS選通的RAM中。因此，在一個(gè)單一的寫入周期中，從1-16個(gè)相同編址象素的一個(gè)相應(yīng)比特被重新寫入。
在面或象素組寫入模式中，RAM矩陣16中一或更多個(gè)被選面是CAS選通的，而RAM矩陣中1-16個(gè)被選列是RAS選通的。這樣，在一或更多個(gè)控制器20的寄存器66中所儲(chǔ)存的數(shù)據(jù)被寫入已被RAS選通的相應(yīng)面的RAM中。按此方法，在一個(gè)單一的寫入周期中，將1-16個(gè)相同地址的象素中1-8個(gè)相應(yīng)比特重新寫入。如果在每個(gè)面控制器20的光柵輸出組合邏輯電路82的終端D處出現(xiàn)的數(shù)據(jù)相同的話，則在每個(gè)面控制器20的寄存器66中所存儲(chǔ)的數(shù)據(jù)也將是相同的，并且寫入每一面的數(shù)據(jù)將具有相同方式。但是，由于每個(gè)面控制器20的規(guī)則寄存器86可以獨(dú)立加載，并由于每個(gè)面控制器20的數(shù)據(jù)寄存器66或鎖存器94也可以獨(dú)立加載，因此，每個(gè)面控制器的邏輯電路82的輸出D可以不同于任何其它面控制器的輸出。這樣，在一個(gè)面字組模式寫入操作過(guò)程中，在每個(gè)面中可以寫入不同的數(shù)據(jù)。
在熒光屏上顯示新字符時(shí)，面字組寫入模式特別有用。組成字符的象素是一種顏色，而組成背景的象素則是另一種顏色。要使象素成為所選定顏色，相應(yīng)象素?cái)?shù)據(jù)的比特必須尊照特定格式。顯示控制器能夠分別把規(guī)則數(shù)據(jù)置入每個(gè)面的規(guī)則寄存器86中，這樣，如果在輸入端C已出現(xiàn)的字的一個(gè)比特是高電平時(shí)，則在輸出端D的相應(yīng)比特將具有該面的適當(dāng)狀態(tài)，從而產(chǎn)生所選的字符的顏色。同樣，如果該比特在輸入端C處于低電平，相應(yīng)輸出端D的比特狀態(tài)將適于此面產(chǎn)生所選擇的底色。然后，利用面字組寫入模式，顯示控制器能夠經(jīng)數(shù)據(jù)總線14傳送16比特字到每個(gè)顯示控制器20的各邏輯電路82的輸入端C。其中，每一比特的狀態(tài)控制寫入到矩陣16的一個(gè)象素的顏色。這樣，在一個(gè)單一的寫入周期中，能夠?qū)懭攵噙_(dá)16個(gè)象素。雖然先要花費(fèi)一些時(shí)間在規(guī)則寄存器中建立起該數(shù)據(jù)，但是，如果利用相同二進(jìn)制彩色圖表來(lái)修改大量象素，那么，這種方法較以逐面或逐個(gè)象素方式把數(shù)據(jù)寫入矩陣16要節(jié)約時(shí)間。
在存儲(chǔ)器寫入操作時(shí)間，用象素選擇模式或象素組模式，一個(gè)8比特?cái)?shù)據(jù)字可以通過(guò)數(shù)據(jù)總線14的頭8根線(DATA0-DATA7)，傳送到每個(gè)面數(shù)據(jù)控制器20。在面0數(shù)據(jù)控制器20中，在DATA0線上出現(xiàn)的比特通過(guò)緩沖器88和鎖存器90傳到多路轉(zhuǎn)換器80的第二組16個(gè)輸入端。此16個(gè)終端連接在一起，使DATA0線上的比特出現(xiàn)在每一終端上。當(dāng)儲(chǔ)存在模式寄存器84中的“面”比特指出正在進(jìn)行的是象素操作而不是面模式操作時(shí)，多路轉(zhuǎn)換器80把一個(gè)單一的比特?cái)?shù)據(jù)從鎖存器90送到邏輯電路82輸入端C的所有16個(gè)輸入端。這樣，加到輸入端C的字將均為“1”或均為“0”，視數(shù)據(jù)總線14的DATA0線上傳輸?shù)牡谋忍貭顟B(tài)而定。然后，如果需要的話，可以利用邏輯電路82修改出現(xiàn)在終端C的該16比特字，并經(jīng)輸出端D和多路轉(zhuǎn)換器64傳到數(shù)據(jù)寄存器66，在此將其存儲(chǔ)。此后，被存儲(chǔ)字的第一個(gè)比特可以寫入面0RAM的所選象素存儲(chǔ)單元中。
在象素選擇或象素組模式中，其它7個(gè)面數(shù)據(jù)控制器20以相同方式工作，每個(gè)數(shù)據(jù)控制器20均從數(shù)據(jù)總線14的有關(guān)DATA1-DATA7線接收到一個(gè)數(shù)據(jù)比特，將此比特送到其邏輯電路82的C輸入的每個(gè)終端，按照存儲(chǔ)在其規(guī)則寄存器86中的邏輯規(guī)則數(shù)據(jù)來(lái)修改終端C處的結(jié)果字，并將結(jié)果存到其數(shù)據(jù)寄存器66中。此后，把存儲(chǔ)在每一面數(shù)據(jù)控制器的數(shù)據(jù)寄存器66中的字的適當(dāng)比特，在所選擇的象素地址，寫入到其有關(guān)面的RAM中。
在象素選擇寫入模式中，只有一個(gè)RAM矩陣16被選列是由RAS選通的，而矩陣16的1到8個(gè)被選面是CAS選通的。這樣，在1到8個(gè)面控制器20的寄存器66中所存入的數(shù)據(jù)僅被寫入一個(gè)相應(yīng)的RAS選通的RAM中。因此，在一個(gè)單一的寫入周期中，僅有一個(gè)象素的一個(gè)或更多個(gè)比特被重新寫入。
在象素組模式中，RAM矩陣16的一個(gè)或多個(gè)被選列是RAS選通的，而RAM矩陣16的1到8被選面是CAS選通的。這樣，在1到8個(gè)控制器20的寄存器66中所存儲(chǔ)的數(shù)據(jù)將被寫入1到16個(gè)相應(yīng)的RAS選通的RAM中。因此，可以重新寫入1-16個(gè)相同地址象素的一個(gè)或更多個(gè)相應(yīng)比特。當(dāng)用一種單一的顏色占滿顯示器的大量面積時(shí)，象素組模式是有用的。
數(shù)據(jù)控制器20的布局以及邏輯電路82的可編程序特點(diǎn)，能以很多方法來(lái)操作象素和面字?jǐn)?shù)據(jù)，從而允許在矩陣16中快速讀出、修正和寫入數(shù)據(jù)。光柵輸出組合邏輯電路82的典型使用例參見(jiàn)圖5A-5D。圖5A示出圖1的陰極射線管12上現(xiàn)有顯示的一部分，其中每個(gè)小方塊是一個(gè)象素。在該塊顯示面積中，現(xiàn)有的圖象是在純白底色上的黑“+”字，雖然它可能是任何其它圖案。圖5C表示一種圖形字，這是白底上的一個(gè)大黑“×”，作為一個(gè)濃淡點(diǎn)圖，疊加在圖5A的已有圖象上，形成一個(gè)如圖5D所示的新圖象。在圖5D中，已有顯示的交變象素被改變，使與圖5C圖形字符的相應(yīng)象素匹配。這就產(chǎn)生了圖5C的字符疊加在圖5A的字上這一錯(cuò)覺(jué)。
另一個(gè)16比特?cái)?shù)據(jù)字表示一個(gè)定義為濃淡點(diǎn)圖的點(diǎn)畫(huà)圖形，如圖5B所示。為了完成圖象的重疊，在面字組寫入模式操作期間，該16比特?cái)?shù)據(jù)字通過(guò)數(shù)據(jù)總線14傳輸，并加到每個(gè)面數(shù)據(jù)控制器20的邏輯電路82的A輸入端上。然后，在面字組模式讀出操作期間，包括現(xiàn)有顯示的16個(gè)象素的16比特?cái)?shù)據(jù)字從矩陣的每個(gè)面讀出，并被存入每個(gè)相應(yīng)數(shù)據(jù)控制器20的數(shù)據(jù)寄存器66中。這樣，所存入的數(shù)據(jù)出現(xiàn)在每個(gè)面數(shù)據(jù)控制器20的邏輯電路82的終端B。然后，在面字組寫入操作期間，與圖5C中圖形字符的16個(gè)象素的比特相應(yīng)的一個(gè)16比特字，由顯示控制器通過(guò)數(shù)據(jù)總線14，傳到每個(gè)面控制器20的邏輯電路82的終端C。這樣，每個(gè)邏輯電路82的輸出D存到寄存器66中，并被寫入有關(guān)的矩陣16面的16個(gè)RAM集成電路塊中。
如果存儲(chǔ)在每個(gè)規(guī)則寄存器86中的比特以這樣方式選出，使得邏輯電路82的每一輸出比特D0-D15是輸入比特A0-A15、B0-B15和C0-C15的適當(dāng)組合，則如上所述，在所有象素被讀出、修改和重寫后，會(huì)出現(xiàn)如圖5D所示的新的圖象。在此例中，如果由儲(chǔ)存在所有面中的邏輯1表示黑，而由儲(chǔ)存在所有面中的邏輯0表示白，那么，適當(dāng)?shù)慕M合規(guī)則是“多數(shù)決定操作”，其中如果有關(guān)的A、B和C輸入中的二個(gè)或二個(gè)以上是1，則D端為1。如果一個(gè)二進(jìn)值11101000存儲(chǔ)在規(guī)則寄存器86中，就實(shí)現(xiàn)多數(shù)決定操作。這種手段使所有象素?cái)?shù)據(jù)操作會(huì)出現(xiàn)在寫入周期期間，而在讀出和寫入操作之間不需要另外的顯示控制器操作時(shí)間來(lái)完成數(shù)據(jù)的操作。
因此，本發(fā)明中的幀緩沖存儲(chǔ)器10，允許外部控制系統(tǒng)把數(shù)據(jù)從或向存儲(chǔ)器矩陣16讀出或?qū)懭?，以多種方式對(duì)矩陣進(jìn)行存取。此外，在數(shù)據(jù)讀出或?qū)懭氩僮髌陂g，邏輯電路82及數(shù)據(jù)控制器20的相關(guān)電路允許快速處理圖象數(shù)據(jù)。
盡管已示出和說(shuō)明了本發(fā)明的一個(gè)優(yōu)選實(shí)施例，然而，對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，顯然可以作出許多改變和修正，而不超越本發(fā)明的廣義范圍。例如，改變矩陣16的面的數(shù)目，很容易使本發(fā)明適用于不是8比特象素的情況;利用其他尺寸的RAM集成電路塊并適當(dāng)?shù)卣{(diào)整各種寄存器、多路轉(zhuǎn)換器和其他元件的數(shù)據(jù)寬度，本發(fā)明也能夠用于非16比特RAM選址。所附上的權(quán)利要求
書(shū)是為了(包括符合)本發(fā)明真正實(shí)質(zhì)和范圍的一切改變和修正。
權(quán)利要求
1.一種幀緩沖存儲(chǔ)器，其特征在于包括一個(gè)存儲(chǔ)器單元矩陣，具有多個(gè)安排在許多個(gè)面里的多個(gè)相應(yīng)的可尋址存儲(chǔ)器單元，每個(gè)面具有多個(gè)存儲(chǔ)器單元，所述存儲(chǔ)器單元面中每個(gè)面儲(chǔ)存多個(gè)多比特象素中每個(gè)象素的一個(gè)相應(yīng)比特，使得在每個(gè)存儲(chǔ)器矩陣地址中儲(chǔ)存多個(gè)象素；對(duì)任一所選面的存儲(chǔ)器單元同時(shí)尋址的裝置；對(duì)在多個(gè)面中的一個(gè)所選相應(yīng)存儲(chǔ)器單元同時(shí)尋址的裝置。
2.一種幀緩沖存儲(chǔ)器，其特征在于包括一個(gè)存儲(chǔ)器單元矩陣，具有安排在許多個(gè)面中的多個(gè)以可相同方式尋址的存儲(chǔ)器單元，每個(gè)面具有多個(gè)存儲(chǔ)器單元，所述存儲(chǔ)器單元面中每個(gè)面儲(chǔ)存多個(gè)多比特象素中每個(gè)象素的一個(gè)相應(yīng)比特，使得在每個(gè)存儲(chǔ)器矩陣地址儲(chǔ)存多個(gè)象素;以及對(duì)任意所選面組中的任意選擇的相應(yīng)存儲(chǔ)器單元組同時(shí)選址的裝置。
3.一種幀緩沖存儲(chǔ)器，其特征在于包括一個(gè)存儲(chǔ)器單元矩陣，具有多個(gè)安排在多個(gè)面中的多個(gè)可尋址存儲(chǔ)器單元，每個(gè)面具有多個(gè)存儲(chǔ)器單元，所述存儲(chǔ)器單元面中每個(gè)面儲(chǔ)存多個(gè)多比特象素中每個(gè)象素的一個(gè)相應(yīng)比特，使得在每個(gè)存儲(chǔ)器矩陣地址儲(chǔ)存多個(gè)象素;對(duì)在所選面組中任意選擇的相應(yīng)存儲(chǔ)器單元組同時(shí)選址的裝置;用于傳輸幀緩沖存儲(chǔ)器輸入和輸出數(shù)據(jù)的數(shù)據(jù)總線;以及多個(gè)數(shù)據(jù)控制器裝置，所說(shuō)控制器裝置中的每一個(gè)能對(duì)所述數(shù)據(jù)總線進(jìn)行存取，并能在一相應(yīng)面的每個(gè)編址存儲(chǔ)器單元存取數(shù)據(jù)。
4.根據(jù)權(quán)利要求
3中所述的一種幀緩沖存儲(chǔ)器，其中每個(gè)所述的數(shù)據(jù)控制器裝置還包括把所述數(shù)據(jù)總線上的一個(gè)輸入數(shù)據(jù)字的獨(dú)立比特傳輸?shù)较鄳?yīng)面中每一存儲(chǔ)器單元的裝置;以及把輸入數(shù)據(jù)字的一個(gè)所選比特傳輸?shù)较鄳?yīng)面中每個(gè)存儲(chǔ)器單元的裝置。
5.根據(jù)權(quán)利要求
3所述的一種幀緩沖存儲(chǔ)器，其中，所述數(shù)據(jù)控制器裝置中的每一個(gè)裝置還包括把由相應(yīng)面的每個(gè)現(xiàn)有編址存儲(chǔ)器單元所儲(chǔ)存的一個(gè)比特置于數(shù)據(jù)總線的一根相應(yīng)線上的裝置;以及把由相應(yīng)面的一個(gè)所選現(xiàn)有編址存儲(chǔ)器單元所儲(chǔ)存的一個(gè)比特置于數(shù)據(jù)總線的一條所選線上的裝置。
6.一種幀緩沖存儲(chǔ)器，其特征在于包括一個(gè)存儲(chǔ)器單元矩陣，具有安排在多個(gè)面中的許多以相同方式可尋址存儲(chǔ)器單元，每個(gè)面具有多個(gè)存儲(chǔ)單元，所述存儲(chǔ)器單元面中每一個(gè)面儲(chǔ)存多個(gè)多比特象素中每個(gè)象素的一個(gè)相應(yīng)比特，使得在每個(gè)存儲(chǔ)器矩陣地址儲(chǔ)存多個(gè)象素;對(duì)在任意所選面組的任意選擇的相應(yīng)存儲(chǔ)器單元組同時(shí)尋址的裝置;用于傳送幀緩沖存儲(chǔ)器輸入和輸出數(shù)據(jù)的一條數(shù)據(jù)總線;用以產(chǎn)生數(shù)據(jù)的多個(gè)裝置，該數(shù)據(jù)表示由所述數(shù)據(jù)總線傳輸?shù)乃x輸入數(shù)據(jù)和被存儲(chǔ)的屏蔽數(shù)據(jù)之組合，以及相應(yīng)于每個(gè)所述存儲(chǔ)器單元矩陣面的一個(gè)所述數(shù)據(jù)產(chǎn)生裝置;及把所述產(chǎn)生的數(shù)據(jù)從每個(gè)所述產(chǎn)生裝置傳輸?shù)较鄳?yīng)面中的編址存儲(chǔ)器單元并存儲(chǔ)在其中的裝置。
7.根據(jù)權(quán)利要求
6所述的一種幀緩沖存儲(chǔ)器，其中每個(gè)所述產(chǎn)生裝置包括儲(chǔ)存一個(gè)規(guī)則數(shù)據(jù)字的裝置;以及多個(gè)多路轉(zhuǎn)換器，每個(gè)多路轉(zhuǎn)換器選擇所述規(guī)則數(shù)據(jù)字的一個(gè)比特為所述被產(chǎn)生的數(shù)據(jù)的一個(gè)獨(dú)立比特，根據(jù)所述輸入數(shù)據(jù)和所述被存儲(chǔ)的屏蔽數(shù)據(jù)的相應(yīng)比特的狀態(tài)，由每個(gè)多路轉(zhuǎn)換器選擇所述規(guī)則數(shù)據(jù)比特。
8.根據(jù)權(quán)利要求
6所述的一種幀緩沖存儲(chǔ)器，其中由每個(gè)產(chǎn)生裝置獨(dú)立地存儲(chǔ)所述規(guī)則數(shù)據(jù)，使得傳輸?shù)矫總€(gè)面的相應(yīng)存儲(chǔ)器單元的數(shù)據(jù)可以有選擇地不同。
9.根據(jù)權(quán)利要求
6所述的一種幀緩沖存儲(chǔ)器，其中由每個(gè)數(shù)據(jù)控制器獨(dú)立地存儲(chǔ)所述屏蔽數(shù)據(jù)，使得由每個(gè)數(shù)據(jù)控制器裝置傳輸?shù)矫總€(gè)面的相應(yīng)存儲(chǔ)器單元的數(shù)據(jù)可以有選擇地不同。
專利摘要
一種幀緩沖存儲(chǔ)器，包括安排在一個(gè)n行(面)和m列矩陣中的一組存儲(chǔ)器塊。所有的存儲(chǔ)器塊以相同方式編址，一組m個(gè)n比特象素儲(chǔ)存在每個(gè)存儲(chǔ)器地址，每個(gè)象素的一個(gè)比特儲(chǔ)存在每個(gè)矩陣面中。每列中每個(gè)存儲(chǔ)器集成電路塊被一共同的行地址選通線選通行地址，而每個(gè)面中的每一存儲(chǔ)器塊被一共同的列地址選通線選通列地址。適當(dāng)?shù)剡x通所選行和列地址線，就可以逐個(gè)象素方式或逐個(gè)面方式把數(shù)據(jù)寫入存儲(chǔ)器矩陣，這種數(shù)據(jù)被寫入各自的象素或面，或?qū)懭胂笏鼗蛎娼M。
文檔編號(hào)G06T1/60GK86102372SQ86102372
公開(kāi)日1986年10月8日 申請(qǐng)日期1986年4月5日
發(fā)明者戴維·L·尼里姆 申請(qǐng)人:特克特朗尼克公司導(dǎo)出引文BiBTeX, EndNote, RefMan