本發(fā)明涉及顯示技術領域，更為具體的說，涉及一種掃描單元、柵極驅動電路及顯示裝置。

背景技術：

隨著電子技術的發(fā)展，顯示裝置已被廣泛應用于各行領域和各種電子產(chǎn)品中，成為人們生活和工作不可或缺的一部分，如電視、手機、電腦、個人數(shù)字助理等?，F(xiàn)有的顯示裝置中，顯示裝置包括有柵極驅動電路，柵極驅動電路主要用于掃描多級柵極線，以通過掃描柵極線而對與柵極線電連接的像素陣列進行掃描，進而配合其他線路結構而進行畫面的顯示。由于人們對柵極驅動電路的多樣性的需求，因此柵極驅動電路的設計成為開發(fā)者現(xiàn)今主要研究趨勢之一。

技術實現(xiàn)要素：

有鑒于此，本發(fā)明提供了一種掃描單元、柵極驅動電路及顯示裝置，掃描單元能夠逐級輸出兩級掃描信號，且通過第一級子單元和第二級子單元相互作用而簡化掃描單元的結構，并且滿足柵極驅動電路的多樣性的需求。

為實現(xiàn)上述目的，本發(fā)明提供的技術方案如下：

一種掃描單元，包括第一級子單元和第二級子單元，其中，所述第一級子單元包括：第一輸入模塊、第一上拉節(jié)點、第一上拉控制模塊、第一下拉節(jié)點、第一下拉控制模塊、第一下拉生成模塊、第一輸出模塊、第一輸出端、第一級聯(lián)輸出模塊和第一級聯(lián)輸出端；所述第二級子單元包括：第二輸入模塊、第二上拉節(jié)點、第二上拉控制模塊、第二下拉節(jié)點、第二下拉控制模塊、第二下拉生成模塊、第二輸出模塊、第二輸出端、第二級聯(lián)輸出模塊和第二級聯(lián)輸出端；

所述第一輸入模塊響應于第一控制端的電位，而控制第一電壓端與所述第一上拉節(jié)點的接通狀態(tài)，和控制第三電壓端分別與所述第一下拉節(jié)點和所述第二下拉節(jié)點的接通狀態(tài)，以及響應于第二控制端的電位，而控制第二電壓端與所述第一上拉節(jié)點的接通狀態(tài)，其中，所述第一電壓端和第二電壓端的電平相反；

所述第一上拉控制模塊響應于所述第一上拉節(jié)點的電位，而控制所述第三電壓端分別與所述第一下拉節(jié)點、所述第一下拉生成模塊、和所述第二下拉生成模塊的接通狀態(tài)；

所述第一下拉控制模塊響應于所述第一下拉節(jié)點的電位，而控制所述第三電壓端分別與所述第一上拉節(jié)點、所述第一輸出模塊、所述第一級聯(lián)輸出端、第二上拉節(jié)點、第二輸出端、和第二級聯(lián)輸出端的接通狀態(tài)；

所述第一下拉生成模塊響應于第一信號端的電位，而控制所述第一信號端與所述第一下拉節(jié)點的接通狀態(tài)，其中，在所述第一上拉控制模塊響應于所述第一上拉節(jié)點電位，而控制所述第三電壓端分別與所述第一下拉節(jié)點、所述第一下拉生成模塊、和所述第二下拉生成模塊接通時，所述第一下拉節(jié)點和第二下拉節(jié)點的電位為所述第三電壓端的電位；

所述第一輸出模塊響應于第一上拉節(jié)點的電位而控制第三信號端與所述第一輸出端的接通狀態(tài)；

所述第一級聯(lián)輸出模塊響應于所述第一上拉節(jié)點的電位而控制所述第三信號端與所述第一級聯(lián)輸出端的接通狀態(tài)；

所述第二輸入模塊響應于第三控制端的電位，而控制所述第一電壓端與所述第二上拉節(jié)點的接通狀態(tài)，以及響應于第四控制端的電位，而控制第二電壓端與所述第二上拉節(jié)點的接通狀態(tài)；

所述第二上拉控制模塊響應于第二上拉節(jié)點的電位，而控制所述第三電壓端分別與所述第二下拉節(jié)點、所述第二下拉生成模塊和所述第一下拉生成模塊的接通狀態(tài)；

所述第二下拉控制模塊響應于第二下拉節(jié)點的電位，而控制所述第三電壓端分別與所述第二上拉節(jié)點、第二輸出模塊、第二級聯(lián)輸出端、第一上拉節(jié)點、第一輸出端、第一級聯(lián)輸出端的接通狀態(tài)；

所述第二下拉生成模塊響應于第二信號端的電位，而控制所述第二信號端與所述第二下拉節(jié)點的接通狀態(tài)，其中，在所述第二上拉控制模塊響應于所述第二上拉節(jié)點的電位，而控制所述第三電壓端分別與所述第二下拉節(jié)點、所述第二下拉生成模塊和所述第一下拉生成模塊接通時，所述第二下拉節(jié)點和第一下拉節(jié)點的電位為所述第三電壓端的電位；

所述第二輸出模塊響應于所述第二上拉節(jié)點的電位，而控制所述第四信號端與所述第二輸出端的接通狀態(tài)；

所述第二級聯(lián)輸出模塊響應于所述第二上拉節(jié)點的電位，而控制所述第四信號端與所述第二級聯(lián)輸出端的接通狀態(tài)。

本發(fā)明實施例還公開了一種柵極驅動電路，所述柵極驅動電路包括的n級掃描單元中，每一級掃描單元均為以上所述的掃描單元，n為大于或等于2的整數(shù)。

本發(fā)明實施例還公開了一種顯示裝置，其特征在于，包括以上所述的柵極驅動電路。

相較于現(xiàn)有技術，本發(fā)明提供的技術方案至少具有以下優(yōu)點：

本發(fā)明提供了的掃描單元包括第一級子單元和第二級子單元，掃描單元可以沿第一級子單元至第二級子單元的方向逐級輸出掃描信號，且在掃描過程中，第一級子單元和第二級子單元相互配合，使在其中一級子單元輸出掃描信號時，另一級子單元不輸出掃描信號。本發(fā)明公開的掃描單元能夠逐級輸出兩級掃描信號，且通過第一級子單元和第二級子單元相互作用而簡化掃描單元的結構，并且滿足柵極驅動電路的多樣性的需求。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術中的技術方案，下面將對實施例或現(xiàn)有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。

圖1為本申請實施例提供的一種掃描單元的結構示意圖；

圖2為本申請實施例提供的一種掃描單元的具體結構示意圖；

圖3為本申請實施例提供的一種掃描方式的時序圖；

圖4為本申請實施例提供的一種柵極驅動電路中不同掃描單元級聯(lián)的結構示意圖。

具體實施方式

下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

本發(fā)明實施例提供了一種掃描單元、柵極驅動電路及顯示裝置，掃描單元能夠逐級輸出兩級掃描信號，且通過第一級子單元和第二級子單元相互作用而簡化掃描單元的結構，并且滿足柵極驅動電路的多樣性的需求。

為實現(xiàn)上述目的，本申請實施例提供的技術方案如下，具體結合圖1至圖4所示，對本申請實施例提供的技術方案進行詳細的描述。

參考圖1所示，為本申請實施例提供的一種掃描單元的結構示意圖，其中，掃描單元應用于柵極驅動電路，該掃描單元包括第一級子單元和第二級子單元。并且，通過第一控制端SET1、第二控制端RESET1、第三控制端SET2和第四控制端RESET2，第一電壓端FW、第二電壓端BW和第三電壓端VGL，第一信號端V1、第二信號端V2、第三信號端CK1和第四信號端CK2等端口的輸入電壓，配合第一級子單元和第二級子單元的電路結構，共同實現(xiàn)逐級輸出兩級掃描信號的功能。

其中，所述第一級子單元包括：第一輸入模塊101、第一上拉節(jié)點P1、第一上拉控制模塊102、第一下拉節(jié)點Q1、第一下拉控制模塊103、第一下拉生成模塊104、第一輸出模塊105、第一輸出端Gout1、第一級聯(lián)輸出模塊106和第一級聯(lián)輸出端Gout1’；所述第二級子單元包括：第二輸入模塊201、第二上拉節(jié)點P2、第二上拉控制模塊202、第二下拉節(jié)點Q2、第二下拉控制模塊203、第二下拉生成模塊204、第二輸出模塊205、第二輸出端Gout2、第二級聯(lián)輸出模塊206和第二級聯(lián)輸出端Gout2’。

具體的，第一級子單元中：

所述第一輸入模塊101響應于第一控制端SET1的電位，而控制第一電壓端FW與所述第一上拉節(jié)點P1的接通狀態(tài)，和控制第三電壓端VGL分別與所述第一下拉節(jié)點Q1，以及控制第三電壓端VGL與所述第二下拉節(jié)點Q2的接通狀態(tài)，以及響應于第二控制端RESET1的電位，而控制第二電壓端BW與所述第一上拉節(jié)點P1的接通狀態(tài)。

其中，第一控制端SET1和第二控制端RESET1的信號不同時為高電平，從而使得第一電壓端FW與第一上拉節(jié)點P1之間接通時，第二電壓端BW與第一上拉節(jié)點P1之間不接通，當?shù)诙妷憾薆W與第一上拉節(jié)點P1之間接通時，第一電壓端FW與第一上拉節(jié)點P1之間不接通，且第一電壓端FW和第二電壓端BW輸出信號的電平相反，從而使得第一電壓端FW與第一上拉節(jié)點P1接通時和第二電壓端BW與第一上拉節(jié)點P1接通時，第一上拉節(jié)點P1為不同電平。

下面以第一電壓端FW為高電平，第二電壓端BW為低電平，第三電壓端VGL為低電平為例，對本發(fā)明實施例所提供的第一掃描單元進行描述。

具體的，當?shù)谝豢刂贫薙ET1為高電平時，第二控制端RESET1為低電平時，第一電壓端FW與第一上拉節(jié)點P1之間接通，第一電壓端FW的信號傳輸至第一上拉節(jié)點P1，將第一上拉節(jié)點P1的電位拉高，且第三電壓端VGL與第一下拉節(jié)點Q1之間接通，第三電壓端VGL的低電平信號傳輸至第一下拉節(jié)點Q1，將第一下拉節(jié)點Q1的電位拉低。當?shù)谝豢刂贫薙ET1為低電平，第二控制端RESET1為高電平時，第一電壓端FW與第一上拉節(jié)點P1之間截止，第三電壓端VGL與第一下拉節(jié)點Q1之間截止，第二電壓端BW的信號傳輸至第一上拉節(jié)點P1，將第一上拉節(jié)點P1的電位拉低。

所述第一上拉控制模塊102響應于所述第一上拉節(jié)點P1的電位，而控制所述第三電壓端VGL分別與所述第一下拉節(jié)點Q1、所述第一下拉生成模塊104、和所述第二下拉生成模塊204的接通狀態(tài)。

具體的，當?shù)谝簧侠?jié)點P1為高電平時，第一下拉節(jié)點Q1與第三電壓端VGL之間接通，第三電壓端VGL的信號傳輸至第一下拉節(jié)點Q1，將第一下拉節(jié)點Q1的電位拉低，第三電壓端VGL與第一下拉生成模塊104之間接通，控制第一下拉生成模塊104無信號輸出。當?shù)谝簧侠?jié)點P1為低電平時，第一下拉節(jié)點Q1與第三電壓端VGL之間不通過第一上拉控制模塊102接通，第三電壓端VGL與第一下拉生成模塊104之間也不通過第一上拉控制模塊102接通，第一上拉控制模塊102對第一下拉生成模塊104的信號輸出不起控制作用。

所述第一下拉控制模塊103響應于所述第一下拉節(jié)點Q1的電位，而控制所述第三電壓端VGL分別與所述第一上拉節(jié)點P1、所述第一輸出模塊105、所述第一級聯(lián)輸出端Gout1’、第二上拉節(jié)點P2、第二輸出端Gout2、和第二級聯(lián)輸出端Gout2’的接通狀態(tài)。

具體的，當?shù)谝幌吕?jié)點Q1為高電位時，第三電壓端VGL與第一輸出模塊105以及第一上拉節(jié)點P1之間接通，將第三電壓端VGL的信號傳輸至第一上拉節(jié)點P1，將第一上拉節(jié)點P1的電位拉低，并維持低電位；并且第三電壓端VGL與第一級聯(lián)輸出端Gout1’之間接通，將第三電壓端VGL的低電平信號傳輸至第一級聯(lián)輸出端Gout1’，從而維持第一級聯(lián)輸出端Gout1’的低電位，并經(jīng)第一級聯(lián)輸出端Gout1’輸出該低電位。并且，當?shù)谝幌吕?jié)點Q1為高電位時，第三電壓端VGL與第二上拉節(jié)點P2接通，將第三電壓端VGL的信號傳輸至第二上拉節(jié)點P2，將第二上拉節(jié)點P2的電位拉低，并維持低電位，且第三電壓端VGL通過第一下拉控制模塊103與第二輸出端Gout2和第二級聯(lián)輸出端Gout2’之間接通，將第三電壓端VGL的低電平信號傳輸至第二輸出端Gout2和第二級聯(lián)輸出端Gout2’，從而維持第二輸出端Gout2和第二級聯(lián)輸出端Gout2’的低電位，并分別經(jīng)第二輸出端Gout2和第二級聯(lián)輸出端Gout2’輸出該低電位。當?shù)谝幌吕?jié)點Q1為低電位時，第三電壓端VGL不通過第一下拉控制模塊103與所述第一上拉節(jié)點P1、所述第一輸出模塊105、所述第一級聯(lián)輸出端Gout1’、第二上拉節(jié)點P2、第二輸出端Gout2、和第二級聯(lián)輸出端Gout2’之間接通。

所述第一下拉生成模塊104響應于第一信號端V1的電位，而控制所述第一信號端V1與所述第一下拉節(jié)點Q1的接通狀態(tài)，其中，在所述第一上拉控制模塊102響應于所述第一上拉節(jié)點P1電位，而控制所述第三電壓端VGL分別與所述第一下拉節(jié)點Q1、所述第一下拉生成模塊104、和所述第二下拉生成模塊204接通時，所述第一下拉節(jié)點Q1和第二下拉節(jié)點Q2的電位為所述第三電壓端VGL的電位。具體的，在第三電壓端VGL與第一下拉生成模塊104之間不接通的前提下，當?shù)谝恍盘柖薞1與第一下拉節(jié)點Q1之間接通時，將第一信號端V1輸出的信號傳輸至第一下拉節(jié)點Q1，進而控制第一下拉控制模塊103的工作；當?shù)谌妷憾薞GL與第一下拉生成模塊104之間接通時，第一下拉生成模塊104響應于第三電壓端VGL的信號而無信號輸出。

所述第一輸出模塊105響應于第一上拉節(jié)點P1的電位而控制第三信號端CK1與所述第一輸出端Gout1的接通狀態(tài)。當?shù)谝簧侠?jié)點P1為高電平時，第一輸出模塊105控制第三信號端CK1與第一輸出端Gout1之間接通，將第三信號端CK1的信號傳輸至第一輸出端Gout1，并經(jīng)第一輸出端Gout1輸出。

所述第一級聯(lián)輸出模塊106響應于所述第一上拉節(jié)點P1的電位而控制所述第三信號端CK1與所述第一級聯(lián)輸出端Gout1’的接通狀態(tài)。當?shù)谝簧侠?jié)點P1為高電平時，第一級聯(lián)輸出模塊106控制第三信號端CK1與第一級聯(lián)輸出端Gout1’之間接通，將第三信號端CK1的信號傳輸至第一級聯(lián)輸出端Gout1’，并經(jīng)第一級聯(lián)輸出端Gout1’輸出。

第二級子單元模塊中的大部分與第一子單元的模塊類似，具體的，第二級子單元中：

所述第二輸入模塊201的結構可以與第一輸入模塊101結構相同，也可以不同，本實施例中以二者結構不同為例進行說明。第二輸入模塊201響應于第三控制端SET2的電位，而控制所述第一電壓端FW與所述第二上拉節(jié)點P2的接通狀態(tài)，以及響應于第四控制端RESET2的電位，而控制第二電壓端BW與所述第二上拉節(jié)點P2的接通狀態(tài)。

其中，第三控制端SET2和第四控制端RESET2的信號不同時為高電平，從而使得第一電壓端FW與第二上拉節(jié)點P2之間接通時，第二電壓端BW與第二上拉節(jié)點P2之間不接通，當?shù)诙妷憾薆W與第二上拉節(jié)點P2之間接通時，第一電壓端FW與第一上拉節(jié)點P1之間不接通，且第一電壓端FW和第二電壓端BW的電平信號相反，從而使得第一電壓端FW與第二上拉節(jié)點P2接通時和第二電壓端BW與第二上拉節(jié)點P2接通時，第二上拉節(jié)點P2為不同電平。

下面繼續(xù)以第一電壓端FW為高電平，第二電壓端BW為低電平，第三電壓端VGL為低電平為例，對本發(fā)明實施例所提供的第二級子單元進行描述。

具體的，當?shù)谌刂贫薙ET2為高電平，第四控制端RESET2為低電平時，第一電壓端FW與第二上拉節(jié)點P2之間接通，第一電壓端FW的信號傳輸至第二上拉節(jié)點P2，將第二上拉節(jié)點P2的電位拉高；當?shù)谌刂贫薙ET2為低電平，第四控制端RESET2為高電平時，第二電壓端BW與第二上拉節(jié)點P2之間接通，第二電壓端BW的信號傳輸至第二上拉節(jié)點P2，將第二上拉節(jié)點P2的電位拉低。

所述第二上拉控制模塊202的結構與第一上拉控制模塊102的結構相同，第二上拉控制模塊202響應于第二上拉節(jié)點P2的電位，而控制所述第三電壓端VGL分別與所述第二下拉節(jié)點Q2、所述第二下拉生成模塊204和所述第一下拉生成模塊104的接通狀態(tài)。

具體的，當?shù)诙侠?jié)點P2的信號為高電平時，第三電壓端VGL與第二下拉節(jié)點Q2之間接通，第三電壓端VGL的信號傳輸至第二下拉節(jié)點Q2，將第二下拉節(jié)點Q2的電位拉低；并且，第三電壓端VGL與第二下拉生成模塊204之間接通，第三電壓端VGL的信號傳輸至第二下拉生成模塊204，第二下拉生成模塊204響應于第三電壓端VGL的信號而無信號輸出。

所述第二下拉控制模塊203的結構與第一下拉控制模塊103的結構相同，第二下拉控制模塊203響應于第二下拉節(jié)點Q2的電位，而控制所述第三電壓端VGL分別與所述第二上拉節(jié)點P2、第二輸出模塊205、第二級聯(lián)輸出端Gout2’、第一上拉節(jié)點P1、第一輸出端Gout1、第一級聯(lián)輸出端Gout1’的接通狀態(tài)。

具體的，當?shù)诙吕?jié)點Q2為高電平時，第三電壓端VGL與第二輸出模塊205和第二上拉節(jié)點P2接通，第三電壓端VGL的信號傳輸至第二上拉節(jié)點P2，將第二上拉節(jié)點P2的電位拉低，并維持低電位；并且，第三電壓端VGL與第二級聯(lián)輸出端Gout2’之間接通，將第三電壓端VGL的低電平信號傳輸至第二級聯(lián)輸出端Gout2’，從而維持第二級聯(lián)輸出端Gout2’的低電位，并經(jīng)第二級聯(lián)輸出端Gout2’輸出該低電位。并且，當?shù)谝幌吕?jié)點Q1為高電位時，第三電壓端VGL與第一上拉節(jié)點P1接通，將第三電壓端VGL的信號傳輸至第一上拉節(jié)點P1，將第一上拉節(jié)點P1的電位拉低，并維持低電位；并且，且第三電壓端VGL通過第二下拉控制模塊203與第一輸出端Gout1和第一級聯(lián)輸出端Gout1’之間接通，將第三電壓端VGL的低電平信號傳輸至第一輸出端Gout1和第一級聯(lián)輸出端Gout1’，從而維持第一輸出端Gout1和第一級聯(lián)輸出端Gout1’的低電位，并分別經(jīng)第一輸出端Gout1和第一級聯(lián)輸出端Gout1’輸出該低電位。當?shù)诙吕?jié)點Q2為低電位時，第三電壓端VGL不通過第二下拉控制模塊203與第二上拉節(jié)點P2、第二輸出模塊205、第二級聯(lián)輸出端Gout2’、第一上拉節(jié)點P1、第一輸出端Gout1、第一級聯(lián)輸出端Gout1’之間接通。

所述第二下拉生成模塊204的結構與第一下拉生成模塊104的結構相同，第二下拉生成模塊204響應于第二信號端V2的電位，而控制所述第二信號端V2與所述第二下拉節(jié)點Q2的接通狀態(tài)，其中，在所述第二上拉控制模塊202響應于所述第二上拉節(jié)點P2的電位，而控制所述第三電壓端VGL分別與所述第二下拉節(jié)點Q2、所述第二下拉生成模塊204和所述第一下拉生成模塊104接通時，所述第二下拉節(jié)點Q2和第一下拉節(jié)點Q1的電位為所述第三電壓端VGL的電位。

具體的，在三電壓端VGL與第二下拉生成模塊204之間不接通的前提下，當?shù)诙盘柖薞2與第二下拉節(jié)點Q2之間接通時，將第二信號端V2輸出的信號傳輸至第二下拉節(jié)點Q2，進而控制第二下拉控制模塊203的工作；當?shù)谌妷憾薞GL與第二下拉生成模塊204之間接通時，第二下拉生成模塊204響應于第三電壓端VGL的信號而無信號輸出。所述第二輸出模塊205的結構與第一輸出模塊105的結構相同，第二輸出模塊205響應于所述第二上拉節(jié)點P2的電位，而控制所述第四信號端CK2與所述第二輸出端Gout2的接通狀態(tài)。具體的，第二上拉節(jié)點P2為高電平時，第二輸出模塊205控制第四信號端CK2與第二輸出端Gout2接通，將第四信號端CK2的信號傳輸至第二輸出端Gout2，并經(jīng)第二輸出端Gout2輸出。

所述第二級聯(lián)輸出模塊206的結構與第一級聯(lián)輸出模塊106的結構相同，第二級聯(lián)輸出模塊206響應于所述第二上拉節(jié)點P2的電位，而控制所述第四信號端CK2與所述第二級聯(lián)輸出端Gout2’的接通狀態(tài)。當?shù)诙侠?jié)點P2為高電平時，第二級聯(lián)輸出模塊206控制第四信號端CK2與第二級聯(lián)輸出端Gout2’接通，將第四信號端CK2的信號傳輸至第二級聯(lián)輸出端Gout2’，并經(jīng)第二級聯(lián)輸出端Gout2’輸出。

需要說明的是，上述實施例中是以高電位接通，低電位不接通為例對掃描單元的工作原理進行說明的，但本發(fā)明對此并不做限定，具體視情況而定。

本發(fā)明實施例的掃描單元包括第一級子單元和第二級子單元，兩個子單元可以沿第一級子單元至第二級子單元的方向逐級輸出兩級掃描信號，實現(xiàn)柵極驅動電路的功能。此外，第一級子單元和第二級子單元中的組成模塊結構相同，并且除第一輸入模塊101與第二輸入模塊102的結構不同外，其它對應的模塊結構相同，通過第一級子單元和第二級子單元在掃描過程中的相互配合，使在其中一級子單元輸出掃描信號時，另一級子單元不輸出掃描信號，以滿足兩級子單元逐級輸出兩級掃描信號的目的。并且，通過兩級子單元之間相互作用，而無需借助外接線路對兩級子單元在掃描時進行控制影響，保證掃描單元的線路結構簡單，易于實現(xiàn)。

并且，相較于現(xiàn)有技術中的僅包含第一輸出端和第二輸出端的掃描電路來說，本實施例中的掃描電路中增加了第一級聯(lián)輸出端Gout1’和第二級聯(lián)輸出端Gout2’。

現(xiàn)有技術中僅包含第一輸出端和第二輸出端的掃描電路，每個信號輸出端除了需連接顯示裝置的顯示區(qū)域的像素負載之外，還需要承擔向下一級掃描電路輸出級聯(lián)信號的作用，而顯示區(qū)域的像素負載的存在，必然會導致每個信號輸出端在向下一級掃描電路輸出的級聯(lián)信號的輸出上升沿出現(xiàn)延時，從而影響級聯(lián)傳輸?shù)钠焚|。并且，顯示區(qū)域的負載電容越大，每個信號輸出端對應的輸出信號的上升沿存在的延遲越大，即便如何減小級聯(lián)輸出側的負載，也無法解決輸出的級聯(lián)信號的上升沿出現(xiàn)延時的情況。

而本實施例中增加第一級聯(lián)輸出端Gout1’和第一級聯(lián)輸出模塊106，通過第一級聯(lián)輸出模塊106在第一上拉節(jié)點P1和第三信號端CK1的作用下，產(chǎn)生第一級聯(lián)輸出信號，使第一級聯(lián)輸出端Gout1’與第一輸出端Gout1同時輸出相同的信號；并且，通過第一下拉控制模塊103、第一下拉節(jié)點Q1、第二下拉控制模塊203、第二下拉節(jié)點Q2、以及第三電壓端的相互作用，實現(xiàn)第一級聯(lián)輸出端Gout1’信號的下拉。并且增加第二級聯(lián)輸出端Gout2’和第二級聯(lián)輸出模塊206，通過第二級聯(lián)輸出模塊206在第二上拉節(jié)點P2和第四信號端CK2的作用下，產(chǎn)生第二級聯(lián)輸出信號，使第二級聯(lián)輸出端Gout2’與第二輸出端Gout2同時輸出相同的信號；并且，通過第一下拉控制模塊103、第一下拉節(jié)點Q1、第二下拉控制模塊203、第二下拉節(jié)點Q2、以及第三電壓端的相互作用，實現(xiàn)第二級聯(lián)輸出端Gout2’信號的下拉。通過設置級聯(lián)輸出端，并且將級聯(lián)輸出端作為相鄰級的掃描單元之間的連接端口，由于級聯(lián)輸出端不連接柵極線(即不連接負載)，從而確保級聯(lián)輸出端輸出的信號不存在延遲，也避免了因信號輸出端的負載而導致的級聯(lián)信號的上升沿出現(xiàn)延時，影響級聯(lián)掃描單元之間的掃描效果。

如圖2所示，圖2為本發(fā)明一個實施例所提供的掃描單元的具體結構示意圖，下面結合圖2對本發(fā)明實施所提供的掃描單元的進行具體描述。

結合圖1和圖2，本申請實施例提供的所述第一輸入模塊101包括：第一晶體管M1、第二晶體管M2、第三晶體管M3和第四晶體管M4；

所述第一晶體管M1的柵極連接至所述第一控制端SET1，所述第一晶體管M1的第一端連接至所述第一電壓端FW，第二端連接至所述第一上拉節(jié)點P1。當?shù)谝豢刂贫薙ET1為高電平時，第一晶體管M1導通，第一電壓端FW的信號傳輸至第一上拉節(jié)點P1，將第一上拉節(jié)點P1的電位拉高。

所述第二晶體管M2的柵極連接至所述第二控制端RESET1，所述第二晶體管M2的第一端連接至所述第二電壓端BW，第二端連接至所述第一上拉節(jié)點P1。當?shù)诙刂贫薘ESET1為高電平時，第二晶體管M2導通，第二電壓端BW的信號傳輸至第一上拉節(jié)點P1，將第一上拉節(jié)點P1的電位拉低。

所述第三晶體管M3的柵極連接至所述第一控制端SET1，所述第三晶體管M3的第一端連接至所述第三電壓端VGL，第二端連接至所述第一下拉節(jié)點Q1。當?shù)谝豢刂贫薙ET1為高電平時，第三晶體管M3導通，第三電壓端VGL的電壓傳輸至第一下拉節(jié)點Q1，將第一下拉節(jié)點Q1的電位拉低。

所述第四晶體管M4的柵極連接至所述第一控制端SET1，所述第四晶體管M4的第一端連接至所述第三電壓端VGL，第二端連接至所述第二下拉節(jié)點Q2。當?shù)谝豢刂贫薙ET1為高電平時，第四晶體管M4導通，第三電壓端VGL的電壓傳輸至第二下拉節(jié)點Q2，將第二下拉節(jié)點Q2的電位拉低。

以及，所述第二輸入模塊201包括：第十八晶體管M18和第十九晶體管M19；

所述第十八晶體管M18的柵極連接至所述第三控制端SET2，所述第十八晶體管M18第一電壓端FW，第二端連接至所述第二上拉節(jié)點P2。當?shù)谌刂贫薙ET2為高電平時，第十八晶體管M18導通，第一電壓端FW的信號傳輸至第二上拉節(jié)點P2，將第二上拉節(jié)點P2的電位拉高。

所述第十九晶體管M19的柵極連接至所述第四控制端RESET2，所述第十九晶體管M19的的第一端連接至所述第二電壓端BW，第二端連接至所述第二上拉節(jié)點P2。當?shù)谒目刂贫薘ESET2為高電平時，第十九晶體管M19導通，第二電壓端BW的信號傳輸至第二上拉節(jié)點P2，將第二上拉節(jié)點P2的電位拉低。

需要說明的是，本申請實施例提供的第一晶體管M1、第二晶體管M2、第三晶體管M3和第四晶體管M4的導通類型相同；以及，第十八晶體管M18和第十九晶體管M19的導通類型相同。

另外，在本申請一實施例中，由于需要將第一上拉節(jié)點P1和第二上拉節(jié)點P2的信號明確，因而對于第一輸入模塊101而言，在第一控制端SET1控制第一上拉節(jié)點P1和第一電壓端FW之間接通時，第二控制端RESET1不能同時控制第一上拉節(jié)點P1和第二電壓端BW之間接通，以及，在第二控制端RESET1控制第一上拉節(jié)點P1和第二電壓端BW之間接通時，第一控制端SET1不能同時控制第一上拉節(jié)點P1和第一電壓端FW之間接通。

同樣的，對于第二輸入模塊102而言，在第三控制端SET2控制第二上拉節(jié)點P2與第一電壓端FW之間接通時，第四控制端RESET2不能同時控制第二上拉節(jié)點P2和第二電壓端BW之間接通，以及，在第四控制端RESET2控制第二上拉節(jié)點P2和第二電壓端BW之間接通時，第三控制端SET2不能同時控制第二上拉節(jié)點P2和第一電壓端FW之間接通。

綜上，也就是說，第一晶體管M1和第二晶體管M2不能同時導通，以及，第十八晶體管M18和第十九晶體管M19同樣不能同時導通。

需要說明的是，本申請實施例中，第一輸入模塊101和第二輸入模塊201中各晶體管的導通類型相同，即第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4、第十八晶體管M18和第十九晶體管M19的導通類型相同，且本發(fā)明以第一輸入模塊101和第二輸入模塊201中各晶體管均為N型晶體管為例，對其工作原理進行說明。但本發(fā)明對此并不做限定，在本發(fā)明的其他實施例中，第一輸入模塊101和第二輸入模塊201中各晶體管還可以均為P型晶體管，具體視情況而定。

為了便于描述，下面對掃描單元中各模塊描述時，均以該模塊中各晶體管為N型晶體管為例進行說明。

參考圖2所示，本申請實施例提供的所述第一上拉控制模塊102包括第五晶體管M5、第六晶體管M6和第七晶體管M7；

所述第五晶體管M5的柵極連接至所述第一上拉節(jié)點P1，所述第五晶體管M5的第一端連接至所述第三電壓端VGL，第二端連接至所述第一下拉節(jié)點Q1。當?shù)谝簧侠?jié)點P1的信號為高電平時，第五晶體管M5導通，第三電壓端VGL的信號傳輸至第一下拉節(jié)點Q1，將第一下拉節(jié)點Q1的電位拉低。

所述第六晶體管M6的柵極連接至所述第一上拉節(jié)點P1，所述第六晶體管M6的第一端連接至所述第三電壓端VGL，第二端連接至所述第一下拉生成模塊104。當?shù)谝簧侠?jié)點P1的信號為高電平時，第六晶體管M6導通，第三電壓端VGL的信號傳輸至第一下拉生成模塊104，控制第一下拉生成模塊104無信號輸出。

所述第七晶體管M7的柵極連接至所述第一上拉節(jié)點P1，所述第七晶體管M7的第一端連接至所述第三電壓端VGL，第二端連接至所述第二下拉生成模塊204。當?shù)谝簧侠?jié)點P1的信號為高電平時，第七晶體管M7導通，第三電壓端VGL的信號傳輸至第二下拉生成模塊204，控制第二下拉生成模塊204無信號輸出。

由于第二上拉控制模塊202的組成結構與第一上拉控制模塊102的組成結構相同，因此第二上拉控制模塊202也包括三個晶體管，即，所述第二上拉控制模塊202包括第二十晶體管M20、第二十一晶體管M21和第二十二晶體管M22；

所述第二十晶體管M20的柵極連接至所述第二上拉節(jié)點P2，所述第二十晶體管M20的第一端連接至所述第三電壓端VGL，第二端連接至所述第二下拉生成模塊204。當?shù)诙侠?jié)點P2的信號為高電平時，第二十晶體管M20導通，第三電壓端VGL的信號傳輸至第二下拉生成模塊204，控制第二下拉生成模塊204無信號輸出。

所述第二十一晶體管M21的柵極連接至所述第二上拉節(jié)點P2，所述第二十一晶體管M21的第一端連接至所述第三電壓端VGL，第二端連接至所述第二下拉節(jié)點Q2。當?shù)诙侠?jié)點P2的信號為高電平時，第二十一晶體管M21導通，第三電壓端VGL的信號傳輸至第二下拉節(jié)點Q2，將第一下拉節(jié)點Q2的電位拉低。

所述第二十二晶體管M22的柵極連接至所述第二上拉節(jié)點P2，所述第二十二晶體管M22的第一端連接至所述第三電壓端VGL，第二端連接至所述第一下拉生成模塊104。當?shù)诙侠?jié)點P2的信號為高電平時，第二十二晶體管M22導通，第三電壓端VGL的信號傳輸至第一下拉生成模塊104，控制第一下拉生成模塊104無信號輸出。

參考圖2，本實施例中的所述第一下拉生成模塊104包括第十四晶體管M14和第十五晶體管M15；

所述第十四晶體管M14的柵極連接至所述第一信號端V1，所述第十四晶體管M14的第一端連接至所述第一信號端V1，所述第十四晶體管M14的第二端連接至所述第十五晶體管M15的柵極，所述第十五晶體管M15的第一端連接至所述第一信號端V1，第二端連接至所述第一下拉節(jié)點Q1。

具體的，在第三電壓端VGL與第一下拉生成模塊104不接通的前提下，當?shù)谝恍盘柖薞1為高電平時，第十四晶體管M14和第十五晶體管M15導通，第一信號端V1的信號傳輸至第一下拉節(jié)點Q1，將第一下拉節(jié)點Q1的電位拉高；第一信號端V1為低電平時，第十四晶體管M14和第十五晶體管M15截止，第一下拉生成模塊104無信號輸出。

由于第二下拉生成模塊204的組成結構與第一下拉生成模塊104的組成結構相同，因此第二下拉生成模塊204也包括兩個晶體管，即，所述第二下拉生成模塊204包括第二十九晶體管M29和第三十晶體管M30；

所述第三十晶體管M30的柵極連接至所述第二信號端V2，所述第三十晶體管M30的第一端連接至所述第二信號端V2，所述第三十晶體管M30的第二端連接至所述第二十九晶體管M29的柵極，所述第二十九晶體管M29的第一端連接至所述第二信號端V2，第二端連接至所述第二下拉節(jié)點Q2。

具體的，在第三電壓端VGL與第二下拉生成模塊204不接通的前提下，當?shù)诙盘柖薞2為高電平時，第二十九晶體管M29和第三十晶體管M30導通，第二信號端V2的信號傳輸至第二下拉節(jié)點Q2，將第二下拉節(jié)點Q2的電位拉高；第二信號端V2為低電平時，第二十九晶體管M29和第三十晶體管M30截止，第二下拉生成模塊204無信號輸出。

需要說明的是，第一上拉控制模塊102中的第五晶體管M5、第六晶體管M6、第七晶體管M7、以及第二上拉控制模塊202中的第二十晶體管M20、第二十一晶體管M21和第二十二晶體管M22的導通類型相同；第一下拉生成模塊104中的第十四晶體管M14、第十五晶體管M15、以及第二下拉生成模塊204中的第二十九晶體管M29和第三十晶體管M30的導通類型相同。

本實施例中，為了達到第一電壓端V1輸出的信號控制第一下拉生成模塊104與第一下拉節(jié)點Q1之間截止的目的，本申請實施例中的第六晶體管M6的寬長比大于所述第十四晶體管M14的寬長比，以使得第六晶體管M6相較第十四晶體管M14具有優(yōu)先控制權；并且，為了達到第二電壓端V2輸出的信號控制第二下拉生成模塊204與第二下拉節(jié)點Q2之間截止的目的，本申請實施例中的第二十晶體管M20的寬長比大于第三十晶體管M30的寬長比，以使得第二十晶體管M20相較第三十晶體管M30具有優(yōu)先控制權。

本申請對于第六晶體管M6、第十四晶體管M14、第二十晶體管M20、和第三十晶體管M30的寬長比的具體范圍不做限定，對此需要根據(jù)實際應用進行具體設計。

參考圖2，所述第一下拉控制模塊103包括第八晶體管M8、第九晶體管M9、第十晶體管M10、第十一晶體管M11、第十二晶體管M12、第十三晶體管M13；

所述第八晶體管M8的柵極連接至所述第一下拉節(jié)點Q1，所述第八晶體管M8的第一端連接至所述第三電壓端VGL，第二端連接至所述第一上拉節(jié)點P1。當?shù)谝幌吕?jié)點Q1為高電平時，第八晶體管M8導通，第三電壓端VGL的信號傳輸至第一上拉節(jié)點P1，將第一上拉節(jié)點P1的電位拉低。

所述第九晶體管M9的柵極連接至所述第一下拉節(jié)點Q1，所述第九晶體管M9的第一端連接至所述第三電壓端VGL，第二端連接至所述第一輸出端Gout1。當?shù)谝幌吕?jié)點Q1為高電平時，第九晶體管M9導通，第三電壓端VGL的信號傳輸至第一輸出端Gout1，經(jīng)第一輸出端Gout1輸出第三電壓端VGL的低電平信號。

所述第十晶體管M10的柵極連接至所述第一下拉節(jié)點Q1，所述第十晶體管M10的第一端連接至所述第三電壓端VGL，第二端連接至所述第一級聯(lián)輸出端Gout1’。當?shù)谝幌吕?jié)點Q1為高電平時，第十晶體管M10導通，第三電壓端VGL的信號傳輸至第一級聯(lián)輸出端Gout1’，經(jīng)第一級聯(lián)輸出端Gout1’輸出第三電壓端VGL的低電平信號。

所述第十一晶體管M11的柵極連接至所述第一下拉節(jié)點Q1，所述第十一晶體管M11的第一端連接至所述第三電壓端VGL，第二端連接至所述第二上拉節(jié)點P2。當?shù)谝幌吕?jié)點Q1為高電平時，第十一晶體管M11導通，第三電壓端VGL的信號傳輸至第二上拉節(jié)點P2，將第二上拉節(jié)點P2電位拉低。

所述第十二晶體管M12的柵極連接至所述第一下拉節(jié)點Q1，所述第十二晶體管M12的第一端連接至所述第三電壓端VGL，第二端連接至所述第二輸出端Gout2。當?shù)谝幌吕?jié)點Q1為高電平時，第十二晶體管M12導通，第三電壓端VGL的信號傳輸至第二輸出端Gout2，經(jīng)第二輸出端Gout2輸出第三電壓端VGL的低電平信號。

所述第十三晶體管M13的柵極連接至所述第一下拉節(jié)點Q1，所述第十三晶體管M13的第一端連接至所述第三電壓端VGL，第二端連接至所述第二級聯(lián)輸出端Gout2’。當?shù)谝幌吕?jié)點Q1為高電平時，第十三晶體管M13導通，第三電壓端VGL的信號傳輸至第二級聯(lián)輸出端Gout2’，經(jīng)第二級聯(lián)輸出端Gout2’輸出第三電壓端VGL的低電平信號。

由于第二下拉控制模塊203的組成結構與第一下拉控制模塊103的組成結構相同，因此第二下拉控制模塊203也包括六個晶體管，即，所述第二下拉控制模塊203包括第二十三晶體管M23、第二十四晶體管M24、第二十五晶體管M25、第二十六晶體管M26、第二十七晶體管M27和第二十八晶體管M28。

所述第二十三晶體管M23的柵極連接至所述第二下拉節(jié)點Q2，所述第二十三晶體管M23的第一端連接至所述第三電壓端VGL，第二端連接至所述第二上拉節(jié)點P2。當?shù)诙吕?jié)點Q2為高電平時，第二十三晶體管M23導通，第三電壓端VGL的信號傳輸至第二上拉節(jié)點P2，將第二上拉節(jié)點P2的電位拉低。

所述第二十四晶體管M24的柵極連接至所述第二下拉節(jié)點Q2，所述第二十四晶體管M24的第一端連接至所述第三電壓端VGL，第二端連接至所述第二輸出端Gout2。當?shù)诙吕?jié)點Q2為高電平時，第二十四晶體管M24導通，第三電壓端VGL的信號傳輸至第二輸出端Gout2，經(jīng)第二輸出端Gout2輸出第三電壓端VGL的低電平信號。所述第二十五晶體管M25的柵極連接至所述第二下拉節(jié)點Q2，所述第二十五晶體管M25的第一端連接至所述第三電壓端VGL，第二端連接至所述第二級聯(lián)輸出端Gout2’。當?shù)诙吕?jié)點Q2為高電平時，第二十五晶體管M25導通，第三電壓端VGL的信號傳輸至第二級聯(lián)輸出端Gout2’，經(jīng)第二級聯(lián)輸出端Gout2’輸出第三電壓端VGL的低電平信號。

所述第二十六晶體管M26的柵極連接至所述第二下拉節(jié)點Q2，所述第二十六晶體管M26的第一端連接至所述第三電壓端VGL，第二端連接至所述第一上拉節(jié)點P1。當?shù)诙吕?jié)點Q2為高電平時，第二十六晶體管M26導通，第三電壓端VGL的信號傳輸至第一上拉節(jié)點P1，將第一上拉節(jié)點P1電位拉低。

所述第二十七晶體管M27的柵極連接至所述第二下拉節(jié)點Q2，所述第二十七晶體管M27的第一端連接至所述第三電壓端VGL，第二端連接至所述第一輸出端Gout1。當?shù)诙吕?jié)點Q2為高電平時，第二十七晶體管M27導通，第三電壓端VGL的信號傳輸至第一輸出端Gout1，經(jīng)第一輸出端Gout1輸出第三電壓端VGL的低電平信號。所述第二十八晶體管M28的柵極連接至所述第二下拉節(jié)點Q2，所述第二十八晶體管M28的第一端連接至所述第三電壓端VGL，第二端連接至所述第一級聯(lián)輸出端Gout1’。第二下拉節(jié)點Q2為高電平時，第二十八晶體管M28導通，第三電壓端VGL的信號傳輸至第一級聯(lián)輸出端Gout1’，經(jīng)第一級聯(lián)輸出端Gout1’輸出第三電壓端VGL的低電平信號。

繼續(xù)參照圖2，所述第一輸出模塊105包括：第十六晶體管M16和第一自舉電容C1，所述第二輸出模塊205包括第三十一晶體管M31和第二自舉電容。

其中，所述第十六晶體管M16的柵極和所述第一自舉電容C1的第一極板均連接至所述第一上拉節(jié)點P1，所述第十六晶體管M16的第一端連接至所述第三信號端CK1，所述第十六晶體管M16的第二端和所述第一自舉電容C1的第二極板均連接至所述第一輸出端Gout1。當?shù)谝簧侠?jié)點P1為高電平時，對第一自舉電容C1進行充電，且第十六晶體管M16導通，第三信號端CK1的信號傳輸至第一輸出端Gout1，經(jīng)第一輸出端Gout1輸出。

所述第三十一晶體管M31的柵極和所述第二自舉電容C2的第一極板均連接至所述第二上拉節(jié)點P2，所述第三十一晶體管M31的第一端連接至所述第四信號端CK2，述第三十一晶體管M31的第二端和所述第二自舉電容C2的第二極板均連接至所述第二輸出端Gout2。當?shù)诙侠?jié)點P2為高電平時，對第二自舉電容C2進行充電，且第三十一晶體管M31導通，第四信號端CK2的信號傳輸至第二輸出端Gout2，經(jīng)第二輸出端Gout2輸出。

繼續(xù)參照圖2，所述第一級聯(lián)輸出模塊106包括第十七晶體管M17，所述第二級聯(lián)輸出模塊206包括第三十二晶體管M32。

其中，所述第十七晶體管M17的柵極連接至所述第一上拉節(jié)點P1，所述第十七晶體管M17的第一端連接至所述第三信號端CK1，第二端連接至所述第一級聯(lián)輸出端Gout1’。當?shù)谝簧侠?jié)點P1為高電平時，第十七晶體管M17導通，第三信號端CK1的信號傳輸至第一級聯(lián)輸出端Gout1’，經(jīng)第一級聯(lián)輸出端Gout1’輸出。

所述第三十二晶體管M32的柵極連接至所述第二上拉節(jié)點P2，所述第三十二晶體管M32的第一端連接至所述第四信號端CK2，第二端連接至所述第二級聯(lián)輸出端Gout2’。當?shù)诙侠?jié)點P2為高電平時，第三十二晶體管M32導通，第四信號端CK2的信號傳輸至第二級聯(lián)輸出端Gout2’，經(jīng)第二級聯(lián)輸出端Gout2’輸出。

在本申請上述任意一實施例中，本申請?zhí)峁┑乃龅谝恍盘柖薞1和第二信號端V2輸出的信號為時鐘信號，二者的電平可以相同，也可以相反。本實施例中為了降低功耗，優(yōu)選第一信號端V1和第二信號端V2輸出的信號的電平相反，且所述第一信號端V1和第二信號端V2輸出的信號為幀反轉信號，即，在所述柵極驅動電路掃描完畢一幀畫面后，第一信號端V1和第二信號端V2輸出的信號各自反相。以及，本申請?zhí)峁┑拿總€晶體管均優(yōu)選為薄膜晶體管。

下面結合驅動方法對本申請實施例提供的掃描單元的各個組成模塊和組成每個模塊的各個晶體管的導通和截止情況進行進一步描述。需要說明的是，下面以第一晶體管M1-第三十二晶體管M32均為N型晶體管，以及，第三電壓端V3和第四電壓端V4輸出信號為電平相反的時鐘信號，且掃描信號為高電平信號為例進行說明。

結合圖1、圖2和圖3所示，對本申請實施例提供的驅動方法進行詳細的描述。其中，本申請實施例提供的驅動方法，應用于上述掃描單元，所述驅動方法包括：第一階段T1、第二階段T2、第三階段T3和第四階段T4。

如圖3所示，為本申請實施例提供的一種正向掃描的時序圖，即，沿第一級子單元至第二級子單元進行掃描，其中，第一電壓端FW為高電平信號，第二電壓端BW為低電平信號，第三電壓端VGL為低電平信號。所述第一信號端V1和第二信號端V2輸出的信號的電平相反，且所述第一信號端V1和第二信號端V2輸出的信號為幀反轉信號。

其中，在沿所述第一級子單元至第二級子單元掃描時：

在所述第一階段T1，所述第一輸入模塊101響應于第一控制端SET1的高電位，而控制第一電壓端FW與所述第一上拉節(jié)點P1間接通，此時第一上拉節(jié)點P1為高電位，第一輸出模塊105響應所述第一上拉節(jié)點P1的高電位而控制所述第三信號端CK1與所述第一輸出端Gout1接通，此時第三信號端CK1為低電位，即通過第一輸出端Gout1輸出第三信號端CK1低電平信號。

同時，第一級聯(lián)輸出模塊106響應所述第一上拉節(jié)點P1的高電位，而控制所述第三信號端CK1與所述第一級聯(lián)輸出端Gout1’接通，通過第一級聯(lián)輸出端Gout1’輸出第三信號端CK1的低電平信號。

所述第一輸入模塊101響應所述第一控制端SET1的高電位而控制所述第三電壓端VGL與所述第一下拉節(jié)點Q1接通，并且，第一輸入模塊101響應所述第一控制端SET1的高電位而控制所述第三電壓端VGL與所述第二下拉節(jié)點Q2接通，即在第一階段T1時，第一下拉節(jié)點Q1和第二下拉節(jié)點Q2處均為低電位。同時，所述第二輸入模塊201響應于第三控制端SET2和第四控制端RESET2的低電位，而控制所述第一電壓端FW與所述第二上拉節(jié)點P2間截止。

具體結合圖2和圖3所示，在第一階段T1，第一控制端SET1輸出高電平信號，第二控制端RESET1輸出低電平信號，因此，第一晶體管M1響應第一控制端SET1的高電平信號導通，將第一電壓端FW的高電平信號傳輸?shù)降谝簧侠?jié)點P1；之后，第十六晶體管M16響應第一上拉節(jié)點P1的高電平信號導通，將此時第三信號端CK1的低電平信號輸出到第一輸出端Gout1，即第一輸出端Gout1輸出低電平信號；同時，第十七晶體管M17響應第一上拉節(jié)點P1的高電平信號導通，將此時第三信號端CK1的低電平信號輸出到第一級聯(lián)輸出端Gout1’，即第一級聯(lián)輸出端Gout1’輸出低電平信號。

第一上拉節(jié)點P1為第一自舉電容C1充電，即，與第一上拉節(jié)點P1相連的第一自舉電容C1的上極板為高電位，相應的，與第一輸出端Gout1相連的第一自舉電容C1的下級板為低電位。

并且，第三晶體管M3響應第一控制端SET1的高電平信號導通，控制第三電壓端VGL與第一下拉節(jié)點Q1接通，第四晶體管M4響應第一控制端SET1的高電平信號導通，控制第三電壓端VGL與第二下拉節(jié)點Q2接通，即第一下拉節(jié)點Q1和第二下拉節(jié)點Q2均為低電位。

同時，第十八晶體管M18響應第三控制端SET2的低電位，控制第一電壓端FW與第二上拉節(jié)點P2間截止，第十九晶體管M19響應第四控制端RESET2的低電位，控制第二電壓端BW與第二上拉節(jié)點P2間截止。

在所述第二階段T2，第一控制端SET1為低電平信號，第一電壓端FW與第一上拉節(jié)點P1截止，第二控制端RESET1為低電平信號，第二電壓端BW與第一上拉節(jié)點P1截止，第一輸出模塊105控制所述第一上拉節(jié)點P1電位進一步拉高，所述第一輸出模塊105響應所述第一上拉節(jié)點P1的高電位而控制所述第三信號端CK1與所述第一輸出端Gout1接通，經(jīng)第一輸出端Gout1輸出第三信號端CK1的高電平信號；并且，第一級聯(lián)輸出模塊106響應所述第一上拉節(jié)點P1的高電位，而控制所述第三信號端CK1與所述第一級聯(lián)輸出端Gout1’接通，經(jīng)第一級聯(lián)輸出端Gout1’輸出第三信號端CK1的高電平信號。

所述第二輸入模塊201響應于第三控制端SET2的高電位，而控制第一電壓端FW與所述第二上拉節(jié)點P2間接通，此時，第二上拉節(jié)點P2為高電位，所述第二輸出模塊205響應所述第二上拉節(jié)點P2的高電位而控制所述第四信號端CK2與所述第二輸出端Gout2接通，經(jīng)第二輸出端Gout2輸出第四信號端CK2的低電平信號；所述第二級聯(lián)輸出模塊206響應所述第二上拉節(jié)點P2的高電位，而控制所述第四信號端CK2與所述第二級聯(lián)輸出端Gout2’接通，經(jīng)第二級聯(lián)輸出端Gout2’輸出第四信號端CK2的低電平信號。

同時，第一上拉控制模塊102響應第一上拉節(jié)點P1的高電位而控制所述第三電壓端VGL與所述第一下拉節(jié)點Q1接通，并且，第二上拉控制模塊202響應第二上拉節(jié)點P2的高電位而控制所述第三電壓端VGL與所述第二下拉節(jié)點Q2接通，即在第二階段T2時，第一下拉節(jié)點Q1和第二下拉節(jié)點Q2處均為低電位。

具體結合圖2和圖3所示，在第二階段T2時，第一控制端SET1輸出低電平信號，第一電壓端FW與第一上拉節(jié)點P1截止，第二控制端RESET1也輸出低電平信號，第二電壓端BW與第一上拉節(jié)點P1截止。第一自舉電容C1將第一上拉節(jié)點P1的電位進一步拉高，第十六晶體管M16響應第一上拉節(jié)點P1的高電平信號導通，將此時第三信號端CK1的高電平信號輸出到第一輸出端Gout1，即第一輸出端Gout1輸出高電平信號；同時，第十七晶體管M17響應第一上拉節(jié)點P1的高電平信號導通，將此時第三信號端CK1的高電平信號輸出到第一級聯(lián)輸出端Gout1’，即第一級聯(lián)輸出端Gout1’輸出高電平信號。第三十一晶體管M31響應第二上拉節(jié)點P2的高電平信號導通，將此時第四信號端CK2的低電平信號輸出到第二輸出端Gout2，即第二輸出端Gout2輸出低電平信號；同時，第三十二晶體管M32響應第二上拉節(jié)點P2的高電平信號導通，將此時第四信號端CK2的低電平信號輸出到第二級聯(lián)輸出端Gout2’，即第二級聯(lián)輸出端Gout2’輸出低電平信號。

第二上拉節(jié)點P2為第二自舉電容C2充電，即，與第二上拉節(jié)點P2相連的第二自舉電容C2的上極板為高電位，相應的，與第二輸出端Gout2相連的第二自舉電容C2的下級板為低電位。

在所述第三階段T3，所述第一輸入模塊101響應所述第二控制端RESET1高電位而控制所述第二電壓端BW與所述第一上拉節(jié)點P1間接通，第二電壓端BW的低電平信號將第一上拉節(jié)點P1的電位拉低。

第三控制端SET2為低電平信號，第一電壓端FW與第二上拉節(jié)點P2間截止，第四控制端RESET2為低電平信號，第二電壓端BW與第二上拉節(jié)點P2間截止，所述第二輸出模塊205控制所述第二上拉節(jié)點P2電位進一步拉高，所述第二輸出模塊205響應所述第二上拉節(jié)點P2的高電位而控制所述第四信號端CK2與所述第二輸出端Gout2接通，經(jīng)第二輸出端Gout2輸出第四信號端CK2的高電平信號；所述第二級聯(lián)輸出模塊206響應所述第二上拉節(jié)點P2的高電位，而控制所述第四信號端CK2與所述第二級聯(lián)輸出端Gout2’接通，經(jīng)第二級聯(lián)輸出端Gout2’輸出第四信號端CK2的高電平信號。

具體的，參照圖2，第一晶體管M1響應第二控制端RESET1高電位而控制第二電壓端BW與所述第一上拉節(jié)點P1間接通，第二電壓端BW的低電平信號將第一上拉節(jié)點P1的電位拉低。

以及，在第三階段T3，第二上拉節(jié)點P2的高電平信號被第二自舉電容C2再次拉高；此時，第三十一晶體管M31和第三十二晶體管M32將第四信號端CK2輸出的高電平信號分別輸出至第二輸出端Gout2和第二級聯(lián)輸出端Gout2’。

在所述第四階段T4，所述第二輸入模塊201響應所述第四控制端RESET2高電位而控制所述第二電壓端BW與所述第二上拉節(jié)點P2間接通，將第二上拉節(jié)點P2的電位拉低。

其中，所述第二下拉生成模塊204響應所述第二信號端V2的高電位而控制所述第二信號端V2與所述第二下拉節(jié)點Q2間接通，此時，第二下拉節(jié)點Q2為高電位，所述第二下拉控制模塊203響應所述第二下拉節(jié)點Q2的高電位，而控制所述第三電壓端VGL分別與所述第二輸出端Gout2和第二級聯(lián)輸出端Gout2’導通，即，經(jīng)第二輸出端Gout2和第二級聯(lián)輸出端Gout2’均輸出第三電壓端VGL的低電平信號；第二上拉節(jié)點P2為低電位，從而控制所述第二輸出模塊205與所述第四信號端CK2截止，所述第二下拉控制模塊203響應所述第二下拉節(jié)點Q2的電位，控制所述第四信號端CK2與所述第二級聯(lián)輸出模塊206截止；所述第二下拉控制模塊203響應第二下拉節(jié)點Q2的電位而控制所述第三電壓端VGL分別與所述第一輸出端Gout1和第一級聯(lián)輸出端Gout1’接通，經(jīng)第一輸出端Gout1和第一級聯(lián)輸出端Gout1’輸出第三電壓端VGL的低電平信號。

第二下拉生成模塊204響應第二信號端V2的電位，而控制第二信號端V2與第二下拉節(jié)點Q2之間接通。所述第二下拉控制模塊203響應第二下拉節(jié)點Q2的高電位，而控制第三電壓端VGL與第二上拉節(jié)點P2導通，將第二上拉節(jié)點P2的電位拉低，第三電壓端VGL與第二級聯(lián)輸出端Gout2’導通，經(jīng)第二級聯(lián)輸出端Gout2’輸出低電平信號，第三電壓端VGL與第二輸出端Gout2導通，經(jīng)第二輸出端Gout2輸出低電平信號。

繼續(xù)參照圖2，所述第十九晶體管M19響應第四控制端RESET2高電平信號而控制第二電壓端BW與所述第二上拉節(jié)點P2間接通，將第二上拉節(jié)點P2的電位拉低。第二上拉節(jié)點P2為低電位，從而控制第三十一晶體管M31與第四信號端CK2截止，并且控制第三十二晶體管M32與第四信號端CK2截止。

此時的第二信號端V2為高電平信號，第二十九晶體管M29和第三十晶體管M30響應第二信號端V2的高電平信號導通，將第二信號端V2的高電平信號傳輸?shù)降诙吕?jié)點Q2，將第二下拉節(jié)點Q2的電位拉高，第二十四晶體管M24響應第二下拉節(jié)點Q2的高電平信號導通，控制第三電壓端VGL與第二輸出端Gout2接通，經(jīng)第二輸出端Gout2輸出第三電壓端VGL的低電平信號；第二十五晶體管M25響應第二下拉節(jié)點Q2的高電平信號導通，控制第三電壓端VGL與第二級聯(lián)輸出端Gout2’接通，經(jīng)第二級聯(lián)輸出端Gout2’輸出第三電壓端VGL的低電平信號。

第二十七晶體管M27響應第二下拉節(jié)點Q2的高電平信號導通，控制第三電壓端VGL與第一輸出端Gout1接通，經(jīng)第一輸出端Gout1輸出第三電壓端VGL的低電平信號；第二十八晶體管M28響應第二下拉節(jié)點Q2的高電平信號導通，控制第三電壓端VGL與第一級聯(lián)輸出端Gout1’接通，經(jīng)第一級聯(lián)輸出端Gout1’輸出第三電壓端VGL的低電平信號。

需要說明的是，在第四階段T4，第一信號端V1的電位可以為高電平，而第二信號端V2的電位為低電平，此時，第一下拉生成模塊將第一信號端V1的高電平輸出至第一下拉節(jié)點Q1，使得與第一下拉節(jié)點Q1相連的晶體管導通，進而控制第一上拉節(jié)點P1、第二上拉節(jié)點P2、第一輸出端Gout1、第二輸出端Gout2、第一級聯(lián)輸出端Gout1’和第二級聯(lián)輸出端Gout2’均與第三信號端VGL接通，保證上述第一上拉節(jié)點P1、第二上拉節(jié)點P2、第一輸出端Gout1、第二輸出端Gout2、第一級聯(lián)輸出端Gout1’和第二級聯(lián)輸出端Gout2’的低電平信號更加穩(wěn)定。

此外，本申請實施例還提供了一種柵極驅動電路，所述柵極驅動電路包括的n級掃描單元中，每一級掃描單元均為上述任意實施例所述的掃描單元，n為大于或等于2的整數(shù)。

其中，參考圖4所示，為本申請實施例提供的一種柵極驅動電路的結構示意圖，定義相鄰兩級掃描單元為第i級掃描單元和第i+1級掃描單元，i為小于n的正整數(shù)；

所述第i級掃描單元的第一級聯(lián)輸出端Gout1’與所述第i+1級掃描單元的第一控制端SET1相連，所述第i+1級掃描單元的第一級聯(lián)輸出端Gout1’與第i級掃描單元的第二控制端RESET1相連；

所述第i級掃描單元的第二級聯(lián)輸出端Gout2’與所述第i+1級掃描單元的第三控制端SET2相連，所述第i+1級掃描單元的第二級聯(lián)輸出端Gout2’與所述第i級掃描單元的第四控制端RESET2相連；

以及，奇數(shù)級掃描單元的第三信號端CK1為同一信號端、且第四信號端CK2為同一信號端，偶數(shù)級掃描單元的第三信號端CK1為同一信號端、且第四信號端CK2為同一信號端。其中，奇數(shù)級掃描單元的第三信號端與偶數(shù)級掃描單元的第三信號端的信號不同，一般的，奇數(shù)級掃描單元的第三信號端與偶數(shù)級掃描單元的第三信號端的信號相反；同樣的，奇數(shù)級掃描單元的第四信號端與偶數(shù)級掃描單元的第四信號端的信號不同，一般的，奇數(shù)級掃描單元的第四信號端與偶數(shù)級掃描單元的第四信號端的信號相反。

其中，當掃描電路多級級聯(lián)時，需要將第三信號端CK1和第四信號端CK2，以及，第一控制端SET1、第二控制端RESET1、第三控制端SET2和第四控制端RESET2的信號進行交疊輸出，保證相鄰級聯(lián)的掃描電路實現(xiàn)移位寄存的功能，對此信號交疊方式與現(xiàn)有技術相似，故本申請不作多余贅述。

需要說明的是，在本申請實施例提供的柵極驅動電路中，在正向掃描時，第一級掃描單元的第一控制端SET1和第三控制端SET2均通過外接信號線提供初始的控制信號。此外，由于在掃描過程中需要級聯(lián)的n級掃描單元的所有輸出端逐級輸出掃描信號，因此，在正向掃描時，第一級掃描單元對應的第三信號端CK1輸出掃描信號后其第四信號端CK2輸出掃描信號；同樣的，第二級掃描單元對應的第三信號端CK1輸出掃描信號后其第四信號端CK2輸出掃描信號，并且，第一級掃描單元的第四信號端CK2輸出掃描信號后，第二級掃描單元的第三信號端CK1輸出掃描信號。

此外，在實際應用中，本申請?zhí)峁┑乃龅谌盘柖薈K1和第四信號端CK2輸出的信號相位差為180度，其中，第三信號端CK1和第四信號端CK2輸出的信號的頻率相同，且在正向掃描時，第四信號端CK2相較于第三信號端CK1延遲預設時間輸出。對于級聯(lián)的多級掃描單元，在正向掃描時，后一級掃描單元的第三信號端CK1相較于前一級掃描單元的第四信號端CK2延遲預設時間輸出。其中，本申請對于預設時間不做具體限制。

本申請實施例提供了一種掃描單元、柵極驅動電路及包括以上公開的柵極驅動電路的顯示裝置，掃描單元包括有第一級子單元和第二級子單元，掃描單元可以沿第一級子單元至第二級子單元的方向逐級輸出掃描信號，且在掃描過程中，第一級子單元和第二級子單元相互配合，使在當前級子單元輸出掃描信號時，另一級子單元不輸出掃描信號。本申請實施例提供的技術方案，掃描單元能夠逐級輸出兩級掃描信號，且通過第一級子單元和第二級子單元相互作用而簡化掃描單元的結構，并且滿足柵極驅動電路的多樣性的需求。

對所公開的實施例的上述說明，使本領域專業(yè)技術人員能夠實現(xiàn)或使用本發(fā)明。對這些實施例的多種修改對本領域的專業(yè)技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實施例中實現(xiàn)。因此，本發(fā)明將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。