本公開的實施例涉及一種移位寄存器、柵極驅(qū)動電路、顯示面板和驅(qū)動方法。

背景技術：

隨著顯示技術的飛速發(fā)展，顯示面板越來越向著高集成度和低成本的方向發(fā)展。柵極驅(qū)動電路基板(Gate-driver on Array，GOA)技術是通過光刻工藝將柵極驅(qū)動電路直接集成在顯示裝置的陣列基板上，GOA電路通常包括多個級聯(lián)的移位寄存器，每個移位寄存器均對應一行柵線(例如，每個移位寄存器給一行柵線提供掃面驅(qū)動信號)，以實現(xiàn)對顯示面板的掃描驅(qū)動。這種集成技術可以節(jié)省柵極集成電路(Integrated Circuit，IC)的綁定(Bonding)區(qū)域以及扇出(Fan-out)區(qū)域的空間，從而實現(xiàn)顯示面板的窄邊框，同時可以降低產(chǎn)品成本、提高產(chǎn)品的良率。

技術實現(xiàn)要素：

本公開的實施例提供一種移位寄存器，包括：輸入及置位電路，與上拉節(jié)點連接，被配置為：在正向掃描的輸入階段或逆向掃描的置位階段，接收第一時鐘信號和第一輸入信號，并響應于所述第一時鐘信號將所述第一輸入信號的電壓寫入所述上拉節(jié)點；存儲電路，與所述上拉節(jié)點和輸出端分別連接；輸出電路，被配置為當所述上拉節(jié)點的電壓滿足輸出條件時，向所述輸出端提供第二時鐘信號；第一下拉電路，被配置為當滿足第一下拉條件時，向所述輸出端提供第一電源電壓，其中，所述輸入及復位電路還被配置為：在正向掃描的置位階段或逆向掃描的輸入階段，接收第三時鐘信號和第二輸入信號，并響應于所述第三時鐘信號將所述第二輸入信號的電壓寫入所述上拉節(jié)點。

例如，在本公開實施例提供的移位寄存器中，所述輸出電路包括第一晶體管，所述第一晶體管的第一極被配置為接收所述第二時鐘信號，所述第一晶體管的第二極與所述輸出端連接，所述第一晶體管的柵極與所述上拉節(jié)點連接。

例如，在本公開實施例提供的移位寄存器中，所述存儲電路包括第一電容，所述第一電容的第一端與所述上拉節(jié)點連接，所述第一電容的第二端與所述輸出端連接。

例如，在本公開實施例提供的移位寄存器中，所述輸入及置位電路包括第二晶體管和第三晶體管，所述第二晶體管的第一極與第一輸入信號端連接以接收所述第一輸入信號，所述第二晶體管的第二極與所述上拉節(jié)點連接，所述第二晶體管的柵極與第一時鐘信號端連接以接收所述第一時鐘信號；所述第三晶體管的第一極與第二輸入信號端連接以接收所述第二輸入信號，所述第三晶體管的第二極與所述上拉節(jié)點連接，所述第三晶體管的柵極與第三時鐘信號端連接以接收所述第三時鐘信號。

例如，在本公開實施例提供的移位寄存器中，所述第一下拉電路包括第四晶體管、第五晶體管和第二電容，所述第四晶體管的第一極與第一電源端連接以接收所述第一電源電壓，所述第四晶體管的第二極與第一下拉節(jié)點連接，所述第四晶體管的柵極與所述上拉節(jié)點連接；所述第五晶體管的第一極與所述第一電源端連接以接收所述第一電源電壓，所述第五晶體管的第二極與所述輸出端連接，所述第五晶體管的柵極與所述第一下拉節(jié)點連接；所述第二電容的第一端與第二時鐘信號端連接以接收所述第二時鐘信號，所述第二電容的第二端與所述第一下拉節(jié)點連接。

例如，本公開實施例提供的移位寄存器，還包括第二下拉電路，被配置為當滿足第二下拉條件時，向所述輸出端提供所述第一電源電壓。

例如，在本公開實施例提供的移位寄存器中，所述第二下拉電路包括第六晶體管，所述第六晶體管的第一極與第一電源端連接以接收所述第一電源電壓，所述第六晶體管的第二極與所述輸出端連接，所述第六晶體管的柵極與第四時鐘信號端連接以接收第四時鐘信號。

例如，在本公開實施例提供的移位寄存器中，所述第二下拉電路包括第七晶體管、第八晶體管和第三電容，所述第七晶體管的第一極與第一電源端連接以接收所述第一電源電壓，所述第七晶體管的第二極與所述輸出端連接，所述第七晶體管的柵極與第二下拉節(jié)點連接；所述第八晶體管的第一極與第一電源端連接以接收所述第一電源電壓，所述第八晶體管的第二極與所述第二下拉節(jié)點連接，所述第八晶體管的柵極與所述上拉節(jié)點連接；所述第三電容的第一端與第四時鐘信號端連接以接收第四時鐘信號，所述第三電容的第二端與所述第二下拉節(jié)點連接。

本公開的實施例還提供一種柵極驅(qū)動電路，包括本公開任一實施例提供的移位寄存器。

例如，本公開實施例提供的柵極驅(qū)動電路，包括級聯(lián)的多個本公開任一實施例提供的移位寄存器，其中，除第一級和最后一級移位寄存器之外，本級移位寄存器的第一輸入信號端與上一級移位寄存器的輸出端連接；本級移位寄存器的第二輸入信號端與下一級移位寄存器的輸出端連接。

本公開的實施例還提供一種顯示面板，包括本公開任一實施例提供的柵極驅(qū)動電路。

例如，本公開實施例提供的顯示面板，還包括柵線、數(shù)據(jù)線以及由所述柵線和所述數(shù)據(jù)線交叉限定的多個像素單元，所述柵極驅(qū)動電路被配置為向所述柵線提供柵極驅(qū)動信號。

本公開的實施例還提供一種本公開任一實施例提供的移位寄存器的驅(qū)動方法，包括：執(zhí)行正向掃描模式的操作或執(zhí)行逆向掃描模式的操作，其中，所述正向掃描模式包括第一復位階段、第一初始化階段、輸入階段、輸出階段、置位階段、第二初始化階段、第二復位階段和第三初始化階段；所述逆向掃描模式包括第一初始化階段、第一復位階段、第二初始化階段、輸入階段、輸出階段、置位階段、第三初始化階段和第二復位階段。

例如，在本公開實施例提供的驅(qū)動方法中，執(zhí)行所述正向掃描模式的操作包括：在所述第一復位階段，將上拉節(jié)點的電壓復位為低電平；在所述第一初始化階段，將輸出端的電壓初始化為低電平；在所述輸入階段，將所述上拉節(jié)點的電壓設置為預充電電平；在所述輸出階段，將所述上拉節(jié)點的電壓設置為自舉電平，將所述輸出端的電壓設置為高電平；在所述置位階段，將所述上拉節(jié)點的電壓設置為預充電電平，將所述輸出端的電壓置位為低電平；在所述第二初始化階段，將所述輸出端的電壓初始化為低電平；在所述第二復位階段，將所述上拉節(jié)點的電壓復位為低電平；在所述第三初始化階段，將所述輸出端的電壓初始化為低電平。

例如，在本公開實施例提供的驅(qū)動方法中，執(zhí)行所述逆向掃描模式的操作包括，在所述第一初始化階段，將輸出端的電壓初始化為低電平；在所述第一復位階段，將上拉節(jié)點的電壓復位為低電平；在所述第二初始化階段，將所述輸出端的電壓初始化為低電平；在所述輸入階段，將所述上拉節(jié)點的電壓設置為預充電電平；在所述輸出階段，將所述上拉節(jié)點的電壓設置為自舉電平，將所述輸出端的電壓設置為高電平；在所述置位階段，將所述上拉節(jié)點的電壓設置為預充電電平，將所述輸出端的電壓置位為低電平；在所述第三初始化階段，將所述輸出端的電壓初始化為低電平；在所述第二復位階段，將所述上拉節(jié)點的電壓復位為低電平。

附圖說明

為了更清楚地說明本公開實施例的技術方案，下面將對實施例或相關技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅涉及本公開的一些實施例，并非對本公開的限制。

圖1是本公開實施例提供的一種移位寄存器的示意圖之一；

圖2是本公開實施例提供的一種移位寄存器的示意圖之二；

圖3是本公開實施例提供的如圖2所示的移位寄存器的示例之一；

圖4是本公開實施例提供的如圖2所示的移位寄存器的示例之二；

圖5是本公開實施例提供的一種柵極驅(qū)動電路的示意圖；

圖6是本公開實施例提供的一種顯示面板的示意圖；

圖7是本公開實施例提供的如圖3或圖4所示的移位寄存器正向掃描模式的驅(qū)動時序圖；

圖8是本公開實施例提供的如圖3或圖4所示的移位寄存器逆向掃描模式的驅(qū)動時序圖；

圖9是本公開實施例提供的如圖5所示的柵極驅(qū)動電路正向掃描模式的驅(qū)動時序圖；以及

圖10是本公開實施例提供的如圖5所示的柵極驅(qū)動電路逆向掃描模式的驅(qū)動時序圖。

具體實施方式

下面將結(jié)合附圖，對本公開實施例中的技術方案進行清楚、完整地描述參考在附圖中示出并在以下描述中詳述的非限制性示例實施例，更加全面地說明本公開的示例實施例和它們的多種特征及有利細節(jié)。應注意的是，圖中示出的特征不是必須按照比例繪制。本公開省略了已知材料、組件和工藝技術的描述，從而不使本公開的示例實施例模糊。所給出的示例僅旨在有利于理解本公開示例實施例的實施，以及進一步使本領域技術人員能夠?qū)嵤┦纠龑嵤├?。因而，這些示例不應被理解為對本公開的實施例的范圍的限制。

除非另外特別定義，本公開使用的技術術語或者科學術語應當為本公開所屬領域內(nèi)具有一般技能的人士所理解的通常意義。本公開中使用的“第一”、“第二”以及類似的詞語并不表示任何順序、數(shù)量或者重要性，而只是用來區(qū)分不同的組成部分。此外，在本公開各個實施例中，相同或類似的參考標號表示相同或類似的構件。

本公開實施例提供的移位寄存器、柵極驅(qū)動電路、顯示面板和驅(qū)動方法可實現(xiàn)雙向掃描、減小時鐘跳變帶來輸出信號的波動，減小晶體管開啟時間的比例以減小閾值電壓的漂移。例如，本公開實施例提供的移位寄存器和柵極驅(qū)動電路驅(qū)動方式簡單、薄膜晶體管個數(shù)少、功耗低，可以實現(xiàn)顯示面板的窄邊框。

本公開的實施例提供一種移位寄存器，包括：輸入及置位電路，與上拉節(jié)點連接，被配置為：在正向掃描的輸入階段或逆向掃描的置位階段，接收第一時鐘信號和第一輸入信號，并響應于第一時鐘信號將第一輸入信號的電壓寫入上拉節(jié)點；存儲電路，與上拉節(jié)點和輸出端分別連接；輸出電路，被配置為當上拉節(jié)點的電壓滿足輸出條件時，向輸出端提供第二時鐘信號；第一下拉電路，被配置為當滿足第一下拉條件時，向輸出端提供第一電源電壓，輸入及復位電路還被配置為：在正向掃描的置位階段或逆向掃描的輸入階段，接收第三時鐘信號和第二輸入信號，并響應于第三時鐘信號將第二輸入信號的電壓寫入上拉節(jié)點。

例如，如圖1所示，本公開的實施例提供一種移位寄存器100，該移位寄存器100包括：輸入及置位電路110、存儲電路120、輸出電路130和第一下拉電路140。輸入及置位電路110與上拉節(jié)點PU連接；存儲電路120與上拉節(jié)點PU和輸出端OUT分別連接；輸出電路130被配置為當上拉節(jié)點PU的電壓滿足輸出條件時，向輸出端OUT提供第二時鐘信號CK2；第一下拉電路140被配置為當滿足第一下拉條件時，向輸出端OUT提供第一電源電壓VSS。

例如，輸入及置位電路110被配置為：在正向掃描的輸入階段，接收第一時鐘信號CK1和第一輸入信號Input1，并響應于第一時鐘信號CK1將第一輸入信號Input1的電壓寫入上拉節(jié)點PU；在正向掃描的置位階段，接收第三時鐘信號CK3和第二輸入信號Input2，并響應于第三時鐘信號CK3將第二輸入信號Input2的電壓寫入上拉節(jié)點PU。輸入及置位電路110還被配置為：在逆向掃描的輸入階段，接收第三時鐘信號CK3和第二輸入信號

Input2，并響應于第三時鐘信號CK3將第二輸入信號Input2的電壓寫入上拉節(jié)點PU；在逆向掃描的置位階段，接收第一時鐘信號CK1和第一輸入信號Input1，并響應于第一時鐘信號CK1將第一輸入信號Input1的電壓寫入上拉節(jié)點PU。

例如，如圖2所示，本公開實施例提供的移位寄存器100還包括第二下拉電路150。第二下拉電路150被配置為當滿足第二下拉條件時，向輸出端OUT提供第一電源電壓VSS。

例如，第一電源電壓VSS為低電平電壓(例如，0V)。

例如，如圖2所示，第二下拉電路150可以與輸出端OUT連接、與第一電源端連接以接收第一電源電壓VSS、與第四時鐘信號端連接以接收第四時鐘信號CK4。又例如，第二下拉電路150也可以與輸出端OUT連接、與第一電源端連接以接收第一電源電壓VSS、與第四時鐘信號端連接以接收第四時鐘信號CK4、與上拉節(jié)點PU連接(如圖2中虛線所示)。

例如，如圖3所示，在本公開實施例提供的移位寄存器100中，輸出電路130包括第一晶體管T1，第一晶體管T1的第一極與第二時鐘信號端連接以接收第二時鐘信號CK2，第一晶體管T1的第二極與輸出端OUT連接，第一晶體管T1的柵極與上拉節(jié)點PU連接。

例如，如圖3所示，在本公開實施例提供的移位寄存器100中，存儲電路120包括第一電容C1，第一電容C1的第一端與上拉節(jié)點PU連接，第一電容C1的第二端與輸出端OUT連接。

例如，如圖3所示，在本公開實施例提供的移位寄存器100中，輸入及置位電路110包括第二晶體管T2和第三晶體管T3。第二晶體管T2的第一極與第一輸入信號端連接以接收第一輸入信號Input1，第二晶體管T2的第二極與上拉節(jié)點PU連接，第二晶體管T2的柵極與第一時鐘信號端連接以接收第一時鐘信號CK1。第三晶體管T3的第一極與第二輸入信號端連接以接收第二輸入信號Input2，第三晶體管T3的第二極與上拉節(jié)點PU連接，第三晶體管T3的柵極與第三時鐘信號端連接以接收第三時鐘信號CK3。

例如，如圖3所示，在本公開實施例提供的移位寄存器100中，第一下拉電路140包括第四晶體管T4、第五晶體管T5和第二電容C2。第四晶體管T4的第一極與第一電源端連接以接收第一電源電壓VSS，第四晶體管T4的第二極與第一下拉節(jié)點PD1連接，第四晶體管T4的柵極與上拉節(jié)點PU連接。第五晶體管T5的第一極與第一電源端連接以接收第一電源電壓VSS，第五晶體管T5的第二極與輸出端OUT連接，第五晶體管T5的柵極與第一下拉節(jié)點PD1連接。第二電容C2的第一端與第二時鐘信號端連接以接收第二時鐘信號CK2，第二電容C2的第二端與第一下拉節(jié)點PD1連接。

例如，如圖3所示，在一個示例中，第二下拉電路150包括第六晶體管T6。第六晶體管T6的第一極與第一電源端連接以接收第一電源電壓VSS，第六晶體管T6的第二極與輸出端OUT連接，第六晶體管T6的柵極與第四時鐘信號端連接以接收第四時鐘信號CK4。

例如，如圖4所示，在另一個示例中，第二下拉電路150包括第七晶體管T7、第八晶體管T8和第三電容C3。第七晶體管T7的第一極與第一電源端連接以接收第一電源電壓VSS，第七晶體管T7的第二極與輸出端OUT連接，第七晶體管T7的柵極與第二下拉節(jié)點PD2連接；第八晶體管T8的第一極與第一電源端連接以接收第一電源電壓VSS，第八晶體管T8的第二極與第二下拉節(jié)點PD2連接，第八晶體管T8的柵極與上拉節(jié)點PU連接；第三電容C3的第一端與第四時鐘信號端連接以接收第四時鐘信號CK4，第三電容C3的第二端與第二下拉節(jié)點PD2連接。

圖4所示的移位寄存器的第二下拉電路150與圖3所示的移位寄存器的第二下拉電路的結(jié)構不相同。圖4所示的移位寄存器的其它電路與圖3所示的移位寄存器相同，在此不再贅述。

需要說明的是，圖3和圖4所示的移位寄存器只是本公開實施例提供的移位寄存器的示例，并非限制本公開的實施例。

需要說明的是，本公開的實施例中采用的晶體管均可以為薄膜晶體管或場效應晶體管或其他特性相同的開關器件。這里采用的晶體管的源極、漏極在結(jié)構上可以是對稱的，所以其源極、漏極在結(jié)構上可以是沒有區(qū)別的。在本公開的實施例中，為了區(qū)分晶體管除柵極之外的兩極，直接描述了其中一極為第一極，另一極為第二極，所以本公開實施例中全部或部分晶體管的第一極和第二極根據(jù)需要是可以互換的。例如，本公開實施例所述的晶體管的第一極可以為源極，第二極可以為漏極；或者，晶體管的第一極為漏極，第二極為源極。此外，按照晶體管的特性區(qū)分可以將晶體管分為N型和P型晶體管。當晶體管為P型晶體管時，開啟電壓為低電平電壓(例如，0V)，關閉電壓為高電平電壓(例如，5V)；當晶體管為N型晶體管時，開啟電壓為高電平電壓(例如，5V)，關閉電壓為低電平電壓(例如，0V)。本公開的實施例以第一晶體管T1、第二晶體管T2、第三晶體管T3、第四晶體管T4、第五晶體管T5、第六晶體管T6、第七晶體管T7和第八晶體管T8均為N型晶體管為例進行說明。基于本公開對該實現(xiàn)方式的描述和教導，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下能夠容易想到本公開實施例采用N型晶體管或N型和P型晶體管組合的實現(xiàn)方式，因此，這些實現(xiàn)方式也是在本公開的保護范圍內(nèi)的。

本公開的實施例還提供一種柵極驅(qū)動電路10，如圖5所示，柵極驅(qū)動電路10包括本公開任一實施例提供的移位寄存器。

例如，本公開實施例提供的柵極驅(qū)動電路10，包括級聯(lián)的多個(例如n個)本公開任一實施例提供的移位寄存器100，除第一級和最后一級移位寄存器100之外，本級移位寄存器100的第一輸入信號端與上一級移位寄存器100的輸出端OUT連接；本級移位寄存器100的第二輸入信號端與下一級移位寄存器100的輸出端OUT連接。例如，第一級移位寄存器的第一輸入信號端與第一觸發(fā)信號端連接以接收第一觸發(fā)信號STV；最后一級移位寄存器的第二輸入信號端與第二觸發(fā)信號端連接以接收第二觸發(fā)信號RESET。

例如，柵極驅(qū)動電路10包括n級移位寄存器SR1、SR2……SRn，這些移位寄存器SR1、SR2……SRn均可以是本公開任一實施例提供的移位寄存器100。移位寄存器SR1、SR2……SRn的輸出端分別與柵線G1、G2……Gn對應連接。

需要說明的是，由于本公開實施例提供的柵極驅(qū)動電路10可以實現(xiàn)正向掃描和逆向掃描，在掃描方向切換時，時序上的“上一級”和“下一級”會相應變換，因此，上述的“上一級”和“下一級”并不是指掃描時序上的上一級和下一級，而是指物理連接上的上一級和下一級。

本公開的實施例還提供一種顯示面板1，如圖6所示，顯示面板1包括本公開任一實施例提供的柵極驅(qū)動電路10。

例如，本公開實施例提供的顯示面板1還包括柵線11、數(shù)據(jù)線12以及由柵線11和數(shù)據(jù)線12交叉限定的多個像素單元13，柵極驅(qū)動電路10被配置為向柵線11提供柵極驅(qū)動信號。

例如，柵線11可以包括圖5中所示的柵線G1、G2……Gn，移位寄存器SR1、SR2……SRn中每級移位寄存器用于向?qū)臇啪€G1、G2……Gn輸出一行柵極驅(qū)動信號。

本公開的實施例還提供一種移位寄存器100的驅(qū)動方法，包括執(zhí)行正向掃描模式的操作或執(zhí)行逆向掃描模式的操作。如圖7所示，正向掃描模式包括第一復位階段t1、第一初始化階段t2、輸入階段t3、輸出階段t4、置位階段t5、第二初始化階段t6、第二復位階段t7和第三初始化階段t8。如圖8所示，逆向掃描模式包括第一初始化階段t1'、第一復位階段t2'、第二初始化階段t3'、輸入階段t4'、輸出階段t5'、置位階段t6'、第三初始化階段t7'和第二復位階段t8'。

例如，本公開實施例中的開啟電壓是指能使相應晶體管第一極和第二級導通的電壓，關閉電壓是指能使相應晶體管的第一極和第二級斷開的電壓。當晶體管為P型晶體管時，開啟電壓為低電壓(例如，0V)，關閉電壓為高電壓(例如，5V)；當晶體管為N型晶體管時，開啟電壓為高電壓(例如，5V)，關閉電壓為低電壓(例如，0V)。圖7和圖8中所示的驅(qū)動波形均以N型晶體管為例進行說明，即開啟電壓為高電壓(例如，5V)，關閉電壓為低電壓(例如，0V)。

例如，接下來以圖3所示的移位寄存器為例說明本公開實施例提供的驅(qū)動方法。

例如，如圖7所示，在本公開實施例提供的驅(qū)動方法中，執(zhí)行正向掃描模式的操作包括：

在所述第一復位階段，將上拉節(jié)點的電壓復位為低電平；

在所述第一初始化階段，將輸出端的電壓初始化為低電平；

在所述輸入階段，將所述上拉節(jié)點的電壓設置為預充電電平；

在所述輸出階段，將所述上拉節(jié)點的電壓設置為自舉電平，將所述輸出端的電壓設置為高電平；

在所述置位階段，將所述上拉節(jié)點的電壓設置為預充電電平，將所述輸出端的電壓置位為低電平；

在所述第二初始化階段，將所述輸出端的電壓初始化為低電平；

在所述第二復位階段，將所述上拉節(jié)點的電壓復位為低電平；

在所述第三初始化階段，將所述輸出端的電壓初始化為低電平。

例如，在第一復位階段t1，第一時鐘信號CK1為關閉電壓，第二時鐘信號CK2為關閉電壓，第三時鐘信號CK3為開啟電壓，第四時鐘信號CK4為關閉電壓，第一輸入信號Input1為關閉電壓，第二輸入信號Input2為關閉電壓。第三晶體管T3開啟，其余晶體管關閉，第三晶體管T3將第二輸入信號Input2的低電平電壓寫入上拉節(jié)點PU。在這種情況下，將上拉節(jié)點PU的電壓復位為低電平。

例如，在第一初始化階段t2，第一時鐘信號CK1為關閉電壓，第二時鐘信號CK2為關閉電壓，第三時鐘信號CK3為關閉電壓，第四時鐘信號CK4為開啟電壓，第一輸入信號Input1為關閉電壓，第二輸入信號Input2為關閉電壓。第六晶體管T6開啟，其余晶體管關閉，第六晶體管T6將低電平的第一電源電壓VSS寫入輸出端。在這種情況下，將輸出端OUT的電壓初始化為低電平。例如，本公開實施例中描述的第二下拉條件例如為第四時鐘信號CK4為開啟電壓。

例如，在輸入階段t3，第一時鐘信號CK1為開啟電壓，第二時鐘信號CK2為關閉電壓，第三時鐘信號CK3為關閉電壓，第四時鐘信號CK4為關閉電壓，第一輸入信號Input1為開啟電壓，第二輸入信號Input2為關閉電壓。第一晶體管T1、第二晶體管T2、第四晶體管T4開啟，其余晶體管關閉，第二晶體管T2將第一輸入信號Input1的高電平電壓寫入上拉節(jié)點PU。在這種情況下，將上拉節(jié)點PU的電壓設置為預充電電平，預充電電平例如等于第一輸入信號Input1的高電平電壓(預充電電平例如為圖7所示的在輸入階段t3時上拉節(jié)點PU的電平)。

例如，在輸出階段t4，第一時鐘信號CK1為關閉電壓，第二時鐘信號CK2為開啟電壓，第三時鐘信號CK3為關閉電壓，第四時鐘信號CK4為關閉電壓，第一輸入信號Input1為關閉電壓，第二輸入信號Input2為關閉電壓。第一晶體管T1、第四晶體管T4開啟，其余晶體管關閉，例如，可以通過設計第二電容C2大小、第四晶體管T4的寬長比使第一下拉節(jié)點PD1電位為低，從而使第五晶體管T5關閉。第一晶體管T1將第二時鐘信號CK2的高電平電壓輸出到輸出端OUT，由于第一電容C1的自舉作用，上拉節(jié)點PU的電壓舉升為自舉電平(自舉電平高于預充電電平，自舉電平例如為圖7所示的在輸出階段t4時上拉節(jié)點PU的電平)，從而使第一晶體管T1更充分地開啟。在這種情況下，將上拉節(jié)點PU的電壓設置為自舉電平，將輸出端OUT的電壓設置為高電平。例如，本公開實施例中描述的輸出條件例如為上拉節(jié)點PU的電壓為自舉電平。

例如，在置位階段t5，第一時鐘信號CK1為關閉電壓，第二時鐘信號CK2為關閉電壓，第三時鐘信號CK3為開啟電壓，第四時鐘信號CK4為關閉電壓，第一輸入信號Input1為關閉電壓，第二輸入信號Input2為開啟電壓。第一晶體管T1、第三晶體管T3開啟，其余晶體管關閉，第三晶體管T3將第二輸入信號Input2的高電平電壓寫入上拉節(jié)點PU。在這種情況下，將上拉節(jié)點PU的電壓設置為預充電電平；將輸出端OUT的電壓置位為低電平。

例如，在第二初始化階段t6，第一時鐘信號CK1為關閉電壓，第二時鐘信號CK2為關閉電壓，第三時鐘信號CK3為關閉電壓，第四時鐘信號CK4為開啟電壓，第一輸入信號Input1為關閉電壓，第二輸入信號Input2為關閉電壓。第六晶體管T6開啟，其余晶體管關閉，第六晶體管T6將低電平的第一電源電壓VSS寫入輸出端。在這種情況下，將輸出端OUT的電壓初始化為低電平。

例如，在第二復位階段t7，第一時鐘信號CK1為開啟電壓，第二時鐘信號CK2為關閉電壓，第三時鐘信號CK3為關閉電壓，第四時鐘信號CK4為關閉電壓，第一輸入信號Input1為關閉電壓，第二輸入信號Input2為關閉電壓。第二晶體管T2開啟，其余晶體管關閉，第二晶體管T2將第一輸入信號Input1的低電平電壓寫入上拉節(jié)點PU。在這種情況下，將上拉節(jié)點PU的電壓復位為低電平。

例如，在第三初始化階段t8，第一時鐘信號CK1為關閉電壓，第二時鐘信號CK2為開啟電壓，第三時鐘信號CK3為關閉電壓，第四時鐘信號CK4為關閉電壓，第一輸入信號Input1為關閉電壓，第二輸入信號Input2為關閉電壓。通過第二電容C2的耦合作用，使第一下拉節(jié)點PD1為高電平，第五晶體管T5開啟，其余晶體管關閉，第五晶體管T5將低電平的第一電源電壓VSS寫入輸出端。在這種情況下，將輸出端OUT的電壓初始化為低電平。例如，本公開實施例中描述的第一下拉條件例如為第一下拉節(jié)點PD1為開啟電壓(例如高電平電壓)。

例如，經(jīng)過上述多個階段，在正向掃描模式實現(xiàn)了從第一輸入信號Input1到輸出端OUT輸出信號的移位，即在CK1、CK2、CK3、CK4四個時鐘控制下實現(xiàn)柵驅(qū)動掃描輸出。

例如，如圖8所示，在本公開實施例提供的驅(qū)動方法中，執(zhí)行逆向掃描模式的操作包括：

在所述第一初始化階段，將輸出端的電壓初始化為低電平；

在所述第一復位階段，將上拉節(jié)點的電壓復位為低電平；

在所述第二初始化階段，將所述輸出端的電壓初始化為低電平；

在所述輸入階段，將所述上拉節(jié)點的電壓設置為預充電電平；

在所述輸出階段，將所述上拉節(jié)點的電壓設置為自舉電平，將所述輸出端的電壓設置為高電平；

在所述置位階段，將所述上拉節(jié)點的電壓設置為預充電電平，將所述輸出端的電壓置位為低電平；

在所述第三初始化階段，將所述輸出端的電壓初始化為低電平；

在所述第二復位階段，將所述上拉節(jié)點的電壓復位為低電平。

例如，在第一初始化階段t1'，第一時鐘信號CK1為關閉電壓，第二時鐘信號CK2為開啟電壓，第三時鐘信號CK3為關閉電壓，第四時鐘信號CK4為關閉電壓，第一輸入信號Input1為關閉電壓，第二輸入信號Input2為關閉電壓。通過第二電容C2的耦合作用，使第一下拉節(jié)點PD1為高電平，第五晶體管T5開啟，其余晶體管關閉，第五晶體管T5將低電平的第一電源電壓VSS寫入輸出端。在這種情況下，將輸出端OUT的電壓初始化為低電平。

例如，在第一復位階段t2'，第一時鐘信號CK1為開啟電壓，第二時鐘信號CK2為關閉電壓，第三時鐘信號CK3為關閉電壓，第四時鐘信號CK4為關閉電壓，第一輸入信號Input1為關閉電壓，第二輸入信號Input2為關閉電壓。第二晶體管T2開啟，其余晶體管關閉，第二晶體管T2將第一輸入信號Input1的低電平電壓寫入上拉節(jié)點PU。在這種情況下，將上拉節(jié)點PU的電壓復位為低電平。

例如，在第二初始化階段t3'，第一時鐘信號CK1為關閉電壓，第二時鐘信號CK2為關閉電壓，第三時鐘信號CK3為關閉電壓，第四時鐘信號CK4為開啟電壓，第一輸入信號Input1為關閉電壓，第二輸入信號Input2為關閉電壓。第六晶體管T6開啟，其余晶體管關閉，第六晶體管T6將低電平的第一電源電壓VSS寫入輸出端。在這種情況下，將輸出端OUT的電壓初始化為低電平。

例如，在輸入階段t4'，第一時鐘信號CK1為關閉電壓，第二時鐘信號CK2為關閉電壓，第三時鐘信號CK3為開啟電壓，第四時鐘信號CK4為關閉電壓，第一輸入信號Input1為關閉電壓，第二輸入信號Input2為開啟電壓。第一晶體管T1、第三晶體管T3開啟，其余晶體管關閉，第三晶體管T3將第二輸入信號Input2的高電平電壓寫入上拉節(jié)點PU。在這種情況下，將上拉節(jié)點PU的電壓設置為預充電電平。

例如，在輸出階段t5'，第一時鐘信號CK1為關閉電壓，第二時鐘信號CK2為開啟電壓，第三時鐘信號CK3為關閉電壓，第四時鐘信號CK4為關閉電壓，第一輸入信號Input1為關閉電壓，第二輸入信號Input2為關閉電壓。第一晶體管T1、第四晶體管T4開啟，其余晶體管關閉，例如，可以通過設計第二電容C2大小、第四晶體管T4的寬長比使第一下拉節(jié)點PD1電位為低，從而使第五晶體管T5關閉。第一晶體管T1將第二時鐘信號CK2的高電平電壓輸出到輸出端OUT，由于第一電容C1的自舉作用，上拉節(jié)點PU的電壓舉升為自舉電平(自舉電平高于預充電電平)，從而使第一晶體管T1更充分地開啟。在這種情況下，將上拉節(jié)點PU的電壓設置為自舉電平，將輸出端OUT的電壓設置為高電平。

例如，在置位階段t6'，第一時鐘信號CK1為開啟電壓，第二時鐘信號CK2為關閉電壓，第三時鐘信號CK3為關閉電壓，第四時鐘信號CK4為關閉電壓，第一輸入信號Input1為開啟電壓，第二輸入信號Input2為關閉電壓。第一晶體管T1、第二晶體管T2、第四晶體管T4開啟，其余晶體管關閉，第二晶體管T2將第一輸入信號Input1的高電平電壓寫入上拉節(jié)點PU。在這種情況下，將上拉節(jié)點PU的電壓設置為預充電電平，將輸出端OUT的電壓置位為低電平。

例如，在第三初始化階段t7'，第一時鐘信號CK1為關閉電壓，第二時鐘信號CK2為關閉電壓，第三時鐘信號CK3為關閉電壓，第四時鐘信號CK4為開啟電壓，第一輸入信號Input1為關閉電壓，第二輸入信號Input2為關閉電壓。第六晶體管T6開啟，其余晶體管關閉，第六晶體管T6將低電平的第一電源電壓VSS寫入輸出端。在這種情況下，將輸出端OUT的電壓初始化為低電平。

例如，在第二復位階段t8'，第一時鐘信號CK1為關閉電壓，第二時鐘信號CK2為關閉電壓，第三時鐘信號CK3為開啟電壓，第四時鐘信號CK4為關閉電壓，第一輸入信號Input1為關閉電壓，第二輸入信號Input2為關閉電壓。第三晶體管T3開啟，其余晶體管關閉，第三晶體管T3將第二輸入信號Input2的低電平電壓寫入上拉節(jié)點PU。在這種情況下，將上拉節(jié)點PU的電壓復位為低電平。

例如，經(jīng)過上述多個階段，在逆向掃描模式實現(xiàn)了從第二輸入信號Input2到輸出端OUT輸出信號的移位，即在CK1、CK2、CK3、CK4四個時鐘控制下實現(xiàn)柵驅(qū)動掃描輸出。

例如，圖4所示的移位寄存器的正向掃描模式的驅(qū)動時序與圖3所示的移位寄存器正向掃描模式的驅(qū)動時序相同；圖4所示的移位寄存器的逆向掃描模式的驅(qū)動時序與圖3所示的移位寄存器逆向掃描模式的驅(qū)動時序相同。

例如，圖4中第二下拉電路150與圖3中所示的不同，當?shù)诙吕?jié)點PD2的電壓為開啟電壓時，第七晶體管T7開啟，第七晶體管T7將低電平的第一電源電壓VSS寫入輸出端OUT，也就是說將輸出端OUT的電壓初始化為低電平。

例如，圖9是本公開實施例提供的如圖5所示的柵極驅(qū)動電路正向掃描模式的時序圖，移位寄存器SR1、SR2……SRn中每級移位寄存器可以向?qū)臇啪€G1、G2……Gn依次移位輸出柵極驅(qū)動信號。

例如，圖10是本公開實施例提供的如圖5所示的柵極驅(qū)動電路逆向掃描模式的時序圖，移位寄存器SRn、SRn-1……SR1中每級移位寄存器可以向?qū)臇啪€Gn、Gn-1……G1依次移位輸出柵極驅(qū)動信號。

本公開實施例提供的移位寄存器、柵極驅(qū)動電路、顯示面板和驅(qū)動方法可實現(xiàn)雙向掃描、減小時鐘跳變帶來輸出信號的波動，減小晶體管開啟時間的比例以減小閾值電壓的漂移。例如，本公開實施例提供的移位寄存器和柵極驅(qū)動電路驅(qū)動方式簡單、薄膜晶體管個數(shù)少、功耗低，可以實現(xiàn)顯示面板的窄邊框。

雖然上文中已經(jīng)用一般性說明及具體實施方式，對本公開作了詳盡的描述，但在本公開實施例基礎上，可以對之作一些修改或改進，這對本領域技術人員而言是顯而易見的。因此，在不偏離本公開精神的基礎上所做的這些修改或改進，均屬于本公開要求保護的范圍。