本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及一種移位寄存器、柵極驅(qū)動電路及顯示面板。

背景技術(shù)：

目前，顯示技術(shù)被廣泛應(yīng)用于電視、手機以及公共信息的顯示，用于顯示畫面的顯示面板也多種多樣，而且可以顯示豐富多彩的畫面。一般地，顯示面板中的源驅(qū)動芯片負責(zé)接收圖像數(shù)據(jù)，并對圖像數(shù)據(jù)進行緩存以及數(shù)字信號向模擬信號的轉(zhuǎn)換，最終將轉(zhuǎn)換后的信號通過輸出緩沖器輸送到顯示面板的各條數(shù)據(jù)線，柵極驅(qū)動單元負責(zé)實現(xiàn)逐行掃描，針對時序控制產(chǎn)生逐行打開的柵線掃描信號，將每一行的柵線掃描信號加載到對應(yīng)的柵線后控制像素開關(guān)打開，使圖像數(shù)據(jù)進入這一行像素的存儲電容，最終實現(xiàn)圖像的正常顯示。

現(xiàn)有的柵極驅(qū)動單元一般通過柵極電路集成技術(shù)來實現(xiàn)，即將柵極驅(qū)動電路集成到顯示面板上，取代了傳統(tǒng)顯示面板的柵極驅(qū)動芯片，這樣不僅降低產(chǎn)品開發(fā)成本，而且簡化了模組端的工藝。然而隨著顯示行業(yè)的發(fā)展，對顯示面板的外觀和技術(shù)要求越來越高，窄邊框的顯示產(chǎn)品逐漸符合市場和大眾的需求。但是，為了保證柵線的驅(qū)動能力，尤其針對大尺寸高分辨率顯示產(chǎn)品，柵極驅(qū)動電路中搭建移位寄存器電路的晶體管的尺寸往往設(shè)計比較大，導(dǎo)致移位寄存器電路結(jié)構(gòu)所占空間會比較大，不利于實現(xiàn)顯示面板的窄邊框。

因此，如何減小柵極驅(qū)動電路占用的顯示面板的空間，從而實現(xiàn)顯示面板的窄邊框設(shè)計，是本領(lǐng)域技術(shù)人員亟待解決的技術(shù)問題。

技術(shù)實現(xiàn)要素：

本發(fā)明實施例提供了一種移位寄存器、柵極驅(qū)動電路及顯示面板，用以解決現(xiàn)有技術(shù)中存在的柵極驅(qū)動電路占用的顯示面板的空間較大，不利于實現(xiàn)顯示面板的窄邊框設(shè)計的問題。

本發(fā)明實施例提供了一種移位寄存器，包括：上拉模塊、下拉模塊、復(fù)位模塊、第一控制模塊、第二控制模塊和輸出模塊；其中，

所述上拉模塊的控制端和輸入端均與信號輸入端相連，輸出端與所述第一節(jié)點相連；所述上拉模塊用于在所述信號輸入端的控制下，通過所述信號輸入端輸入的信號拉高所述第一節(jié)點的電位；

所述下拉模塊的第一控制端與第二節(jié)點相連，第二控制端與第三節(jié)點相連，輸入端與低電平信號端相連，輸出端與所述第一節(jié)點相連；所述下拉模塊用于在所述第二節(jié)點或所述第三節(jié)點的控制下，通過所述低電平信號端的信號拉低所述第一節(jié)點的電位；

所述復(fù)位模塊的控制端與復(fù)位信號端相連，輸入端與所述低電平信號端相連，輸出端與所述第一節(jié)點相連；所述復(fù)位模塊用于在所述復(fù)位信號端的控制下，通過所述低電平信號端的信號拉低所述第一節(jié)點的電位；

所述第一控制模塊的第一控制端與所述第一節(jié)點相連，第二控制端和第一輸入端與第一參考信號端相連，第二輸入端與所述低電平信號端相連，輸出端與所述第三節(jié)點相連；所述第一控制模塊用于在所述第一節(jié)點的控制下，通過所述低電平信號端的信號拉低所述第三節(jié)點的電位；在所述第一參考信號端的控制下，通過所述第一參考信號端的信號拉高所述第三節(jié)點的電位；

所述第二控制模塊的第一控制端與所述第一節(jié)點相連，第二控制端和第一輸入端與第二參考信號端相連，第二輸入端與所述低電平信號端相連，輸出端與所述第二節(jié)點相連；所述第二控制模塊用于在所述第一節(jié)點的控制下，通過所述低電平信號端的信號拉低所述第二節(jié)點的電位；在所述第二參考信號端的控制下，通過所述二參考信號端的信號拉高所述第二節(jié)點的電位；

所述輸出模塊的第一控制端與所述第一節(jié)點相連，第二控制端與所述第二節(jié)點相連，第三控制端與所述第三節(jié)點相連，第一輸入端與第一時鐘信號端相連，第二輸入端與第二時鐘信號端相連，第三輸入端與所述低電平信號端相連，第一輸出端和第二輸出端分別與相鄰的兩條柵線相連；所述輸出模塊用于在所述第一節(jié)點的控制下，將所述第一時鐘信號端的信號和所述第二時鐘信號端的信號，通過所述第一輸出端和所述第二輸出端分別輸出到相鄰的兩條所述柵線；在所述第二節(jié)點或所述第三節(jié)點的控制下，通過所述低電平信號端的信號拉低所述第一輸出端的電位。

在一種可能的實施方式中，本發(fā)明實施例提供的上述移位寄存器中，所述輸出模塊，包括：第一輸出單元和第二輸出單元；其中，

所述第一輸出單元的控制端與所述第一節(jié)點相連，第一輸入端與所述第一時鐘信號端相連，第二輸入端與所述第二時鐘信號端相連，第一輸出端和第二輸出端分別與相鄰的兩條所述柵線相連；所述第一輸出單元用于在所述第一節(jié)點的控制下，將所述第一時鐘信號端的信號和所述第二時鐘信號端的信號，通過所述第一輸出端和所述第二輸出端分別輸出到相鄰的兩條所述柵線；

所述第二輸出單元的第一控制端與所述第二節(jié)點相連，第二控制端與所述第三節(jié)點相連，輸入端與所述低電平信號端相連，輸出端與所述第一輸出單元的第一輸出端相連；所述第二輸出單元用于在所述第二節(jié)點或所述第三節(jié)點的控制下，通過所述低電平信號端的信號拉低所述第一輸出單元的第一輸出端的電位。

在一種可能的實施方式中，本發(fā)明實施例提供的上述移位寄存器中，所述第一輸出單元，包括：第一子單元和第二子單元；其中，

所述第一子單元的控制端與所述第一節(jié)點相連，輸入端與所述第一時鐘信號端相連，輸出端與對應(yīng)的所述柵線相連，所述第一子單元用于在所述第一節(jié)點的控制下將所述第一時鐘信號端的信號，輸出到與所述輸出端相連的所述柵線；

所述第二子單元的控制端與所述第一節(jié)點相連，輸入端與所述第二時鐘信號端相連，輸出端與所述第一子單元的輸出端連接的柵線相鄰的下一條所述柵線相連；所述第二子單元用于在所述第一節(jié)點的控制下，將所述第二時鐘信號端的信號，輸出到與所述第二子單元的輸出端相連的所述柵線。

在一種可能的實施方式中，本發(fā)明實施例提供的上述移位寄存器中，所述第一子單元，包括：第一開關(guān)晶體管和第一電容；其中，

所述第一開關(guān)晶體管的柵極與所述第一節(jié)點相連，源極與所述第一時鐘信號端相連，漏極與對應(yīng)的所述柵線相連；

所述第一電容連接于所述第一節(jié)點和所述第一開關(guān)晶體管的漏極之間。

在一種可能的實施方式中，本發(fā)明實施例提供的上述移位寄存器中，所述第二子單元，包括：第二開關(guān)晶體管和第二電容；其中，

所述第二開關(guān)晶體管的柵極與所述第一節(jié)點相連，源極與所述第二時鐘信號端相連，漏極與所述第一子單元的輸出端連接的柵線相鄰的下一條所述柵線相連；

所述第二電容連接于所述第一節(jié)點和所述第二開關(guān)晶體管的漏極之間。

在一種可能的實施方式中，本發(fā)明實施例提供的上述移位寄存器中，所述第二輸出單元，包括：第三開關(guān)晶體管和第四開關(guān)晶體管；其中，

所述第三開關(guān)晶體管的柵極與所述第二節(jié)點相連，源極與所述低電平信號端相連，漏極與所述第一輸出單元的第一輸出端相連；

所述第四開關(guān)晶體管的柵極與所述第三節(jié)點相連，源極與所述低電平信號端相連，漏極與所述第一輸出單元的第一輸出端相連。

在一種可能的實施方式中，本發(fā)明實施例提供的上述移位寄存器中，所述上拉模塊，包括：第五開關(guān)晶體管；

所述第五開關(guān)晶體管的柵極和源極均與所述信號輸入端相連，漏極與所述第一節(jié)點相連。

在一種可能的實施方式中，本發(fā)明實施例提供的上述移位寄存器中，所述下拉模塊，包括：第六開關(guān)晶體管和第七開關(guān)晶體管；其中，

所述第六開關(guān)晶體管的柵極與所述第二節(jié)點相連，源極與所述低電平信號端相連，漏極與所述第一節(jié)點相連；

所述第七開關(guān)晶體管的柵極與所述第三節(jié)點相連，源極與所述低電平信號端相連，漏極與所述第一節(jié)點相連。

在一種可能的實施方式中，本發(fā)明實施例提供的上述移位寄存器中，所述復(fù)位模塊，包括：第八開關(guān)晶體管；

所述第八開關(guān)晶體管的柵極與所述復(fù)位信號端相連，源極與所述低電平信號端相連，漏極與所述第一節(jié)點相連。

在一種可能的實施方式中，本發(fā)明實施例提供的上述移位寄存器中，所述第一控制模塊，包括：第九開關(guān)晶體管、第十開關(guān)晶體管、第十一開關(guān)晶體管和第十二開關(guān)晶體管；其中，

所述第九開關(guān)晶體管的柵極和源極與所述第一參考信號端相連，漏極與所述第十開關(guān)晶體管的柵極相連；

所述第十開關(guān)晶體管的源極與所述第一參考信號端相連，漏極與所述第三節(jié)點相連；

所述第十一開關(guān)晶體管的柵極與所述第一節(jié)點相連，源極與所述低電平信號端相連，漏極與所述第十開關(guān)晶體管的柵極相連；

所述第十二開關(guān)晶體管的柵極與所述第一節(jié)點相連，源極與所述低電平信號端相連，漏極與所述第三節(jié)點相連。

在一種可能的實施方式中，本發(fā)明實施例提供的上述移位寄存器中，所述第二控制模塊，包括：第十三開關(guān)晶體管、第十四開關(guān)晶體管、第十五開關(guān)晶體管和第十六開關(guān)晶體管；其中，

所述第十三開關(guān)晶體管的柵極和源極與所述第二參考信號端相連，漏極與所述第十四開關(guān)晶體管的柵極相連；

所述第十四開關(guān)晶體管的源極與所述第二參考信號端相連，漏極與所述第二節(jié)點相連；

所述第十五開關(guān)晶體管的柵極與所述第一節(jié)點相連，源極與所述低電平信號端相連，漏極與所述第十四開關(guān)晶體管的柵極相連；

所述第十六開關(guān)晶體管的柵極與所述第一節(jié)點相連，源極與所述低電平信號端相連，漏極與所述第二節(jié)點相連。

在一種可能的實施方式中，本發(fā)明實施例提供的上述移位寄存器中，還包括：初始化模塊；

所述初始化模塊的控制端與初始化信號端相連，輸入端與所述低電平信號端相連，輸出端與所述第一節(jié)點相連；所述初始化模塊用于在所述初始化信號端的控制下，通過所述低電平信號端的信號對所述第一節(jié)點初始化。

在一種可能的實施方式中，本發(fā)明實施例提供的上述移位寄存器中，所述初始化模塊，包括：第十七開關(guān)晶體管；

所述第十七開關(guān)晶體管的柵極與所述初始化信號端相連，源極與所述低電平信號端相連，漏極與所述第一節(jié)點相連。

本發(fā)明實施例提供了一種柵極驅(qū)動電路，包括級聯(lián)的多個本發(fā)明實施例提供的上述移位寄存器，除最后一級移位寄存器之外，其余每一級移位寄存器的第一輸出端均向與其相鄰的下一級移位寄存器的信號輸入端輸入觸發(fā)信號，且第一輸出端和第二輸出端分別向與其相連的柵線輸入柵掃描信號；相鄰的三個移位寄存器中，第三個移位寄存器的第二輸出端向第一個移位寄存器的復(fù)位信號端輸入復(fù)位信號。

本發(fā)明實施例提供了一種顯示面板，包括本發(fā)明實施例提供的上述柵極驅(qū)動電路。

本發(fā)明實施例的有益效果包括：

本發(fā)明實施例提供了一種移位寄存器、柵極驅(qū)動電路及顯示面板，該移位寄存器包括：上拉模塊、下拉模塊、復(fù)位模塊、第一控制模塊、第二控制模塊和輸出模塊；其中，

上拉模塊的控制端和輸入端均與信號輸入端相連，輸出端與第一節(jié)點相連；上拉模塊用于在信號輸入端的控制下，通過信號輸入端輸入的信號拉高第一節(jié)點的電位；

下拉模塊的第一控制端與第二節(jié)點相連，第二控制端與第三節(jié)點相連，輸入端與低電平信號端相連，輸出端與第一節(jié)點相連；下拉模塊用于在第二節(jié)點或第三節(jié)點的控制下，通過低電平信號端的信號拉低第一節(jié)點的電位；

復(fù)位模塊的控制端與復(fù)位信號端相連，輸入端與低電平信號端相連，輸出端與第一節(jié)點相連；復(fù)位模塊用于在復(fù)位信號端的控制下，通過低電平信號端的信號拉低第一節(jié)點的電位；

第一控制模塊的第一控制端與第一節(jié)點相連，第二控制端和第一輸入端與第一參考信號端相連，第二輸入端與低電平信號端相連，輸出端與第三節(jié)點相連；第一控制模塊用于在第一節(jié)點的控制下，通過低電平信號端的信號拉低第三節(jié)點的電位；在第一參考信號端的控制下，通過第一參考信號端的信號拉高第三節(jié)點的電位；

第二控制模塊的第一控制端與第一節(jié)點相連，第二控制端和第一輸入端與第二參考信號端相連，第二輸入端與低電平信號端相連，輸出端與第二節(jié)點相連；第二控制模塊用于在第一節(jié)點的控制下，通過低電平信號端的信號拉低第二節(jié)點的電位；在第二參考信號端的控制下，通過二參考信號端的信號拉高第二節(jié)點的電位；

輸出模塊的第一控制端與第一節(jié)點相連，第二控制端與第二節(jié)點相連，第三控制端與第三節(jié)點相連，第一輸入端與第一時鐘信號端相連，第二輸入端與第二時鐘信號端相連，第三輸入端與低電平信號端相連，第一輸出端和第二輸出端分別與相鄰的兩條柵線相連；輸出模塊用于在第一節(jié)點的控制下，將第一時鐘信號端的信號和第二時鐘信號端的信號，通過第一輸出端和第二輸出端分別輸出到相鄰的兩條柵線；在第二節(jié)點或第三節(jié)點的控制下，通過低電平信號端的信號拉低第一輸出端的電位。

具體地，本發(fā)明實施例提供的上述移位寄存器通過上拉模塊、下拉模塊、復(fù)位模塊、第一控制模塊、第二控制模塊和輸出模塊可以實現(xiàn)掃描信號的正常輸出；且本發(fā)明的移位寄存器的輸出模塊具有兩個輸出端，分別連接相鄰的兩條柵線，因此本發(fā)明的一個移位寄存器可以對應(yīng)兩條柵線，進而可以實現(xiàn)通過一個移位寄存器向相鄰的兩條柵線輸入掃描信號；相對于現(xiàn)有技術(shù)中一個移位寄存器對應(yīng)一條柵線，本發(fā)明可以將移位寄存器的數(shù)量減半，從而減小了柵極驅(qū)動電路在顯示面板上占用的面積，節(jié)省制作成本且有利于實現(xiàn)顯示面板的窄邊框設(shè)計。

附圖說明

圖1為本發(fā)明實施例提供的移位寄存器的結(jié)構(gòu)示意圖；

圖2為本發(fā)明實施例提供的移位寄存器的具體結(jié)構(gòu)示意圖；

圖3為本發(fā)明實施例提供的移位寄存器的工作時序圖；

圖4為本發(fā)明實施例提供的柵極驅(qū)動電路的結(jié)構(gòu)示意圖。

具體實施方式

下面結(jié)合附圖，對本發(fā)明實施例提供移位寄存器、柵極驅(qū)動電路及顯示面板的具體實施方式進行詳細的說明。

本發(fā)明實施例提供了一種移位寄存器，如圖1所示，可以包括：上拉模塊01、下拉模塊02、復(fù)位模塊03、第一控制模塊04、第二控制模塊05和輸出模塊06；其中，

上拉模塊01的控制端和輸入端均與信號輸入端Input相連，輸出端與第一節(jié)點P1相連；上拉模塊01用于在信號輸入端Input的控制下，通過信號輸入端Input輸入的信號拉高第一節(jié)點P1的電位；

下拉模塊02的第一控制端與第二節(jié)點P2相連，第二控制端與第三節(jié)點P3相連，輸入端與低電平信號端VSS相連，輸出端與第一節(jié)點P1相連；下拉模塊02用于在第二節(jié)點P2或第三節(jié)點P3的控制下，通過低電平信號端VSS的信號拉低第一節(jié)點P1的電位；

復(fù)位模塊03的控制端與復(fù)位信號端Reset相連，輸入端與低電平信號端VSS相連，輸出端與第一節(jié)點P1相連；復(fù)位模塊03用于在復(fù)位信號端Reset的控制下，通過低電平信號端VSS的信號拉低第一節(jié)點P1的電位；

第一控制模塊04的第一控制端與第一節(jié)點P1相連，第二控制端和第一輸入端與第一參考信號端Vref1相連，第二輸入端與低電平信號端VSS相連，輸出端與第三節(jié)點P3相連；第一控制模塊04用于在P1第一節(jié)點的控制下，通過低電平信號端VSS的信號拉低第三節(jié)點P3的電位；在第一參考信號端Vref1的控制下，通過第一參考信號端Vref1的信號拉高第三節(jié)點P3的電位；

第二控制模塊05的第一控制端與第一節(jié)點P1相連，第二控制端和第一輸入端與第二參考信號端Vref2相連，第二輸入端與低電平信號端VSS相連，輸出端與第二節(jié)點P2相連；第二控制模塊05用于在第一節(jié)點P1的控制下，通過低電平信號端VSS的信號拉低第二節(jié)點P2的電位；在第二參考信號端Vref2的控制下，通過二參考信號端Vref2的信號拉高第二節(jié)點P2的電位；

輸出模塊06的第一控制端與第一節(jié)點P1相連，第二控制端與第二節(jié)點P2相連，第三控制端與第三節(jié)點P3相連，第一輸入端與第一時鐘信號端CLK1相連，第二輸入端與第二時鐘信號端CLK2相連，第三輸入端與低電平信號端VSS相連，第一輸出端Out1和第二輸出端Out2分別與相鄰的兩條柵線相連；輸出模塊06用于在第一節(jié)點P1的控制下，將第一時鐘信號端CLK1的信號和第二時鐘信號端CLK2的信號，通過第一輸出端Out1和第二輸出端Out2分別輸出到相鄰的兩條柵線；在第二節(jié)點P2或第三節(jié)點P3的控制下，通過低電平信號端VSS的信號拉低第一輸出端Out1的電位。

具體地，本發(fā)明實施例提供的上述移位寄存器通過上拉模塊、下拉模塊、復(fù)位模塊、第一控制模塊、第二控制模塊和輸出模塊可以實現(xiàn)掃描信號的正常輸出；且本發(fā)明的移位寄存器的輸出模塊具有兩個輸出端，分別連接相鄰的兩條柵線，因此本發(fā)明的一個移位寄存器可以對應(yīng)兩條柵線，進而可以實現(xiàn)通過一個移位寄存器向相鄰的兩條柵線輸入掃描信號；相對于現(xiàn)有技術(shù)中一個移位寄存器對應(yīng)一條柵線，本發(fā)明可以將移位寄存器的數(shù)量減半，從而減小了柵極驅(qū)動電路在顯示面板上占用的面積，節(jié)省制作成本且有利于實現(xiàn)顯示面板的窄邊框設(shè)計。

在具體實施時，本發(fā)明實施例提供的上述移位寄存器中，如圖2所示，輸出模塊06可以包括：第一輸出單元061和第二輸出單元062；其中，

第一輸出單元061的控制端與第一節(jié)點P1相連，第一輸入端與第一時鐘信號端CLK1相連，第二輸入端與第二時鐘信號端CLK2相連，第一輸出端Out1和第二輸出端Out2分別與相鄰的兩條柵線相連；第一輸出單元061用于在第一節(jié)點P1的控制下，將第一時鐘信號端CLK1的信號和第二時鐘信號端CLK2的信號，通過第一輸出端Out1和第二輸出端Out2分別輸出到相鄰的兩條柵線；

第二輸出單元062的第一控制端與第二節(jié)點P2相連，第二控制端與第三節(jié)點P3相連，輸入端與低電平信號端VSS相連，輸出端與第一輸出單元061的第一輸出端Out1相連；第二輸出單元062用于在第二節(jié)點P2或第三節(jié)點P3的控制下，通過低電平信號端VSS的信號拉低第一輸出單元061的第一輸出端Out1的電位。

具體地，本發(fā)明實施例提供的上述移位寄存器中，輸出模塊可以包括第一輸出單元和第二輸出單元，第一輸出單元用于向相鄰的兩條柵線輸出掃描信號，這樣可以實現(xiàn)一個移位寄存器向兩條柵線輸入掃描信號；第二輸出單元則用于拉低第一輸出端的電位，從而關(guān)閉移位寄存器的輸出。

在具體實施時，本發(fā)明實施例提供的上述移位寄存器中，如圖2所示，第一輸出單元061可以包括：第一子單元0611和第二子單元0612；其中，

第一子單元0611的控制端與第一節(jié)點P1相連，輸入端與第一時鐘信號端CLK1相連，輸出端Out1與對應(yīng)的柵線相連，第一子單元0611用于在第一節(jié)點P1的控制下將第一時鐘信號端CLK1的信號，輸出到與輸出端Out1相連的柵線；

第二子單元0612的控制端與第一節(jié)點P1相連，輸入端與第二時鐘信號端CLK2相連，輸出端與第一子單元0611的輸出端Out1連接的柵線相鄰的下一條柵線相連；第二子單元0612用于在第一節(jié)點P2的控制下，將第二時鐘信號端CLK2的信號，輸出到與第二子單元0612的輸出端相連的柵線。

具體地，本發(fā)明實施例提供的上述移位寄存器中，第一輸出單元可以包括兩個子單元，兩個子單元分別對應(yīng)一條柵線，從而可以實現(xiàn)一個移位寄存器向兩條柵線輸入掃描信號。

在具體實施時，本發(fā)明實施例提供的上述移位寄存器中，如圖2所示，第一子單元0611可以包括：第一開關(guān)晶體管T1和第一電容C1；其中，第一開關(guān)晶體管T1的柵極與第一節(jié)點P1相連，源極與第一時鐘信號端CLK1相連，漏極與對應(yīng)的柵線相連；第一電容C1連接于第一節(jié)點P1和第一開關(guān)晶體管T1的漏極之間。具體地，第一開關(guān)晶體管可以在第一節(jié)點的控制下導(dǎo)通，導(dǎo)通的第一開關(guān)晶體管可以將第一時鐘信號端的信號輸出到對應(yīng)的柵線。

在具體實施時，本發(fā)明實施例提供的上述移位寄存器中，如圖2所示，第二子單元0612可以包括：第二開關(guān)晶體管T2和第二電容C2；其中，第二開關(guān)晶體管T2的柵極與第一節(jié)點P1相連，源極與第二時鐘信號端CLK2相連，漏極與第一子單元0611的輸出端連接的柵線相鄰的下一條柵線相連；第二電容C2連接于第一節(jié)點P1和第二開關(guān)晶體管T2的漏極之間。具體地，第二開關(guān)晶體管可以在第一節(jié)點的控制下導(dǎo)通，導(dǎo)通的第二開關(guān)晶體管可以將第二時鐘信號端的信號輸出到對應(yīng)的柵線。

在具體實施時，本發(fā)明實施例提供的上述移位寄存器中，如圖2所示，第二輸出單元062可以包括：第三開關(guān)晶體管T3和第四開關(guān)晶體管T4；其中，第三開關(guān)晶體管T3的柵極與第二節(jié)點P2相連，源極與低電平信號端VSS相連，漏極與第一輸出單元0611的第一輸出端Out1相連；第四開關(guān)晶體管T4的柵極與第三節(jié)點P3相連，源極與低電平信號端VSS相連，漏極與第一輸出單元0611的第一輸出端Out1相連。具體地，第三開關(guān)晶體管可以在第二節(jié)點的控制下導(dǎo)通，導(dǎo)通的第三開關(guān)晶體管可以將低電平信號端的信號輸出到第一輸出單元的第一輸出端；第四開關(guān)晶體管可以在第三節(jié)點的控制下導(dǎo)通，導(dǎo)通的第四開關(guān)晶體管可以將低電平信號端的信號輸出到第一輸出單元的第一輸出端。

在具體實施時，本發(fā)明實施例提供的上述移位寄存器中，如圖2所示，上拉模塊01可以包括：第五開關(guān)晶體管T5；第五開關(guān)晶體管T5的柵極和源極均與信號輸入端Input相連，漏極與第一節(jié)點P1相連。具體地，第五開關(guān)晶體管可以在信號輸入端的控制下導(dǎo)通，導(dǎo)通的第五開關(guān)晶體管可以將信號輸入端的信號輸出到第一節(jié)點。

在具體實施時，本發(fā)明實施例提供的上述移位寄存器中，如圖2所示，下拉模塊02可以包括：第六開關(guān)晶體管T6和第七開關(guān)晶體管T7；其中，第六開關(guān)晶體管T6的柵極與第二節(jié)點P2相連，源極與低電平信號端VSS相連，漏極與第一節(jié)點P1相連；第七開關(guān)晶體管T7的柵極與第三節(jié)點P3相連，源極與低電平信號端VSS相連，漏極與第一節(jié)點P1相連。具體地，第六開關(guān)晶體管可以在第二節(jié)點的控制下導(dǎo)通，導(dǎo)通的第六開關(guān)晶體管可以將低電平信號端的信號輸出到第一節(jié)點；第七開關(guān)晶體管可以在第三節(jié)點的控制下導(dǎo)通，導(dǎo)通的第七開關(guān)晶體管可以將低電平信號端的信號輸出到第一節(jié)點。

在具體實施時，本發(fā)明實施例提供的上述移位寄存器中，如圖2所示，復(fù)位模塊03可以包括：第八開關(guān)晶體管T8；第八開關(guān)晶體管T8的柵極與復(fù)位信號端Reset相連，源極與低電平信號端VSS相連，漏極與第一節(jié)點P1相連。具體地，第八開關(guān)晶體管可以在復(fù)位信號端的控制下導(dǎo)通，導(dǎo)通的第八開關(guān)晶體管可以將低電平信號端的信號輸出到第一節(jié)點。

在具體實施時，本發(fā)明實施例提供的上述移位寄存器中，如圖2所示，第一控制模塊04包括：第九開關(guān)晶體管T9、第十開關(guān)晶體管T10、第十一開關(guān)晶體管T11和第十二開關(guān)晶體管T12；其中，第九開關(guān)晶體管T9的柵極和源極與第一參考信號端Vref1相連，漏極與第十開關(guān)晶體管T10的柵極相連；第十開關(guān)晶體管T10的源極與第一參考信號端Vref1相連，漏極與第三節(jié)點P3相連；第十一開關(guān)晶體管T11的柵極與第一節(jié)點P1相連，源極與低電平信號端VSS相連，漏極與第十開關(guān)晶體管T10的柵極相連；第十二開關(guān)晶體管T12的柵極與第一節(jié)點P1相連，源極與低電平信號端VSS相連，漏極與第三節(jié)點P3相連。具體地，第九開關(guān)晶體管可以在第一參考信號端的控制下導(dǎo)通，導(dǎo)通的第九開關(guān)晶體管可以將第一參考信號端的信號輸出到第十開關(guān)晶體管的柵極；第十開關(guān)晶體管可以在第九開關(guān)晶體管的漏極輸出的第一參考信號端的信號的控制下導(dǎo)通，導(dǎo)通的第十開關(guān)晶體管可以將第一參考信號端的信號輸出到第三節(jié)點；第十一開關(guān)晶體管可以在第一節(jié)點的控制下導(dǎo)通，導(dǎo)通的第十一開關(guān)晶體管可以將低電平信號端的信號輸出到第十開關(guān)晶體管的柵極；第十二開關(guān)晶體管可以在第一節(jié)點的控制下導(dǎo)通，導(dǎo)通的第十二開關(guān)晶體管可以將低電平信號端的信號輸出到第三節(jié)點。

在具體實施時，本發(fā)明實施例提供的上述移位寄存器中，如圖2所示，第二控制模塊05可以包括：第十三開關(guān)晶體管T13、第十四開關(guān)晶體管T14、第十五開關(guān)晶體管T15和第十六開關(guān)晶體管T16；其中，第十三開關(guān)晶體管T13的柵極和源極與第二參考信號端Vref 2相連，漏極與第十四開關(guān)晶體管T14的柵極相連；第十四開關(guān)晶體管T14的源極與第二參考信號端Vref2相連，漏極與第二節(jié)點P2相連；第十五開關(guān)晶體管T15的柵極與第一節(jié)點P1相連，源極與低電平信號端VSS相連，漏極與第十四開關(guān)晶體管T14的柵極相連；第十六開關(guān)晶體管T16的柵極與第一節(jié)點P1相連，源極與低電平信號端VSS相連，漏極與第二節(jié)點P2相連。具體地，第十三開關(guān)晶體管可以在第二參考信號端的控制下導(dǎo)通，導(dǎo)通的第十三開關(guān)晶體管可以將第二參考信號端的信號輸出到第十四開關(guān)晶體管的柵極；第十四開關(guān)晶體管可以在第十三開關(guān)晶體管的漏極輸出的第二參考信號端的信號的控制下導(dǎo)通，導(dǎo)通的第十四開關(guān)晶體管可以將第二參考信號端的信號輸出到第二節(jié)點；第十五開關(guān)晶體管可以在第一節(jié)點的控制下導(dǎo)通，導(dǎo)通的第十五開關(guān)晶體管可以將低電平信號端的信號輸出到第十四開關(guān)晶體管的柵極；第十六開關(guān)晶體管可以在第一節(jié)點的控制下導(dǎo)通，導(dǎo)通的第十六開關(guān)晶體管可以將低電平信號端的信號輸出到第二節(jié)點。

在具體實施時，本發(fā)明實施例提供的上述移位寄存器中，如圖2所示，還可以包括：初始化模塊07；初始化模塊07的控制端與初始化信號端STV相連，輸入端與低電平信號端VSS相連，輸出端與第一節(jié)點P1相連；初始化模塊07用于在初始化信號端STV的控制下，通過低電平信號端VSS的信號對第一節(jié)點P1初始化。具體地，本發(fā)明實施例提供的上述移位寄存器中，還可以通過初始化模塊對第一節(jié)點進行初始化，清除前一幀的殘余電荷。

在具體實施時，本發(fā)明實施例提供的上述移位寄存器中，如圖2所示，初始化模塊07可以包括：第十七開關(guān)晶體管T17；第十七開關(guān)晶體管T17的柵極與初始化信號端STV相連，源極與低電平信號端VSS相連，漏極與第一節(jié)點P1相連。具體地，第十七開關(guān)晶體管可以在初始化信號端的控制下導(dǎo)通，導(dǎo)通的第十七開關(guān)晶體管可以將低電平信號端的信號輸出到第一節(jié)點。

需要說明的是本發(fā)明上述實施例中提到的開關(guān)晶體管可以是薄膜晶體管(TFT，Thin Film Transistor)，也可以是金屬氧化物半導(dǎo)體場效應(yīng)管(MOS，Metal Oxide Semiconductor)，在此不做限定。在具體實施中，這些晶體管的源極和漏極可以互換，不做具體區(qū)分。在描述具體實施例時以薄膜晶體管為例進行說明。

下面結(jié)合圖2所示的移位寄存器以及圖3所示的圖2的輸入輸出時序圖，對本發(fā)明實施例提供的移位寄存器的工作過程作以描述。具體地，選取如圖3所示的輸入輸出時序圖中的t1～t3三個階段。下述描述中以1表示高電平信號，0表示低電平信號。

在t1階段，Input＝1，CLK1＝0～1，CLK2＝0，Reset＝0，Vref1＝1，Vref2＝0。由于Input＝1，因此第五開關(guān)晶體管T5導(dǎo)通，導(dǎo)通的第五開關(guān)晶體管T5將信號輸入端Input與第一節(jié)點P1導(dǎo)通，此時由于Input＝1，因此第一節(jié)點P1的電位被拉高，從而使得第一開關(guān)晶體管T1和第二開關(guān)晶體管T2導(dǎo)通；導(dǎo)通的第一開關(guān)晶體管T1將第一時鐘信號端CLK1與輸出端Out1導(dǎo)通，此時CLK1＝0～1，如圖3所示，第一時鐘信號端CLK1的信號在t1階段的前三分之二階段為低電平，后三分之一階段為高電平，因此輸出端Out1在t1階段的后三分之一階段開始輸出高電平；導(dǎo)通的第二開關(guān)晶體管T2將第二時鐘信號端CLK2與輸出端Out2導(dǎo)通，此階段CLK2＝0，因此輸出端Out2輸出低電平。另外，由于第一節(jié)點P1的電位被拉高，因此第十一、第十二、第十五、第十六開關(guān)晶體管均導(dǎo)通；導(dǎo)通的而第一十開關(guān)晶體管T11將第十開關(guān)晶體管T10的柵極的電位拉低；導(dǎo)通的第十二開關(guān)晶體管T12將第三節(jié)點P3的電位拉低；導(dǎo)通的第十五開關(guān)晶體管T15將第十四開關(guān)晶體管T14的柵極的電位拉低；導(dǎo)通的第十六開關(guān)晶體管T16將第二節(jié)點P2的電位拉低。

在t2階段，Input＝0，CLK1＝1～0，CLK2＝1，Reset＝0，Vref1＝1，Vref2＝0。此階段由于Input＝0，因此第五開關(guān)晶體管T5截止，第一節(jié)點P1保持上一階段的高電位，同時由于第一電容C1和第二電容C2的自舉作用，使得第一節(jié)點P1的電位進一步升高，第一開關(guān)晶體管T1和第二開關(guān)晶體管T2繼續(xù)導(dǎo)通；導(dǎo)通的第一開關(guān)晶體管T1將第一時鐘信號端CLK1與輸出端Out1導(dǎo)通，此時CLK1＝1～0，如圖3所示，第一時鐘信號端CLK1的信號在t2階段的前三分之二階段為高電平，后三分之一階段為低電平，因此輸出端Out1在t2階段的前三分之二階段輸出高電平，后三分之一階段輸出低電平；導(dǎo)通的第二開關(guān)晶體管T2將第二時鐘信號端CLK2與輸出端Out2導(dǎo)通，此階段CLK2＝1，因此輸出端Out2輸出高電平。另外，第十一、第十二、第十五、第十六開關(guān)晶體管保持上一階段的導(dǎo)通狀態(tài)。

在t3階段，Input＝0，CLK1＝0～1，CLK2＝0，Reset＝1，Vref1＝1，Vref2＝0。由于Reset＝1，因此第八開關(guān)晶體管T8導(dǎo)通，導(dǎo)通的第八開關(guān)晶體管T8將低電平信號端VSS與第一節(jié)點P1導(dǎo)通，進而拉低第一節(jié)點P1的電位，從而使得第一開關(guān)晶體管T1和第二開關(guān)晶體管T2截止。此階段第九開關(guān)晶體管T9在第一參考信號端Vref1的控制下導(dǎo)通，進而通過第一參考信號端Vref1的信號拉高第十開關(guān)晶體管T10的柵極電位，使得第十開關(guān)晶體管T10導(dǎo)通；導(dǎo)通的第十開關(guān)晶體管T10將第三節(jié)點P3的電位拉高，從而使得第七開關(guān)晶體管T7和第四開關(guān)晶體管T4導(dǎo)通；導(dǎo)通的第四開關(guān)晶體管T4將低電平信號端VSS與輸出端Out1導(dǎo)通，對輸出端Out1降噪；導(dǎo)通的第七開關(guān)晶體管T7將低電平信號端VSS與第一節(jié)點P1導(dǎo)通，對第一節(jié)點P1降噪。

接下來移位寄存器保持t3階段的輸出狀態(tài)，直到下一幀到來，信號輸入端Input輸入高電平開啟信號，移位寄存器將重復(fù)上述3個工作階段。

需要說明的是，初始化信號端STV可以在每一幀開始前輸入初始化信號，從而使得第十七開關(guān)晶體管T17導(dǎo)通，導(dǎo)通的第十七開關(guān)晶體管T17將低電平信號端VSS與第一節(jié)點P1導(dǎo)通，進而對第一節(jié)點P1初始化，清除上一幀的殘余電荷；而第一參考信號端Vref1和第二參考信號端Vref2的信號高低電平相反，可以每2s互換一次，從而控制相應(yīng)的開關(guān)晶體管導(dǎo)通。

基于同一發(fā)明構(gòu)思，本發(fā)明實施例提供了一種柵極驅(qū)動電路，包括級聯(lián)的多個本發(fā)明實施例提供的上述移位寄存器，除最后一級移位寄存器之外，其余每一級移位寄存器的第一輸出端均向與其相鄰的下一級移位寄存器的信號輸入端輸入觸發(fā)信號，且第一輸出端和第二輸出端分別向與其相連的柵線輸入柵掃描信號；相鄰的三個移位寄存器中，第三個移位寄存器的第二輸出端向第一個移位寄存器的復(fù)位信號端輸入復(fù)位信號。

具體地，為了方便說明，圖4中僅示出了四個移位寄存器，分別為第N級移位寄存器GOAN、第N+1級移位寄存器GOAN+1、第N+2級移位寄存器GOAN+2、第N+3級移位寄存器GOAN+3。其中，除最后一級移位寄存器外，其余每級移位寄存器的掃描信號輸出端Out1不僅向與其連接的柵線輸出柵開啟信號，還向與其相鄰的下一級移位寄存器的信號輸入端Input輸入觸發(fā)信號；相鄰的三個移位寄存器中，第三個移位寄存器的第二輸出端Out2向第一個移位寄存器的復(fù)位信號端Reset輸入復(fù)位信號。

基于同一發(fā)明構(gòu)思，本發(fā)明實施例提供了一種顯示面板，包括本發(fā)明實施例提供的上述柵極驅(qū)動電路。該顯示面板可以應(yīng)用于手機、平板電腦、電視機、顯示器、筆記本電腦、數(shù)碼相框、導(dǎo)航儀等任何具有顯示功能的產(chǎn)品或部件。由于該顯示面板解決問題的原理與柵極驅(qū)動電路相似，因此該顯示面板的實施可以參見上述柵極驅(qū)動電路的實施，重復(fù)之處不再贅述。

本發(fā)明實施例提供了一種移位寄存器、柵極驅(qū)動電路及顯示面板，該移位寄存器包括：上拉模塊、下拉模塊、復(fù)位模塊、第一控制模塊、第二控制模塊和輸出模塊；其中，

上拉模塊的控制端和輸入端均與信號輸入端相連，輸出端與第一節(jié)點相連；上拉模塊用于在信號輸入端的控制下，通過信號輸入端輸入的信號拉高第一節(jié)點的電位；

下拉模塊的第一控制端與第二節(jié)點相連，第二控制端與第三節(jié)點相連，輸入端與低電平信號端相連，輸出端與第一節(jié)點相連；下拉模塊用于在第二節(jié)點或第三節(jié)點的控制下，通過低電平信號端的信號拉低第一節(jié)點的電位；

復(fù)位模塊的控制端與復(fù)位信號端相連，輸入端與低電平信號端相連，輸出端與第一節(jié)點相連；復(fù)位模塊用于在復(fù)位信號端的控制下，通過低電平信號端的信號拉低第一節(jié)點的電位；

第一控制模塊的第一控制端與第一節(jié)點相連，第二控制端和第一輸入端與第一參考信號端相連，第二輸入端與低電平信號端相連，輸出端與第三節(jié)點相連；第一控制模塊用于在第一節(jié)點的控制下，通過低電平信號端的信號拉低第三節(jié)點的電位；在第一參考信號端的控制下，通過第一參考信號端的信號拉高第三節(jié)點的電位；

第二控制模塊的第一控制端與第一節(jié)點相連，第二控制端和第一輸入端與第二參考信號端相連，第二輸入端與低電平信號端相連，輸出端與第二節(jié)點相連；第二控制模塊用于在第一節(jié)點的控制下，通過低電平信號端的信號拉低第二節(jié)點的電位；在第二參考信號端的控制下，通過二參考信號端的信號拉高第二節(jié)點的電位；

輸出模塊的第一控制端與第一節(jié)點相連，第二控制端與第二節(jié)點相連，第三控制端與第三節(jié)點相連，第一輸入端與第一時鐘信號端相連，第二輸入端與第二時鐘信號端相連，第三輸入端與低電平信號端相連，第一輸出端和第二輸出端分別與相鄰的兩條柵線相連；輸出模塊用于在第一節(jié)點的控制下，將第一時鐘信號端的信號和第二時鐘信號端的信號，通過第一輸出端和第二輸出端分別輸出到相鄰的兩條柵線；在第二節(jié)點或第三節(jié)點的控制下，通過低電平信號端的信號拉低第一輸出端的電位。

具體地，本發(fā)明實施例提供的上述移位寄存器通過上拉模塊、下拉模塊、復(fù)位模塊、第一控制模塊、第二控制模塊和輸出模塊可以實現(xiàn)掃描信號的正常輸出；且本發(fā)明的移位寄存器的輸出模塊具有兩個輸出端，分別連接相鄰的兩條柵線，因此本發(fā)明的一個移位寄存器可以對應(yīng)兩條柵線，進而可以實現(xiàn)通過一個移位寄存器向相鄰的兩條柵線輸入掃描信號；相對于現(xiàn)有技術(shù)中一個移位寄存器對應(yīng)一條柵線，本發(fā)明可以將移位寄存器的數(shù)量減半，從而減小了柵極驅(qū)動電路在顯示面板上占用的面積，節(jié)省制作成本且有利于實現(xiàn)顯示面板的窄邊框設(shè)計。

顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。