本發(fā)明涉及顯示技術，尤其涉及移位寄存器單元及其驅動方法、柵極驅動電路及顯示裝置。

背景技術：

在顯示裝置中使用多個像素單元進行顯示，像素單元包括像素電路。

圖1是傳統(tǒng)的像素電路的示意性的電路圖。圖1示出了多個具有相同結構的像素電路P11、P12、P21、P22。以像素電路P11為例，像素電路P11中包括晶體管T11，該晶體管T11在來自柵極線G1的信號的控制下，連接或者斷開數據線D1和存儲單元C11。

圖2是傳統(tǒng)的像素電路的信號波形的示意圖。如圖2所示，縱軸V表示施加到晶體管T11的柵極的信號的電壓幅度，橫軸T表示時間，其中VGH表示使得晶體管T11導通的高電平，VGL表示使得晶體管T11截止的低電平。在顯示裝置顯示圖像期間，晶體管T11在導通和截止狀態(tài)之間切換，并且該晶體管T11長時間(約99％的時間)處于截止狀態(tài)。長時間處于截止狀態(tài)會使得晶體管T11的閾值電壓負向偏移，嚴重時會損壞晶體管T11，使得像素電路P11不能正常工作。

像素電路以及用于驅動像素電路的移位寄存器單元存在改進空間。

技術實現要素：

本發(fā)明的實施例提供了移位寄存器單元及其驅動方法、柵極驅動電路及顯示裝置。

根據第一個方面，本發(fā)明的實施例提供了一種移位寄存器單元，包括：輸入模塊，復位模塊，多個輸出模塊，多個下拉模塊以及多個下拉控制模塊。其中，輸入模塊與輸出模塊連接，并且被配置為接收輸入信號并將接收的輸入信號輸出至多個輸出模塊。復位模塊被配置為根據復位信號對輸出模塊進行復位。輸出模塊被配置為根據輸入信號和時鐘信號，輸出輸出信號。下拉模塊與輸出模塊的輸出端連接，并且被配置為對于輸出模塊的輸出端進行下拉。下拉控制模塊與下拉模塊連接，并且被配置為控制下拉模塊。其中，移位寄存器單元被配置為：在第一時間段內，多個輸出模塊的輸出信號全部有效。在第二時間段內，多個輸出模塊的輸出信號中的至少一個無效，并且第二時間段包括第一子時間段和第二子時間段，多個輸出模塊的輸出信號中的至少一個在第一子時間段的狀態(tài)與在第二子時間段的狀態(tài)相反。

在本發(fā)明的實施例中，每一幀畫面的時間段都包括第一時間段和第二時間段。幀畫面包括第一幀畫面和第二幀畫面。多個輸出模塊包括第一輸出模塊和第二輸出模塊。在第一幀畫面的第二時間段內，第一輸出模塊輸出的信號無效，第二輸出模塊輸出的信號有效。在第二幀畫面的第二時間段內，第二輸出模塊輸出的信號無效，第一輸出模塊輸出的信號有效。

在本發(fā)明的實施例中，多個下拉模塊包括第一下拉模塊和第二下拉模塊。多個下拉控制模塊包括第一下拉控制模塊和第二下拉控制模塊。輸入模塊與輸出模塊連接的連接點是上拉點。第一下拉控制模塊與第一下拉模塊連接的連接點是第一下拉點。第二下拉控制模塊與第二下拉模塊連接的連接點是第二下拉點。第一輸出模塊與上拉點以及第一時鐘端連接，第一輸出模塊包括第一輸出端。第一下拉模塊與第一下拉點、第一電壓端、第五電壓端、上拉點以及第一輸出端連接。第一下拉控制模塊與輸入信號端、上拉點、第三電壓端、第一輸出端、第五電壓端、以及第一下拉點連接。第二輸出模塊與上拉點以及第二時鐘端連接，第二輸出模塊包括第二輸出端。第二下拉模塊與第二下拉點、第一電壓端、第五電壓端、上拉點以及第二輸出端連接。第二下拉控制模塊與輸入信號端、上拉點、第四電壓端、第二輸出端、第五電壓端、以及第二下拉點連接。

在本發(fā)明的實施例中，多個下拉模塊包括第一下拉模塊和第二下拉模塊。多個下拉控制模塊包括第一下拉控制模塊和第二下拉控制模塊。輸入模塊與輸出模塊連接的連接點是上拉點。第一下拉控制模塊與第一下拉模塊連接的連接點是第一下拉點。第二下拉控制模塊與第二下拉模塊連接的連接點是第二下拉點。第一輸出模塊與上拉點以及第一時鐘端連接，第一輸出模塊包括第一輸出端。第一下拉模塊與第一下拉點、第二下拉點、第一電壓端、第五電壓端、上拉點以及第一輸出端連接。第一下拉控制模塊與上拉點、第三電壓端、第五電壓端、以及第一下拉點連接。第二輸出模塊與上拉點以及第二時鐘端連接，第二輸出模塊包括第二輸出端。第二下拉模塊與第二下拉點、第一下拉點、第二電壓端、第五電壓端、上拉點以及第二輸出端連接。第二下拉控制模塊與上拉點、第四電壓端、第五電壓端、以及第二下拉點連接。

在本發(fā)明的實施例中，輸入模塊包括第一晶體管。第一晶體管的控制極和第一極與輸入信號端連接，第二極與上拉點連接。復位模塊包括第二晶體管。第二晶體管的控制極與復位信號端連接，第一極與第五電壓端連接，第二極與上拉點連接。

在本發(fā)明的實施例中，第一輸出模塊包括第三晶體管，第一電容。第三晶體管的控制極與上拉點連接，第一極與第一時鐘端連接，第二極與多個下拉模塊中的一個連接。第一電容連接在第三晶體管的控制極與第二極之間。第三晶體管的第二極與第一電容的連接點是第一輸出端。第二輸出模塊包括第四晶體管，第二電容。第四晶體管的控制極與上拉點連接，第一極與第二時鐘端連接，第二極與多個下拉模塊中的一個連接。第二電容連接在第四晶體管的控制極與第二極之間。第四晶體管的第二極與第二電容連接的連接點是第二輸出端。

在本發(fā)明的實施例中，還包括：級聯(lián)模塊，級聯(lián)下拉模塊以及級聯(lián)下拉控制模塊。級聯(lián)模塊被配置為輸出級聯(lián)信號，級聯(lián)信號被用于其它移位寄存器單元的輸入信號和復位信號中的至少一個。級聯(lián)下拉模塊與級聯(lián)模塊的輸出端連接，并且被配置為對于級聯(lián)模塊的輸出端進行下拉。級聯(lián)下拉控制模塊與級聯(lián)下拉模塊連接，并且被配置為控制級聯(lián)下拉模塊。輸入模塊與輸出模塊連接的連接點是上拉點。級聯(lián)模塊包括：第五晶體管。第五晶體管的控制極與上拉點連接，第一極與第三時鐘端連接，第二極是第三輸出端，并且與級聯(lián)下拉模塊連接。級聯(lián)下拉模塊包括：第六晶體管，第七晶體管。第六晶體管的控制極與級聯(lián)下拉控制模塊連接，第一極與第五電壓端連接，第二極與第三輸出端連接。第七晶體管控制極與級聯(lián)下拉控制模塊連接，第一極與第五電壓端連接，第二極與第三輸出端連接。級聯(lián)下拉控制模塊復用多個下拉控制模塊。第六晶體管的控制極與第一下拉控制模塊連接。第七晶體管的控制極與第二下拉控制模塊連接。

在本發(fā)明的實施例中，第一下拉模塊包括：第八晶體管，第九晶體管。第八晶體管的控制極與第一下拉點連接，第一極與第五電壓端連接，第二極與上拉點連接。第九晶體管的控制極與第一下拉點連接，第一極與第一電壓端連接，第二極與第一輸出端連接。第二下拉模塊包括：第十晶體管，第十一晶體管。第十晶體管的控制極與第二下拉點連接，第一極與第五電壓端連接，第二極與上拉點連接。第十一晶體管的控制極與第二下拉點連接，第一極與第一電壓端連接，第二極與第二輸出端連接。

在本發(fā)明的實施例中，第一下拉控制模塊包括：第十二晶體管，第十三晶體管，第十四晶體管，第十五晶體管。第十二晶體管的控制極和第一極與第三電壓端連接，第二極與第一下拉點連接。第十三晶體管的控制極與上拉點連接，第一極與第五電壓端連接，第二極與第一下拉點連接。第十四晶體管的控制極與輸入信號端連接，第一極與第五電壓端連接，第二極與第一下拉點連接。第十五晶體管的控制極與第一輸出端連接，第一極與第五電壓端連接，第二極與第一下拉點連接。第二下拉控制模塊包括：第十六晶體管，第十七晶體管，第十八晶體管，第十九晶體管。第十六晶體管的控制極和第一極與第四電壓端連接，第二極與第二下拉點連接。第十七晶體管的控制極與上拉點連接，第一極與第五電壓端連接，第二極與第二下拉點連接。第十八晶體管的控制極與輸入信號端連接，第一極與第五電壓端接，第二極與第二下拉點連接。第十九晶體管的控制極與第二輸出端連接，第一極與第五電壓端連接，第二極與第二下拉點連接。

在本發(fā)明的實施例中，第一下拉模塊包括：第八晶體管，第九晶體管，第十晶體管。第八晶體管的控制極與第一下拉點連接，第一極與第五電壓端連接，第二極與上拉點連接。第九晶體管的控制極與第一下拉點連接，第一極與第一電壓端連接，第二極與第一輸出端連接。第十晶體管的控制極與第二下拉點連接，第一極與第一電壓端連接，第二極與第一輸出端連接。第二下拉模塊包括：第十一晶體管，第十二晶體管，第十三晶體管。第十一晶體管的控制極與第二下拉點連接，第一極與第五電壓端連接，第二極與上拉點連接。第十二晶體管的控制極與第一下拉點連接，第一極與第二電壓端連接，第二極與第二輸出端連接。第十三晶體管的控制極與第二下拉點連接，第一極與第二電壓端連接，第二極與第二輸出端連接。

在本發(fā)明的實施例中，第一下拉控制模塊包括：第十四晶體管，第十五晶體管，第十六晶體管，第十七晶體管。第十四晶體管的控制極和第一極與第三電壓端連接，第二極與第十五晶體管的控制極連接。第十四晶體管的第二極與第十五晶體管的控制極連接的連接點是第一下拉控制點。第十五晶體管的控制極與第十四晶體管的第二極連接，第一極與第三電壓端連接，第二極與第一下拉點連接。第十六晶體管的控制極與上拉點連接，第一極與第五電壓端連接，第二極與第一下拉控制點連接。第十七晶體管的控制極與上拉點連接，第一極與第五電壓端連接，第二極與第一下拉點連接。第二下拉控制模塊包括：第十八晶體管，第十九晶體管，第二十晶體管，第二十一晶體管。第十八晶體管的控制極和第一極與第四電壓端連接，第二極與第十九晶體管的控制極連接。第十八晶體管的第二極與第十九晶體管的控制極連接的連接點是第二下拉控制點。第十九晶體管的控制極與第十八晶體管的第二極連接，第一極與第四電壓端連接，第二極與第二下拉點連接。第二十晶體管的控制極與上拉點連接，第一極與第五電壓端連接，第二極與第二下拉控制點連接。第二十一晶體管的控制極與上拉點連接，第一極與第五電壓端連接，第二極與第二下拉點連接。

根據第二個方面，本發(fā)明的實施例提供一種移位寄存器單元的驅動方法，用于上述任一項的移位寄存器單元，輸入模塊與輸出模塊連接的連接點是上拉點，所述驅動方法包括：在第一時間段內，上拉點的電壓有效，多個輸出模塊的時鐘信號有效，使得多個輸出模塊的輸出有效；在第二時間段內，至少一個輸出模塊的輸出端被下拉模塊下拉至無效電壓，使得至少一個輸出模塊的輸出無效，并且第二時間段包括第一子時間段和第二子時間段，多個輸出模塊的輸出中的至少一個在第一子時間段的狀態(tài)與在第二子時間段的狀態(tài)相反。

在本發(fā)明的實施例中，每一幀畫面的時間段都包括第一時間段和第二時間段。在第一幀畫面的第二時間段內，第一輸出模塊的輸出被下拉模塊下拉至無效電壓，所述第二輸出模塊輸出的信號有效；在第二幀畫面的第二時間段內，第二輸出模塊的輸出被下拉模塊下拉至無效電壓，所述第一輸出模塊輸出的信號有效。

根據第三個方面，本發(fā)明的實施例提供一種柵極驅動電路，包括：多個級聯(lián)的上述任一項的移位寄存器單元。

根據第四個方面，本發(fā)明的實施例提供一種顯示裝置，包括上述的柵極驅動電路。

根據本發(fā)明的實施例的移位寄存器單元及其驅動方法、柵極驅動電路及顯示裝置，像素電路中的晶體管可以在導通和截止狀態(tài)之間切換，延長晶體管的使用壽命。

附圖說明

為了更清楚地說明本發(fā)明的實施例的技術方案，下面將對實施例的附圖進行簡要說明，應當知道，以下描述的附圖僅僅涉及本發(fā)明的一些實施例，而非對本發(fā)明的限制，其中：

圖1是傳統(tǒng)的像素電路的示意性的電路圖；

圖2是傳統(tǒng)的像素電路的信號波形的示意圖；

圖3是本發(fā)明的實施例提供的像素電路的一個示意性的電路圖；

圖4是用于驅動圖3所示的像素電路的信號的一個波形圖；

圖5是本發(fā)明的實施例提供的移位寄存器單元的框圖；

圖6是圖5所示的移位寄存器單元的驅動方法的流程圖；

圖7是圖5所示的移位寄存器單元的一部分的一個更詳細的框圖；

圖8是圖5所示的移位寄存器單元的一個示意性的電路圖；

圖9是圖8所示的電路的信號時序圖；

圖10是圖5所示的移位寄存器單元的一部分的另一個更詳細的框圖；

圖11是圖5所示的移位寄存器單元的另一個示意性的電路圖；

圖12是圖11所示的電路的信號時序圖；

圖13是本發(fā)明的實施例提供的柵極驅動電路的示意性的框圖；

圖14是本發(fā)明的實施例提供的柵極驅動電路的電連接關系的示意圖。

圖15是圖14所示的電路的信號時序圖。

具體實施方式

為了使本發(fā)明的實施例的技術方案和優(yōu)點更加清楚，下面將結合附圖，對本發(fā)明的實施例的技術方案進行清楚、完整的描述。顯然，所描述的實施例是本發(fā)明的一部分實施例，而不是全部的實施例。基于所描述的本發(fā)明的實施例，本領域技術人員在無需創(chuàng)造性勞動的前提下所獲得的所有其他實施例，也都屬于本發(fā)明保護的范圍。

本發(fā)明的實施例提供了一種像素電路。像素電路包括存儲模塊，以及多個晶體管。存儲模塊可以包括電容。多個晶體管串聯(lián)在連接到像素電路的數據線和存儲模塊之間。多個晶體管的控制極分別與多條掃描線連接。晶體管根據掃描線上的掃描信號，使得：在第一時間段內，多個晶體管全部導通；在第二時間段內，多個晶體管中的至少一個截止，并且第二時間段包括第一子時間段和第二子時間段，多個晶體管中的至少一個在第一子時間段的狀態(tài)與在第二子時間段的狀態(tài)相反(即，在導通和截止之間切換)。

本發(fā)明的實施例還提供了一種像素電路的驅動方法，用于驅動上述的像素電路。像素電路的驅動方法包括如下步驟：在第一時間段內，向多個晶體管提供有效的掃描信號，以使得多個晶體管全部導通。在第二時間段內，向多個晶體管中的至少一個提供無效的掃描信號，以使得多個晶體管中的至少一個截止，并且第二時間段包括第一子時間段和第二子時間段，多個掃描信號中的至少一個在第一子時間段的狀態(tài)與在第二子時間段的狀態(tài)相反(即，在有效和無效之間切換)，使得在第二時間段中，多個晶體管中的至少一個的狀態(tài)可以在導通和截止之間切換。

根據本發(fā)明的實施例，像素電路中的晶體管可以在導通和截止狀態(tài)之間切換。這樣，可以通過控制第一子時間段和第二子時間段的長度，避免晶體管長時間處于截止狀態(tài)，進而可以延長晶體管的使用壽命。

圖3是本發(fā)明的實施例提供的像素電路的一個示意性的電路圖。圖4是用于驅動圖3所示的像素電路的信號的一個波形圖。

如圖3所示，在本發(fā)明的實施例中，以像素P’11為例，多個晶體管可以包括第一晶體管T11a、第二晶體管T11b。第一晶體管T11a、第二晶體管T11b串聯(lián)在數據線D1和存儲模塊C11之間。第一晶體管T11a、第二晶體管T11b的控制極分別與掃描線G1a、G1b連接。

如圖4所示，在本發(fā)明的實施例中，幀畫面可以包括第一幀畫面和第二幀畫面。多個輸出模塊包括第一輸出模塊和第二輸出模塊。在第一幀畫面的第二時間段內，第一輸出模塊輸出的信號無效，第二輸出模塊輸出的信號有效。在第二幀畫面的第二時間段內，第二輸出模塊輸出的信號無效，第一輸出模塊輸出的信號有效。

具體而言，在每一幀的第一時間段Ti1內，向第一晶體管T11a、第二晶體管T11b提供有效的掃描信號，使得第一晶體管T11a、第二晶體管T11b導通，以連接數據線D1和存儲模塊C11。

其中，在第一幀F1的第二時間段Ti2內，由第一掃描線G1a向第一晶體管T11a提供無效的掃描信號，由第二掃描線G1b向第二晶體管T11b提供有效的掃描信號，以使得第一晶體管T11a截止，第二晶體管T11b導通，以斷開數據線D1和存儲模塊C11。在第二幀F2的第二時間段Ti2內，向第二晶體管T11b提供無效的掃描信號，向第一晶體管T11a提供有效的掃描信號，以使得第二晶體管T11b截止，第一晶體管T11a導通，以斷開數據線D1和存儲模塊C11。應當理解的是，有效電平是指能使得晶體管導通的電平，無效電平是指能使得晶體管截止的電平。圖4中，以晶體管是N型晶體管，有效電平是高電平為例進行了說明，在采用P型晶體管時，有效電平可以是低電平。

如圖4所示，以第一幀F1的第二時間段Ti2僅僅包括第一子時間段Ti21，第二幀F2的第二時間段Ti2僅僅包括第二子時間段Ti22為例進行了說明，這樣的方案有利于簡化控制過程。但是，應當理解，同一幀中的第二時間段Ti2也可以同時包括第一子時間段Ti21和第二子時間段Ti22。即，在同一幀的第二時間段Ti2內，第一晶體管T11a，第二晶體管T11b中的至少一個的狀態(tài)也可以發(fā)生切換。

在本發(fā)明的實施例中，第一晶體管T11a，第二晶體管T11b都可以在導通和截止狀態(tài)之間切換，而不會長時間處于一種狀態(tài)之中，這能夠延長晶體管的使用壽命。

本發(fā)明的實施例還提供了一種移位寄存器單元，用于提供上述的像素電路的驅動信號。

圖5是本發(fā)明的實施例提供的移位寄存器單元的框圖。如圖5所示，移位寄存器單元1包括：輸入模塊2，復位模塊3，多個輸出模塊4a、4b……，多個下拉模塊5a、5b……，多個下拉控制模塊6a、6b……。輸入模塊2的輸出端與輸出模塊連接，并且被配置為接收輸入信號并將接收的輸入信號輸出至輸出模塊。復位模塊3被配置為根據復位信號對輸出模塊進行復位。多個輸出模塊4a、4b……被配置為根據輸入信號和時鐘信號，輸出多個輸出信號。多個下拉模塊5a、5b……與多個輸出模塊4a、4b……的輸出端連接，并且被配置為對于多個輸出模塊4a、4b……的輸出端進行下拉。多個下拉控制模塊6a、6b……與多個下拉模塊5a、5b……連接，并且被配置為控制多個下拉模塊5a、5b……。其中，在第一時間段內，多個輸出模塊4a、4b……輸出的信號全部有效。在第二時間段內，多個輸出模塊4a、4b……輸出的信號中的至少一個無效，并且所述第二時間段包括第一子時間段和第二子時間段，所述多個輸出模塊的輸出信號中的至少一個在第一子時間段的狀態(tài)與在第二子時間段的狀態(tài)相反。每一幀圖像的顯示時間段都包括第一時間段和第二時間段。

此外，在需要級聯(lián)使用移位寄存器單元以形成柵極驅動電路時，移位寄存器單元還可以包括級聯(lián)模塊7，級聯(lián)下拉模塊8以及級聯(lián)下拉控制模塊9。

級聯(lián)模塊7被配置為輸出級聯(lián)信號，級聯(lián)信號被用于其它移位寄存器單元的輸入信號和復位信號中的至少一個。級聯(lián)下拉模塊8與級聯(lián)模塊7的輸出端連接，并且被配置為對于級聯(lián)模塊7的輸出端進行下拉。級聯(lián)下拉控制模塊9與級聯(lián)下拉模塊8連接，并且被配置為控制級聯(lián)下拉模塊8。

圖6是圖5所示的移位寄存器單元的驅動方法的流程圖。為了便于說明，將輸入模塊2與輸出模塊連接的連接點稱為上拉點。驅動方法開始于步驟S601，在步驟S601中，在第一時間段內，上拉點的電壓有效，多個輸出模塊4a、4b……的時鐘信號有效，使得多個輸出模塊4a、4b……的輸出有效。之后，在步驟S602中，在第二時間段內，至少一個輸出模塊的輸出端被下拉模塊下拉至無效電壓，使得至少一個輸出模塊的輸出無效。

上述的移位寄存器單元可以輸出多個控制信號，使得多個晶體管可以在導通和截止狀態(tài)之間切換，能夠延長晶體管的使用壽命。

進一步的，在本發(fā)明的實施例中，幀畫面可以包括第一幀畫面和第二幀畫面。多個輸出模塊4a、4b……可以包括第一輸出模塊4a和第二輸出模塊4b。在第一幀畫面的第二時間段內，第一輸出模塊4a的輸出被下拉模塊5a下拉至無效電壓，第一輸出模塊4a輸出的信號無效，第二輸出模塊4b輸出的信號有效。在第二幀畫面的第二時間段內，第二輸出模塊4b的輸出被下拉模塊5b下拉至無效電壓，第二輸出模塊4b輸出的信號無效，第一輸出模塊4a輸出的信號有效。

圖7是圖5所示的移位寄存器單元的一部分的一個更詳細的框圖。如圖7所示，在本發(fā)明的實施例中，多個下拉模塊包括第一下拉模塊5a和第二下拉模塊5b。多個下拉控制模塊包括第一下拉控制模塊6a和第二下拉控制模塊6b。輸入模塊2與輸出模塊連接的連接點是上拉點PU。第一下拉控制模塊6a與第一下拉模塊5a連接的連接點是第一下拉點PD_A。第二下拉控制模塊6b與第二下拉模塊5b連接的連接點是第二下拉點PD_B。第一輸出模塊4a與上拉點PU以及第一時鐘端CLKA連接，第一輸出模塊4a包括第一輸出端OUTA。第一下拉模塊5a與第一下拉點PD_A、第一電壓端V1(VGL)、第五電壓端V5(LVGL)、上拉點PU以及第一輸出端OUTA連接。第一下拉控制模塊6a與輸入信號端IP、上拉點PU、第三電壓端V3、第一輸出端OUTA、第五電壓端V5、以及第一下拉點PD_A連接。第二輸出模塊4b與上拉點PU以及第二時鐘端CLKB連接，第二輸出模塊4b包括第二輸出端OUTB。第二下拉模塊5b與第二下拉點PD_B、第一電壓端V1、第五電壓端V5、上拉點PU以及第二輸出端OUTB連接。第二下拉控制模塊6b與輸入信號端IP、上拉點PU、第四電壓端V4、第二輸出端OUTB、第五電壓端V5、以及第二下拉點PD_B連接。

圖8是圖5所示的移位寄存器單元的一個示意性的電路圖。如圖8所示，輸入模塊2包括第一晶體管T1。復位模塊3包括第二晶體管T2。第一輸出模塊4a包括第三晶體管T3，第一電容C1。第二輸出模塊4b包括第四晶體管T4，第二電容C2。級聯(lián)模塊7包括：第五晶體管T5。級聯(lián)下拉模塊8包括：第六晶體管T6，第七晶體管T7。級聯(lián)下拉控制模塊9復用第一下拉控制模塊6a，第二下拉控制模塊6b。第一下拉模塊5a包括：第八晶體管T8，第九晶體管T9。第二下拉模塊5b包括：第十晶體管T10，第十一晶體管T11。第一下拉控制模塊6a包括：第十二晶體管T12，第十三晶體管T13，第十四晶體管T14，第十五晶體管T15。第二下拉控制模塊6b包括：第十六晶體管T16，第十七晶體管T17，第十八晶體管T18，第十九晶體管T19。

在本發(fā)明的實施例中，還設置了總復位模塊，接收總復位信號以對于移位寄存器單元進行復位。總復位模塊包括：第二十晶體管T20?？倧臀荒K可以保證多個移位寄存器單元之間的復位過程的同步，這在柵極驅動電路中尤為有利。

在輸入模塊2中，第一晶體管T1的控制極和第一極與輸入信號端IP連接，第二極與第二晶體管T2的第二極連接。第一晶體管T1的第二極與第二晶體管T2的第二極連接的連接點是上拉點PU。

在復位模塊3中，第二晶體管T2的控制極與復位信號端RST連接，第一極與第五電壓端V5連接，第二極與第一晶體管T1的第二極連接。

在第一輸出模塊4a中，第三晶體管T3的控制極與上拉點PU連接，第一極與第一時鐘端CLKA連接，第二極與第九晶體管T9的第二極連接。第一電容C1連接在第三晶體管T3的控制極與第二極之間。第三晶體管T3的第二極與第一電容C1的連接點是第一輸出端OUTA。

在第二輸出模塊4b中，第四晶體管T4的控制極與上拉點PU連接，第一極與第二時鐘端CLKB連接，第二極與第十一晶體管T11的第二極連接。第二電容C2連接在第四晶體管T4的控制極與第二極之間。第四晶體管T4的第二極與第二電容C2連接的連接點是第二輸出端OUTB。

在級聯(lián)模塊7中，第五晶體管T5的控制極與上拉點PU連接，第一極與第三時鐘端CLKC連接，第二極與第六晶體管T6的第二極連接。第五晶體管T5的第二極與第六晶體管T6的第二極連接的連接點是第三輸出端OUTC。

在級聯(lián)下拉模塊8中，第六晶體管T6的控制極與第一下拉點PD_A連接，第一極與第五電壓端V5連接，第二極與第三輸出端OUTC連接。第七晶體管T7的控制極與第二下拉點PD_B連接，第一極與第五電壓端V5連接，第二極與第三輸出端OUTC連接。在第一下拉模塊5a中，第八晶體管T8的控制極與第十二晶體管T12的第二極連接，第一極與第五電壓端V5連接，第二極與上拉點PU連接。第八晶體管T8的控制極與第十二晶體管T12的第二極連接的連接點是第一下拉點PD_A。第九晶體管T9的控制極與第一下拉點PD_A連接，第一極與第一電壓端V1連接，第二極與第一輸出端OUTA連接。

在第二下拉模塊5b中，第十晶體管T10的控制極與第十六晶體管T16的第二極連接，第一極與第五電壓端V5連接，第二極與上拉點PU連接。第十晶體管T10的控制極與第十六晶體管T16的第二極連接的連接點是第二下拉點PD_B。第十一晶體管T11的控制極與第二下拉點PD_B連接，第一極與第一電壓端V1連接，第二極與第二輸出端OUTB連接。

在第一下拉模塊5a和第二下拉模塊5b中，第九晶體管T9的第一極以及第十一晶體管T11的第一極與第一電壓端V1連接，這可以簡化電路。應當理解，也可以是第九晶體管T9的第一極與第一電壓端V1連接，第十一晶體管T11的第一極與第二電壓端V2連接，并且向第一電壓端V1和第二電壓端V2施加相同的信號。

在第一下拉控制模塊6a中，第十二晶體管T12的控制極和第一極與第三電壓端V3連接，第二極與第一下拉點PD_A的控制極連接。第十三晶體管T13的控制極與上拉點PU連接，第一極與第五電壓端V5連接，第二極與第一下拉點PD_A連接。第十四晶體管T14的控制極與輸入信號端IP連接，第一極與第五電壓端V5連接，第二極與第一下拉點PD_A連接。第十五晶體管T15的控制極與第一輸出端OUTA連接，第一極與第五電壓端V5連接，第二極與第一下拉點PD_A連接。

在第二下拉控制模塊6b中，第十六晶體管T16的控制極和第一極與第四電壓端V4連接，第二極與第二下拉點PD_B連接。第十七晶體管T17的控制極與上拉點PU連接，第一極與第五電壓端V5連接，第二極與第二下拉點PD_B連接。第十八晶體管T18的控制極與輸入信號端IP連接，第一極與第五電壓端V5連接，第二極與第二下拉點PD_B連接。第十九晶體管T19的控制極與第二輸出端OUTB連接，第一極與第五電壓端V5連接，第二極與第二下拉點PD_B連接。

在總復位模塊中，第十五晶體管T15的控制極與總復位信號端TGOA_RST連接，第一極與五電壓端LVGL連接，第二端與上拉點PU連接。

圖9是圖8所示的電路的信號時序圖。在圖9中，以圖8中的晶體管均為N型晶體管為例，此時，有效信號為高電平，無效信號為低電平。

如圖9所示，首先對于第二幀中第二輸出端OUTB的波形進行說明。

在階段P1至階段P4，第一電壓端V1的電壓(大小可以以VGL表示)始終無效，第三電壓端V3的電壓始終無效，第四電壓端V4的電壓始終有效，第五電壓端V5的電壓(大小可以以LVGL表示)始終無效。圖中示出了，LVGL小于VGL的情況。應當理解，LVGL也可以等于VGL。

在階段P1中，輸入信號端IP的信號有效，第二時鐘端CLKB的信號無效，第四電壓端V4的信號有效，復位信號端RST的信號無效。

輸入信號端IP的有效信號使得第一晶體管T1導通，并且上拉點PU被施加有效電平。上拉點PU的有效電平使得第四晶體管T4導通，第二輸出端OUTB與第二時鐘端CLKB連接。因為第二時鐘端CLKB的信號無效，所以，第二輸出端OUTB也輸出無效的信號。

此外，上拉點PU的有效電平使得第十三晶體管T13和第十七晶體管T17導通，使得第二下拉點PD_B與第五電壓端V5連接。第二下拉點PD_B被施加無效電平，使得第十一晶體管T11截止。因此，上拉點PU的信號有效，第二下拉點PD_B的信號無效，第二輸出端OUTB的信號無效。

在階段P2中，輸入信號端IP的信號無效，第二時鐘端CLKB的信號有效，復位信號端RST的信號無效。

上拉點PU的信號維持有效，第四晶體管T4維持導通。第二時鐘端CLKB的有效信號使得第二輸出端OUTB輸出有效的信號。由于第一電容C1的自舉作用，上拉點PU的電平被進一步提高，能夠使得第二輸出端OUTB穩(wěn)定地輸出有效電平。

此外，上拉點PU的有效電平使得第十三晶體管T13和第十七晶體管T17導通，使得第二下拉點PD_B與第五電壓端V5連接。第二下拉點PD_B被施加無效電平，使得第十一晶體管T11截止。第四電壓端V4的有效信號使得第十六晶體管T16導通，因此，第二下拉點PD_B通過第十六晶體管T16連接到高電平，通過第十七晶體管T17連接到低電平。在本發(fā)明的實施例中，第十六晶體管T16和第十七晶體管T17的特征參數(例如，寬長比)被設置為使得第二下拉點PD_B保持低電平。

因此，上拉點PU的信號有效，第二下拉點PD_B的信號無效，第二輸出端OUTB的信號有效。

在階段P3中，輸入信號端IP的信號無效，第二時鐘端CLKB的信號無效。復位信號端RST的信號從無效切換到有效。

第二時鐘端CLKB1的信號無效使得第二輸出端OUTB1的信號無效。在復位信號端RST的信號有效時，第二晶體管T2導通，上拉點PU與第五電壓端V5導通，上拉點PU的電平切換到無效。上拉點PU的電平切換到無效后，此時第十七晶體管T17截止，第二下拉點PD_B與第五電壓端V5斷開，由于第四電壓端V4的電平有效，因此第二下拉點PD_B的電平切換為有效。

因此，上拉點PU的信號由有效切換為無效，第二下拉點PD_B的信號由無效切換為有效，第二輸出端OUTB的信號無效。

在階段P4中，輸入信號端IP的信號無效，第二時鐘端CLKB的信號在有效和無效之間切換，復位信號端RST的信號由有效切換為無效。

由于輸入信號端IP的信號維持無效，因此上拉點PU的電平維持無效。第四晶體管T4始終截止，第二輸出端OUTB輸出無效信號。此外，第四電壓端V4的信號維持有效，使得第二下拉點PD_B的信號維持有效。因此，第十一晶體管T11維持導通，對于第二輸出端OUTB維持下拉，進而維持了第二輸出端OUTB輸出的無效信號。

因此，上拉點PU的信號無效，第二輸出端OUTB的信號無效。

然后，對于第一輸出端OUTA的波形進行說明。在階段P1～階段P4中，第一時鐘端CLKA的信號始終有效。因此，只要在上拉點PU有效使得第三晶體管T3導通時，第一輸出端OUTA即輸出有效信號。此外，第一下拉點PD_A的電平始終無效，第九晶體管T9始終截止，不會對于第一輸出端OUTA的電壓進行下拉。因此，在上拉點PU的電平無效時，第一輸出端OUTA的電平也能保持有效。在階段P1～階段P4中，第一輸出端OUTA的電平始終有效。

最后，對于第三輸出端OUTC的波形進行說明。在階段P2，因為上拉點PU的電平有效，使第五晶體管T5導通，連接第三輸出端OUTC和第三時鐘端CLKC。第三時鐘端CLKC的信號有效，使得第三輸出端OUTC輸出有效的信號。在其它階段，不能同時實現上拉點PU的電平有效以及第三時鐘端CLKC的信號有效，第三輸出端OUTC輸出無效的信號。

在上述描述中，階段P2是第一時間段，階段P1、P3、P4是第二時間段。

在圖9中，第二幀中的第一時鐘端CLKA的信號與第一幀中的第二時鐘端CLKB的信號相同，第二幀中的第二時鐘端CLKB的信號與第一幀中的第一時鐘端CLKA的信號相同。第二幀中的第三電壓端V3的信號與第一幀中的第四電壓端V4的信號相同，第二幀中的第四電壓端V4的信號與第一幀中的第三電壓端V3的信號相同。這使得第一幀中的第一輸出端OUTA輸出的信號與第二幀中的第二輸出端OUTB輸出的信號相同，第一幀中的第二輸出端OUTB輸出的信號與第二幀中的第一輸出端OUTA輸出的信號相同。在第一幀的第二時間段以及第二幀的第二時間段中，第一輸出端OUTA輸出的信號的狀態(tài)在有效和無效之間切換，第二輸出端OUTB的輸出的信號的狀態(tài)也在有效和無效之間。

應當理解的是，第一幀和第二幀可以是交替出現的幀，也可以具有連續(xù)的多個第一幀，然后進入第二幀。

圖10是圖5所示的移位寄存器單元的一部分的另一個更詳細的框圖。如圖10所示，多個下拉模塊包括第一下拉模塊5a和第二下拉模塊5b。多個下拉控制模塊包括第一下拉控制模塊6a和第二下拉控制模塊6b。輸入模塊2與輸出模塊連接的連接點是上拉點PU。第一下拉控制模塊6a與第一下拉模塊5a連接的連接點是第一下拉點PD_A。第二下拉控制模塊6b與第二下拉模塊5b連接的連接點是第二下拉點PD_B。第一輸出模塊4a與上拉點PU以及第一時鐘端CLKA連接，第一輸出模塊4a包括第一輸出端OUTA。第一下拉模塊5a與第一下拉點PD_A、第二下拉點PD_B、第一電壓端V1、第五電壓端V5(大小可以以Vref表示)、上拉點PU以及第一輸出端OUTA連接。第一下拉控制模塊6a與上拉點PU、第三電壓端V3、第五電壓端V5、以及第一下拉點PD_A連接。第二輸出模塊4b與上拉點PU以及第二時鐘端CLKB連接，第二輸出模塊包括第二輸出端OUTB。第二下拉模塊5b與第二下拉點PD_B、第一下拉點PD_A、第二電壓端V2、第五電壓端V5、上拉點PU以及第二輸出端OUTB連接。第二下拉控制模塊6b與上拉點PU、第四電壓端V4、第五電壓端V5、以及第二下拉點PD_B連接。

圖11是圖5所示的移位寄存器單元的另一個示意性的電路圖。如圖11所示，輸入模塊2包括第一晶體管T1。復位模塊3包括第二晶體管T2。第一輸出模塊4a包括：第三晶體管T3，第一電容C1。第二輸出模塊4b包括：第四晶體管T4，第二電容C2。級聯(lián)模塊7包括：第五晶體管T5。級聯(lián)下拉模塊8包括：第六晶體管T6，第七晶體管T7。級聯(lián)下拉控制模塊9復用第一下拉控制模塊6a和第二下拉控制模塊6b。第一下拉模塊5a包括：第八晶體管T8，第九晶體管T9，第十晶體管T10。第二下拉模塊5b包括：第十一晶體管T11，第十二晶體管T12，第十三晶體管T13。第一下拉控制模塊6a包括：第十四晶體管T14，第十五晶體管T15，第十六晶體管T16，第十七晶體管T17。第二下拉控制模塊6b包括：第十八晶體管T18，第十九晶體管T19，第二十晶體管T20，第二十一晶體管T21。

在輸入模塊2中，第一晶體管T1的控制極和第一極與輸入信號端IP連接，第二極與第二晶體管T2的第二極連接。第一晶體管T1的第二極和第二晶體管T2的第二極的連接點是上拉點PU。

在復位模塊3中，第二晶體管T2的控制極與復位信號端連接，第一極與第五電壓端V5連接，第二極與第一晶體管T1的第二極連接。

在第一輸出模塊4a中，第三晶體管T3的控制極與上拉點PU連接，第一極與第一時鐘端CLKA連接，第二極與第九晶體管T9的第二極連接。第一電容C1連接在第三晶體管T3的控制極和第二極之間。第三晶體管T3的第二極與第一電容C1連接的連接點是第一輸出端OUTA。

在第二輸出模塊4b中，第四晶體管T4的控制極與上拉點PU連接，第一極與第二時鐘端CLKB連接，第二極與第二十晶體管T20的第二極連接。第二電容C2連接在第四晶體管T4的控制極和第二極之間。第四晶體管T4的第二極與第二電容C2連接的連接點是第二輸出端OUTB。在級聯(lián)模塊7中，第五晶體管T5的控制極與上拉點PU連接，第一極與第三時鐘端CLKC連接，第二極與第六晶體管T6的第二極連接。

在級聯(lián)下拉模塊8中，第六晶體管T6的控制極與第一下拉點PD_A連接，第一極與第五電壓端V5連接，第二極與第五晶體管T5的第二極連接。第六晶體管T6的第二極與第五晶體管T5的第二極連接的連接點是第三輸出端OUTC。第七晶體管T7的控制極與第二下拉點PD_B連接，第一極與第五電壓端V5連接，第二極與第三輸出端OUTC連接。

在第一下拉模塊5a中，第八晶體管T8的控制極與第十五晶體管T15的第二極連接，第一極與第五電壓端V5連接，第二極與上拉點PU連接。第八晶體管T8的控制極與第十五晶體管T15的連接點是第一下拉點PD_A。第九晶體管T9的控制極與第一下拉點PD_A連接，第一極與第一電壓端V1連接，第二極與第一輸出端OUTA連接。第十晶體管T10的控制極與第二下拉點PD_B連接，第一極與第一電壓端V1連接，第二極與第一輸出端OUTA連接。

在第二下拉模塊5b中，第十一晶體管T11的控制極與第十九晶體管T19的第二極連接，第一極與第五電壓端V5連接，第二極與上拉點PU連接。第十一晶體管T11的控制極與第十九晶體管T19的連接點是第二下拉點PD_B。第十二晶體管T12的控制極與第一下拉點PD_A連接，第一極與第二電壓端V2連接，第二極與第二輸出端OUTB連接。第十三晶體管T13的控制極與第二下拉點PD_B連接，第一極與第二電壓端V2連接，第二極與第二輸出端OUTB連接。

在第一下拉控制模塊6a中，第十四晶體管T14的控制極和第一極與第三電壓端V3連接，第二極與第十五晶體管T15的控制極連接。第十四晶體管T14的第二極與第十五晶體管T15的控制極連接的連接點是第一下拉控制點PD_CNA。第十五晶體管T15的控制極與第十四晶體管T14的第二極連接，第一極與第三電壓端V3連接，第二極與第一下拉點PD_A連接。第十六晶體管T16的控制極與上拉點PU連接，第一極與第五電壓端V5連接，第二極與第一下拉控制點PD_CNA連接。第十七晶體管T17的控制極與上拉點PU連接，第一極與第五電壓端V5連接，第二極與第一下拉點PD_A連接。

在第二下拉控制模塊6b中，第十八晶體管T18的控制極和第一極與第四電壓端V4連接，第二極與第十九晶體管T19的控制極連接。第十八晶體管T18的第二極與第十九晶體管T19的控制極連接的連接點是第二下拉控制點PD_CNB。第十九晶體管T19的控制極與第十八晶體管T18的第二極連接，第一極與第四電壓端V4連接，第二極與第二下拉點PD_B連接。第二十晶體管T20的控制極與上拉點PU連接，第一極與第五電壓端V5連接，第二極與第二下拉控制點PD_CNB連接。第二十一晶體管T21的控制極與上拉點PU連接，第一極與第五電壓端V5連接，第二極與第二下拉點PD_B連接。

圖12是圖11所示的電路的信號時序圖。在圖12中，以圖11中的晶體管均為N型晶體管為例，此時，有效信號為高電平，無效信號為低電平。如圖12所示，以第一幀為例，首先對于第一輸出端OUTA的波形進行說明。

在階段P1中，輸入信號端IP的信號有效，第一時鐘端CLKA的信號無效，第一電壓端V1的信號無效，第三電壓端V3的信號無效，第五電壓端V5的信號無效，復位信號端RST的信號無效。

輸入信號端IP的有效信號使得第一晶體管T1導通，并且上拉點PU被施加有效電平。上拉點PU的有效電平使得第三晶體管T3導通，第一輸出端OUTA與第一時鐘端CLKA連接。因為第一時鐘端CLKA的信號無效，所以，第一輸出端OUTA也輸出無效的信號。

此外，上拉點PU的有效電平使得第十六晶體管T16和第十七晶體管T17導通，使得第一下拉控制點PD_CNA和第一下拉點PD_A與第五電壓端V5連接。第一下拉控制點PD_CNA和第一下拉點PD_A被施加無效電平，使得第十五晶體管T15截止。第三電壓端V3的無效信號使得第十四晶體管T14截止。

因此，上拉點PU的信號有效，第一下拉控制點PD_CNA的信號無效，第一下拉點PD_A的信號無效，第一輸出端OUTA的信號無效。

在階段P2中，輸入信號端IP的信號無效，第一時鐘端CLKA的信號有效，第一電壓端V1的信號無效，第三電壓端V3的信號有效，第五電壓端V5的信號無效，復位信號端RST的信號無效。

上拉點PU的信號維持有效，第三晶體管T3維持導通。第一時鐘端CLKA的有效信號使得第一輸出端OUTA輸出有效的信號。由于第一電容C1的自舉作用，上拉點PU的電平被進一步提高，能夠使得第一輸出端OUTA穩(wěn)定地輸出有效電平。

此外，上拉點PU的有效電平使得第十六晶體管T16和第十七晶體管T17導通，使得第一下拉控制點PD_CNA和第一下拉點PD_A與第五電壓端V5連接。第一下拉控制點PD_CNA和第一下拉點PD_A被施加無效電平，使得十第五晶體管T15截止。此時，第一下拉控制點PD_CNA通過第十四晶體管T14連接到高電平，通過第十六晶體管T16連接到低電平。在本發(fā)明的實施例中，第十四晶體管T14和第十六晶體管T16的特征參數(例如，寬長比)被設置為使得第一下拉控制點PD_CNA保持低電平。因此，雖然第三電壓端V3的有效信號使得第十四晶體管T14導通，但是仍然不能改變第一下拉控制點PD_CNA和第一下拉點PD_A的電平。

因此，上拉點PU的信號有效，第一下拉控制點PD_CNA的信號無效，第一下拉點PD_A的信號無效，第一輸出端OUTA的信號有效。

在階段P3中，輸入信號端IP的信號無效，第一時鐘端CLKA的信號無效，第一電壓端V1的信號無效，第三電壓端V3的信號無效，第五電壓端V5的信號無效。復位信號端RST的信號從無效切換到有效。

第一時鐘端CLKA的信號無效使得第一輸出端OUTA的信號無效。在復位信號端RST的信號有效時，第二晶體管T2導通，上拉點PU與第五電壓端V5導通，上拉點PU的電平切換到無效。上拉點PU的電平切換到無效后，第一下拉控制點PD_CNA和第一下拉點PD_A與第五電壓端V5斷開，但是由于第三電壓端V3無效，因此第一下拉控制點PD_CNA和第一下拉點PD_A的電平仍然維持無效。

因此，在P3階段，上拉點PU的信號由有效切換為無效，第一下拉控制點PD_CNA的信號無效，第一下拉點PD_A的信號無效，第一輸出端OUTA的信號無效。

在階段P4中，輸入信號端IP的信號無效，第一時鐘端CLKA的信號在有效和無效之間切換，第一電壓端V1的信號無效，第三電壓端V3的信號在有效和無效之間切換，第五電壓端V5的信號無效，復位信號端RST的信號由有效切換為無效。

由于輸入信號端IP的信號維持無效，因此上拉點PU的電平維持無效。第三晶體管T3始終截止，第一輸出端OUTA輸出無效信號。此外，第三電壓端V3的信號有效時，使得第一下拉控制點PD_CNA和第一下拉點PD_A的信號有效。同理，該階段中，第四電壓端V4的信號有效時，使得第二下拉控制點PD_CNB和第二下拉點PD_B的信號有效。因此，第一下拉點PD_A和第二下拉點PD_B的信號交替有效，使得第八晶體管T8、第九晶體管T9導通，或者第十晶體管T10、第十一晶體管T11導通，維持了第一輸出端OUTA和第一電壓端V1的連接，進而維持了第一輸出端OUTA輸出的無效信號。

因此，在P4階段上拉點PU的信號無效，第一輸出端OUTA的信號無效。

然后，對于第二輸出端OUTB的波形進行說明。在階段P1～階段P4中，第二時鐘端CLKB的信號始終有效。因此，只要在上拉點PU有效使得第四晶體管T4導通時，第二輸出端OUTB即輸出有效信號。而在上拉點PU的電平無效時，第一下拉點PD_A和第二下拉點PD_B的信號交替有效，使得第十二晶體管T12和第十三晶體管T13交替導通，維持了第二輸出端OUTB和第二電壓端V2的連接，而第二電壓端V2的信號始終有效，進而維持了第二輸出端OUTB輸出的有效信號。

最后，對于第三輸出端OUTC的波形進行說明。在階段P2，因為上拉點PU的電平有效，使得第五晶體管T5導通，連接第三輸出端OUTC和第三時鐘端CLKC。第三時鐘端CLKC的信號有效，使得第三輸出端OUTC輸出有效的信號。在其它階段，不能同時實現上拉點PU的電平有效以及第三時鐘端CLKC的信號有效，第三輸出端OUTC輸出無效的信號。

在上述描述中，階段P2可以是第一時間段，階段P1、P3、P4可以是第二時間段。

在圖12中，第二幀中的第一時鐘端CLKA的信號與第一幀中的第二時鐘端CLKB的信號相同，第二幀中的第二時鐘端CLKB的信號與第一幀中的第一時鐘端CLKA的信號相同。第二幀中的第一電壓端V1的信號與第一幀中的第二電壓端V2的信號相同，第二幀中的第二電壓端V2的信號與第一幀中的第一電壓端V1的信號相同。第二幀中的第三電壓端V3的信號與第一幀中的第四電壓端V4的信號相同，第二幀中的第四電壓端V4的信號與第一幀中的第三電壓端V3的信號相同。這使得第二幀中的第一輸出端OUTA輸出的信號與第一幀中的第二輸出端OUTB輸出的信號相同，第二幀中的第二輸出端OUTB輸出的信號與第一幀中的第一輸出端OUTA輸出的信號相同。在第一幀的第二時間段以及第二幀的第二時間段中，第一輸出端OUTA輸出的信號的狀態(tài)在有效和無效之間切換，第二輸出端OUTB的輸出的信號的狀態(tài)也在有效和無效之間。

應當理解的是，第一幀和第二幀可以是交替出現的幀，也可以具有連續(xù)的多個第一幀，然后進入第二幀。

圖13是本發(fā)明的實施例提供的柵極驅動電路的示意性的框圖。如圖13所示，當前級別的移位寄存器單元1的級聯(lián)模塊7的第三輸出端OUTC可以耦接到之前的級別中的移位寄存器單元1的復位模塊3的復位輸入信號端RST，以及耦接到之后的級別中的移位寄存器單元1的輸入模塊2的輸入信號端IP?！榜罱印钡姆绞桨苯舆B接、通過信號調整電路連接。信號調整電路可以實現信號的延時、波形的調整等功能，以進行正確的時序控制。相互耦接的移位寄存器單元1之間間隔的級別的數量也可以按照具體時序而確定。

應當理解，圖13為了突出示出了與級聯(lián)相關的模塊，而未示出下拉模塊5、下拉控制模塊6、級聯(lián)下拉模塊8、級聯(lián)下拉控制模塊9等。

圖14是本發(fā)明的實施例提供的柵極驅動電路的電連接關系的示意圖。如圖14所示，柵極驅動電路包括多個級聯(lián)的移位寄存器單元GOA1、GOA2、GOA3、GOA4、GOA5……。該柵極驅動電路的移位寄存器單元以圖8中所示的移位寄存器單元的結構為例進行說明。

上一個級別的移位寄存器單元的級聯(lián)模塊的輸出端(即第三輸出端OUTC)與下一個級別的移位寄存器單元的輸入端IP連接。下一個級別的移位寄存器單元的級聯(lián)模塊的輸出端(即第三輸出端OUTC)與上一個級別的移位寄存器單元的復位信號端RST連接。第一電壓端V1、第三電壓端V3、第四電壓端V4、第五電壓端V5、總復位信號端TGOA_RST與所有的移位寄存器單元連接。

時鐘端分為兩組，第一組時鐘信號包括第一時鐘端CLKA1、第二時鐘端CLKB1、第三時鐘端CLK C1，與第一移位寄存器單元GOA1、第三移位寄存器單元GOA3、第五移位寄存器單元GOA5……連接。第二組時鐘信號包括第一時鐘端CLKA2、第二時鐘端CLKB2、第三時鐘端CLK C2，與第二移位寄存器單元GOA2、第四移位寄存器單元GOA4……連接。

圖15是圖14所示的電路的信號時序圖。圖15與圖9的不同之處在于：增加了第二組時鐘信號，以及復位信號端RST的信號與第三時鐘端CLKC2的信號同步。

由于下一個級別的移位寄存器單元的級聯(lián)模塊的輸出端(即第三輸出端OUTC)與上一個級別的移位寄存器單元的復位信號端RST直接連接，因此，與圖9不同的是，復位信號端RST的信號在階段P3將與第三時鐘端CLKC2的信號同步。

此外，應當理解，圖9中的復位信號端RST的信號可以采用多種方式實現。

例如，可以在圖14所示的電路的基礎上增加第三組時鐘信號端以及多個與第三組時鐘信號端連接的移位寄存器單元，以用于產生圖9中的復位信號端RST的信號。

增加的第三組時鐘信號端包括第一時鐘端CLKA3、第二時鐘端CLKB3、第三時鐘端CLK C3。第三組時鐘信號端的第三時鐘端CLK3的時鐘信號與第二組時鐘信號端的第三時鐘端CLK2具有相位差，因此，新增加的移位寄存器單元的級聯(lián)模塊的輸出端可以輸出如圖9所示的復位信號端RST的信號，該信號在階段P3與第二組時鐘信號端的第三時鐘端CLK2不同步。此外，也可以是將下一個級別的移位寄存器單元的級聯(lián)模塊的輸出端(即第三輸出端OUTC)與上一個級別的移位寄存器單元的復位信號端RST通過各種延時電路連接，以實現延時的效果。

本發(fā)明的實施例還提供了一種移位寄存器單元的驅動方法，用于驅動上述的移位寄存器單元，其中，輸入模塊與輸出模塊連接的連接點是上拉點，該驅動方法包含：

在第一時間段內，上拉點的電壓有效，多個輸出模塊的時鐘信號有效，使得多個輸出模塊的輸出有效；

在第二時間段內，至少一個輸出模塊的輸出端被下拉模塊下拉至無效電壓，使得至少一個輸出模塊的輸出無效，并且所述第二時間段包括第一子時間段和第二子時間段，所述多個輸出模塊的輸出中的至少一個在第一子時間段的狀態(tài)與在第二子時間段的狀態(tài)相反。

優(yōu)選的，在上述移位寄存器單元的驅動方法中，每一幀畫面的時間段都包括第一時間段和第二時間段；所述多個輸出模塊包括第一輸出模塊和第二輸出模塊；該驅動方法還包括：

在第一幀畫面的第二時間段內，所述第一輸出模塊的輸出被下拉模塊下拉至無效電壓,所述第二輸出模塊輸出的信號有效；

在第二幀畫面的第二時間段內，所述第二輸出模塊的輸出被下拉模塊下拉至無效電壓，所述第一輸出模塊輸出的信號有效。

如圖9和圖12所示，相鄰兩幀幀畫面之間，還存在消隱時間，所述消隱時間可以避免上一圖像幀充入像素單元中的電壓對當前圖像幀充入像素單元的電壓造成影響。柵線在上述相鄰兩圖像幀之間具有一定的反應時間，以使得柵極驅動模塊從最后一行回到第一行，該反應時間就是消隱時間。

本發(fā)明的實施例還提供了顯示基板，包括上述的柵極驅動電路和像素單元，例如圖13或者14中的柵極驅動電路和圖3中的像素單元。

本發(fā)明的實施例還提供了顯示裝置，包括上述的顯示基板。顯示裝置可以是手機、平板電腦、電視機、顯示器、筆記本電腦、數碼相框、導航儀等任何具有顯示功能的產品或部件。

需要說明的是，在上述描述中，高電平、低電平僅僅用于區(qū)分電壓是否能夠使得晶體管導通，并沒有限制電壓的值。例如，低電平可以是指接地的電平，也可以是負電平。此外，所選擇的N型TFT晶體管為示意性的說明，并不是對于晶體管類型的具體限制。根據本發(fā)明的原理，本領域技術人員能夠在不付出創(chuàng)造性勞動的情況下，對于晶體管的類型做出適當的選擇和調整，這些選擇和調整也視為本發(fā)明的保護范圍。

可以理解的是，以上實施方式僅僅是為了說明本發(fā)明的原理而采用的示例性實施方式，然而本發(fā)明并不局限于此。對于本領域內的普通技術人員而言，在不脫離本發(fā)明的精神和實質的情況下，可以做出各種變型和改進，這些變型和改進也視為本發(fā)明的保護范圍。