本發(fā)明涉及集成電路設(shè)計領(lǐng)域，尤其涉及一種用于可編程邏輯器件的時鐘偏斜糾正方法及電路、終端設(shè)備。
背景技術(shù)：
：在集成電路芯片規(guī)模日益增加及設(shè)計工藝的不斷提升的大背景下，作為半定制集成電路的FPGA(Field-ProgrammableGateArray，現(xiàn)場可編程門陣列)FPGA(FieldprogrammableGateArray)，為滿足不同用戶在應(yīng)用上更靈活的各種需求，其芯片規(guī)模亦再不斷增大。用戶通過FPGA的配套軟件下載位流文件到FPGA芯片，從而將用戶通過硬件語言編寫的可實(shí)現(xiàn)某種功能的電路在FPGA芯片上得到實(shí)現(xiàn)。正因?yàn)镕PGA設(shè)計的便利性，F(xiàn)PGA的應(yīng)用領(lǐng)域越來越廣泛，同時，用戶希望FPGA芯片能支持更復(fù)雜的邏輯設(shè)計電路及時序設(shè)計電路，于是在FPGA芯片規(guī)模增加的同時，對于邏輯設(shè)計電路及時序設(shè)計電路的時鐘網(wǎng)絡(luò)的要求也越來越高。FPGA芯片規(guī)模的增加，可以容納更多的供用戶設(shè)計的時序邏輯單元塊。同時，帶來的問題是，邏輯單元數(shù)量的增加及物理面積的增加，導(dǎo)致不同時序邏輯單元塊的時鐘會帶來偏斜，從而可能引起時序設(shè)計的錯誤，這是用戶所不希望看到的。如圖1所示，為解決時鐘偏斜的問題，比較常用的解決方法是，將芯片中心位置作為全局時鐘的起始點(diǎn)，然后通過等長傳送路徑連接到不同的時序邏輯單元區(qū)域建立時鐘樹，但帶來的問題是：一方面限制了全局時鐘的起始點(diǎn)，不利于芯片設(shè)計的布局；另一方面，等長的時鐘傳送路徑需要消耗大面積的金屬層，從而導(dǎo)致芯片面積不得不因此增大，造成應(yīng)用的不便和生產(chǎn)成本的浪費(fèi)。技術(shù)實(shí)現(xiàn)要素：本發(fā)明提供了一種時鐘偏斜糾正方法及電路、終端設(shè)備，以解決現(xiàn)有時鐘偏斜解決方法存在的限制全局時鐘起點(diǎn)的問題。本發(fā)明提供了一種用于可編程邏輯器件的時鐘偏斜糾正方法，包括：確定待進(jìn)行時鐘偏斜糾正的目標(biāo)時序邏輯單元塊，目標(biāo)時序邏輯單元塊包括至少兩個設(shè)置在同一可編程邏輯器件內(nèi)、且共用同一全局時鐘源的時序邏輯單元塊；根據(jù)目標(biāo)時序邏輯單元塊中各時序邏輯單元塊輸入時鐘的傳輸路徑，確定目標(biāo)時序邏輯單元塊中參考時序邏輯單元塊及糾正時序邏輯單元塊；傳輸路徑為時鐘信號從全局時鐘源到時序邏輯單元塊的信號傳輸路徑；檢測參考時序邏輯單元塊輸入時鐘與糾正時序邏輯單元塊輸入時鐘在相同時鐘變化沿的時鐘偏斜；根據(jù)時鐘偏斜，計算對糾正時序邏輯單元塊輸入時鐘的糾正參數(shù)；根據(jù)糾正參數(shù)，對糾正時序邏輯單元塊輸入時鐘進(jìn)行延時糾正。進(jìn)一步的，根據(jù)目標(biāo)時序邏輯單元塊中各時序邏輯單元塊輸入時鐘的傳輸路徑，確定目標(biāo)時序邏輯單元塊中參考時序邏輯單元塊及糾正時序邏輯單元塊包括:獲取各時序邏輯單元塊輸入時鐘的傳輸路徑的路徑長度；比較各時序邏輯單元塊輸入時鐘的傳輸路徑的路徑長度；將路徑長度最大的傳輸路徑對應(yīng)的時序邏輯單元塊，作為參考時序邏輯單元塊，其他時序邏輯單元塊作為糾正時序邏輯單元塊。進(jìn)一步的，將路徑長度最大的傳輸路徑對應(yīng)的時序邏輯單元塊，作為參考時序邏輯單元塊，其他時序邏輯單元塊作為糾正時序邏輯單元塊，包括：若僅存在兩種路徑長度時，在延時糾正時，將路徑長度最大的傳輸路徑對應(yīng)的時序邏輯單元塊，作為參考時序邏輯單元塊，其他時序邏輯單元塊作為糾正時序邏輯單元塊；若存在至少三種路徑長度時，在所有延時糾正中，將路徑長度最大的傳輸路徑對應(yīng)的時序邏輯單元塊，作為參考時序邏輯單元塊，其他時序邏輯單元塊作為糾正時序邏輯單元塊；或者，若存在至少三種路徑長度時，在第一次延時糾正中，將路徑長度最大的傳輸路徑對應(yīng)的時序邏輯單元塊，作為參考時序邏輯單元塊，將路徑長度第二大的傳輸路徑對應(yīng)的時序邏輯單元塊，作為糾正時序邏輯單元塊，進(jìn)行第一次延時糾正；在第二次延時糾正中，將路徑長度第二大的傳輸路徑對應(yīng)的時序邏輯單元塊，作為參考時序邏輯單元塊，將路徑長度第三大的傳輸路徑對應(yīng)的時序邏輯單元塊，作為糾正時序邏輯單元塊，進(jìn)行第二次延時糾正；依次循環(huán)，至所有的非路徑長度最大的時序邏輯單元塊都進(jìn)行延時糾正。進(jìn)一步的，檢測參考時序邏輯單元塊輸入時鐘與糾正時序邏輯單元塊輸入時鐘在相同時鐘變化沿的時鐘偏斜包括：將參考時序邏輯單元塊輸入時鐘作為第一寄存器的輸入時鐘，將糾正時序邏輯單元塊輸入時鐘作為第二寄存器的輸入時鐘，第一寄存器及第二寄存器均為時鐘上升沿觸發(fā)；第一寄存器的輸出信號連接脈沖信號生成器，第二寄存器的輸出信號進(jìn)過反相器后連接脈沖信號生成器，脈沖信號生成器僅在兩個輸入信號都為高電平時，輸出高電平脈寬信號；當(dāng)參考時序邏輯單元塊輸入時鐘的第一個上升沿到達(dá)，第一寄存器被觸發(fā)，其輸出信號由0變成1，第二寄存器的輸出為0，脈沖信號生成器由0變成1；當(dāng)糾正時序邏輯單元塊輸入時鐘的第一個上升沿到達(dá)，第二寄存器被觸發(fā)，第二寄存器輸出由0變成1，脈沖信號生成器由1變成0，得到一個高脈寬等于糾正時序邏輯單元塊輸入時鐘與參考時序邏輯單元塊輸入時鐘之間的時鐘偏斜的偏斜脈沖信號。進(jìn)一步的，根據(jù)時鐘偏斜，計算對糾正時序邏輯單元塊輸入時鐘的糾正參數(shù)包括：將偏斜脈沖信號依次通過串聯(lián)的多個單位延遲單元，單位延遲單元使得脈沖信號產(chǎn)生單位時間的延遲；各單位延遲單元分別輸出一個延遲脈沖信號；比較各單位延遲單元的延遲脈沖信號與偏斜脈沖信號，確定與偏斜脈沖信號具備相同高脈寬的延遲脈沖信號對應(yīng)的目標(biāo)單位延遲單元；根據(jù)目標(biāo)單位延遲單元的位置屬性，生成糾正參數(shù)。進(jìn)一步的，根據(jù)糾正參數(shù)，對糾正時序邏輯單元塊輸入時鐘進(jìn)行延時糾正包括：將糾正參數(shù)傳輸至延時單元鏈，延時單元鏈包括依次串聯(lián)的多個時鐘延遲單元、及與各時鐘延遲單元分別對應(yīng)的傳輸門，時鐘延遲單元用于對糾正時序邏輯單元塊輸入時鐘進(jìn)行單位時間延遲；根據(jù)糾正參數(shù)控制各時鐘延遲單元對應(yīng)的傳輸門的開關(guān)，控制對應(yīng)時鐘延遲單元是否工作；處于工作狀態(tài)的時鐘延遲單元對糾正時序邏輯單元塊輸入時鐘進(jìn)行單位時間延遲，生成延遲糾正時序邏輯單元塊輸入時鐘后，輸入至糾正時序邏輯單元塊。本發(fā)明提供了一種用于可編程邏輯器件的時鐘偏斜糾正電路，包括：時鐘偏斜檢測模塊、偏斜控制模塊及延時單元鏈，其中，可編程邏輯器件包括待進(jìn)行時鐘偏斜糾正的目標(biāo)時序邏輯單元塊，目標(biāo)時序邏輯單元塊包括至少兩個設(shè)置在同一可編程邏輯器件內(nèi)、且共用同一全局時鐘源的時序邏輯單元塊；用于根據(jù)目標(biāo)時序邏輯單元塊中各時序邏輯單元塊輸入時鐘的傳輸路徑，確定目標(biāo)時序邏輯單元塊中參考時序邏輯單元塊及糾正時序邏輯單元塊；傳輸路徑為時鐘信號從全局時鐘源到時序邏輯單元塊的信號傳輸路徑；時鐘偏斜檢測模塊用于檢測參考時序邏輯單元塊輸入時鐘與糾正時序邏輯單元塊輸入時鐘在相同時鐘變化沿的時鐘偏斜；偏斜控制模塊用于根據(jù)時鐘偏斜，計算對糾正時序邏輯單元塊輸入時鐘的糾正參數(shù)；延時單元鏈用于根據(jù)糾正參數(shù)，對糾正時序邏輯單元塊輸入時鐘進(jìn)行延時糾正。進(jìn)一步的，時鐘偏斜檢測模塊包括：第一寄存器、第二寄存器、反相器、脈沖信號生成器，將參考時序邏輯單元塊輸入時鐘作為第一寄存器的輸入時鐘，將糾正時序邏輯單元塊輸入時鐘作為第二寄存器的輸入時鐘，第一寄存器及第二寄存器均為時鐘上升沿觸發(fā)；第一寄存器的輸出信號連接脈沖信號生成器，第二寄存器的輸出信號進(jìn)過反相器后連接脈沖信號生成器，脈沖信號生成器僅在兩個輸入信號都為高電平時，輸出高電平脈寬信號；用于當(dāng)參考時序邏輯單元塊輸入時鐘的第一個上升沿到達(dá)，第一寄存器被觸發(fā)，其輸出信號由0變成1，第二寄存器的輸出為0，脈沖信號生成器由0變成1，當(dāng)糾正時序邏輯單元塊輸入時鐘的第一個上升沿到達(dá)，第二寄存器被觸發(fā)，第二寄存器輸出由0變成1，脈沖信號生成器由1變成0，得到一個高脈寬等于糾正時序邏輯單元塊輸入時鐘與參考時序邏輯單元塊輸入時鐘之間的時鐘偏斜的偏斜脈沖信號。進(jìn)一步的，偏斜控制模塊包括依次串聯(lián)的多個單位延遲單元，單位延遲單元使得脈沖信號產(chǎn)生單位時間的延遲，用于將偏斜脈沖信號依次通過串聯(lián)的多個單位延遲單元，各單位延遲單元分別輸出一個延遲脈沖信號，比較各單位延遲單元的延遲脈沖信號與偏斜脈沖信號，確定與偏斜脈沖信號具備相同高脈寬的延遲脈沖信號對應(yīng)的目標(biāo)單位延遲單元，根據(jù)目標(biāo)單位延遲單元的位置屬性，生成糾正參數(shù)。進(jìn)一步的，延時單元鏈包括依次串聯(lián)的多個時鐘延遲單元、及與各時鐘延遲單元分別對應(yīng)的傳輸門，時鐘延遲單元用于對糾正時序邏輯單元塊輸入時鐘進(jìn)行單位時間延遲，用于根據(jù)糾正參數(shù)控制各時鐘延遲單元對應(yīng)的傳輸門的開關(guān)，控制對應(yīng)時鐘延遲單元是否工作，處于工作狀態(tài)的時鐘延遲單元對糾正時序邏輯單元塊輸入時鐘進(jìn)行單位時間延遲，生成延遲糾正時序邏輯單元塊輸入時鐘后，輸入至糾正時序邏輯單元塊。進(jìn)一步的，可編程邏輯器件中各時序邏輯單元塊對應(yīng)一個延時單元鏈，延時單元鏈設(shè)置在全局時鐘的傳輸路徑分叉點(diǎn)與時序邏輯單元塊的時鐘輸入點(diǎn)之間。本發(fā)明提供了一種基于可編程邏輯器件的終端設(shè)備，終端設(shè)備占用可編程邏輯器件的至少兩個需要基于相同時序工作的時序邏輯單元塊，可編程邏輯器件包括本發(fā)明提供的時鐘偏斜糾正電路。本發(fā)明的有益效果：本發(fā)明提供了一種時鐘偏斜糾正方法，可以糾正時鐘偏斜的問題，打破傳統(tǒng)時鐘網(wǎng)絡(luò)的局限的設(shè)計方法，亦解決了占用過多金屬層影響芯片面積等問題。附圖說明圖1為現(xiàn)有的全局時鐘網(wǎng)絡(luò)結(jié)構(gòu)；圖2為本發(fā)明第一實(shí)施例提供的時鐘偏斜糾正方法的流程圖；圖3為本發(fā)明第二實(shí)施例提供的時鐘偏斜糾正電路的結(jié)構(gòu)示意圖；圖4為本發(fā)明第三實(shí)施例提供的全局時鐘網(wǎng)絡(luò)結(jié)構(gòu)；圖5為本發(fā)明第三實(shí)施例提供的偏斜檢測模塊的結(jié)構(gòu)圖；圖6為本發(fā)明第三實(shí)施例提供的偏斜檢測模塊的波形圖；圖7為本發(fā)明第三實(shí)施例提供的偏斜控制模塊的結(jié)構(gòu)圖；圖8為本發(fā)明第三實(shí)施例提供的偏斜控制模塊的波形圖；圖9為本發(fā)明第三實(shí)施例提供的延時單元鏈的結(jié)構(gòu)圖；圖10為本發(fā)明第三實(shí)施例提供的延時單元鏈控制部分的結(jié)構(gòu)圖；圖11為本發(fā)明第三實(shí)施例提供的CLK0與CLK1之間的去偏斜波形圖。具體實(shí)施方式現(xiàn)通過具體實(shí)施方式結(jié)合附圖的方式對本發(fā)明做輸出進(jìn)一步的詮釋說明。第一實(shí)施例：圖2為本發(fā)明第一實(shí)施例提供的時鐘偏斜糾正方法的流程圖，由圖2可知，在本實(shí)施例中，本發(fā)明提供的時鐘偏斜糾正方法包括：S201：確定待進(jìn)行時鐘偏斜糾正的目標(biāo)時序邏輯單元塊，目標(biāo)時序邏輯單元塊包括至少兩個設(shè)置在同一可編程邏輯器件內(nèi)、且共用同一全局時鐘源的時序邏輯單元塊；S202：根據(jù)目標(biāo)時序邏輯單元塊中各時序邏輯單元塊輸入時鐘的傳輸路徑，確定目標(biāo)時序邏輯單元塊中參考時序邏輯單元塊及糾正時序邏輯單元塊；傳輸路徑為時鐘信號從全局時鐘源到時序邏輯單元塊的信號傳輸路徑；S203：檢測參考時序邏輯單元塊輸入時鐘與糾正時序邏輯單元塊輸入時鐘在相同時鐘變化沿的時鐘偏斜；S204：根據(jù)時鐘偏斜，計算對糾正時序邏輯單元塊輸入時鐘的糾正參數(shù)；S205：根據(jù)糾正參數(shù)，對糾正時序邏輯單元塊輸入時鐘進(jìn)行延時糾正。在一些實(shí)施例中，上述實(shí)施例中的根據(jù)目標(biāo)時序邏輯單元塊中各時序邏輯單元塊輸入時鐘的傳輸路徑，確定目標(biāo)時序邏輯單元塊中參考時序邏輯單元塊及糾正時序邏輯單元塊包括:獲取各時序邏輯單元塊輸入時鐘的傳輸路徑的路徑長度；比較各時序邏輯單元塊輸入時鐘的傳輸路徑的路徑長度；將路徑長度最大的傳輸路徑對應(yīng)的時序邏輯單元塊，作為參考時序邏輯單元塊，其他時序邏輯單元塊作為糾正時序邏輯單元塊。在一些實(shí)施例中，上述實(shí)施例中的將路徑長度最大的傳輸路徑對應(yīng)的時序邏輯單元塊，作為參考時序邏輯單元塊，其他時序邏輯單元塊作為糾正時序邏輯單元塊，包括：若僅存在兩種路徑長度時，在延時糾正時，將路徑長度最大的傳輸路徑對應(yīng)的時序邏輯單元塊，作為參考時序邏輯單元塊，其他時序邏輯單元塊作為糾正時序邏輯單元塊；若存在至少三種路徑長度時，在所有延時糾正中，將路徑長度最大的傳輸路徑對應(yīng)的時序邏輯單元塊，作為參考時序邏輯單元塊，其他時序邏輯單元塊作為糾正時序邏輯單元塊；或者，若存在至少三種路徑長度時，在第一次延時糾正中，將路徑長度最大的傳輸路徑對應(yīng)的時序邏輯單元塊，作為參考時序邏輯單元塊，將路徑長度第二大的傳輸路徑對應(yīng)的時序邏輯單元塊，作為糾正時序邏輯單元塊，進(jìn)行第一次延時糾正；在第二次延時糾正中，將路徑長度第二大的傳輸路徑對應(yīng)的時序邏輯單元塊，作為參考時序邏輯單元塊，將路徑長度第三大的傳輸路徑對應(yīng)的時序邏輯單元塊，作為糾正時序邏輯單元塊，進(jìn)行第二次延時糾正；依次循環(huán)，至所有的非路徑長度最大的時序邏輯單元塊都進(jìn)行延時糾正。在一些實(shí)施例中，上述實(shí)施例中的檢測參考時序邏輯單元塊輸入時鐘與糾正時序邏輯單元塊輸入時鐘在相同時鐘變化沿的時鐘偏斜包括：將參考時序邏輯單元塊輸入時鐘作為第一寄存器的輸入時鐘，將糾正時序邏輯單元塊輸入時鐘作為第二寄存器的輸入時鐘，第一寄存器及第二寄存器均為時鐘上升沿觸發(fā)；第一寄存器的輸出信號連接脈沖信號生成器，第二寄存器的輸出信號進(jìn)過反相器后連接脈沖信號生成器，脈沖信號生成器僅在兩個輸入信號都為高電平時，輸出高電平脈寬信號；當(dāng)參考時序邏輯單元塊輸入時鐘的第一個上升沿到達(dá)，第一寄存器被觸發(fā)，其輸出信號由0變成1，第二寄存器的輸出為0，脈沖信號生成器由0變成1；當(dāng)糾正時序邏輯單元塊輸入時鐘的第一個上升沿到達(dá)，第二寄存器被觸發(fā)，第二寄存器輸出由0變成1，脈沖信號生成器由1變成0，得到一個高脈寬等于糾正時序邏輯單元塊輸入時鐘與參考時序邏輯單元塊輸入時鐘之間的時鐘偏斜的偏斜脈沖信號。在一些實(shí)施例中，上述實(shí)施例中的根據(jù)時鐘偏斜，計算對糾正時序邏輯單元塊輸入時鐘的糾正參數(shù)包括：將偏斜脈沖信號依次通過串聯(lián)的多個單位延遲單元，單位延遲單元使得脈沖信號產(chǎn)生單位時間的延遲；各單位延遲單元分別輸出一個延遲脈沖信號；比較各單位延遲單元的延遲脈沖信號與偏斜脈沖信號，確定與偏斜脈沖信號具備相同高脈寬的延遲脈沖信號對應(yīng)的目標(biāo)單位延遲單元；根據(jù)目標(biāo)單位延遲單元的位置屬性，生成糾正參數(shù)。在一些實(shí)施例中，上述實(shí)施例中的根據(jù)糾正參數(shù)，對糾正時序邏輯單元塊輸入時鐘進(jìn)行延時糾正包括：將糾正參數(shù)傳輸至延時單元鏈，延時單元鏈包括依次串聯(lián)的多個時鐘延遲單元、及與各時鐘延遲單元分別對應(yīng)的傳輸門，時鐘延遲單元用于對糾正時序邏輯單元塊輸入時鐘進(jìn)行單位時間延遲；根據(jù)糾正參數(shù)控制各時鐘延遲單元對應(yīng)的傳輸門的開關(guān)，控制對應(yīng)時鐘延遲單元是否工作；處于工作狀態(tài)的時鐘延遲單元對糾正時序邏輯單元塊輸入時鐘進(jìn)行單位時間延遲，生成延遲糾正時序邏輯單元塊輸入時鐘后，輸入至糾正時序邏輯單元塊。第二實(shí)施例：圖3為本發(fā)明第二實(shí)施例提供的時鐘偏斜糾正電路的結(jié)構(gòu)示意圖，由圖3可知，在本實(shí)施例中，本發(fā)明提供的時鐘偏斜糾正電路用于可編程邏輯器件，其包括：時鐘偏斜檢測模塊31、偏斜控制模塊32及延時單元鏈33，其中，可編程邏輯器件包括待進(jìn)行時鐘偏斜糾正的目標(biāo)時序邏輯單元塊，目標(biāo)時序邏輯單元塊包括至少兩個設(shè)置在同一可編程邏輯器件內(nèi)、且共用同一全局時鐘源的時序邏輯單元塊；用于根據(jù)目標(biāo)時序邏輯單元塊中各時序邏輯單元塊輸入時鐘的傳輸路徑，確定目標(biāo)時序邏輯單元塊中參考時序邏輯單元塊及糾正時序邏輯單元塊；傳輸路徑為時鐘信號從全局時鐘源到時序邏輯單元塊的信號傳輸路徑；時鐘偏斜檢測模塊31用于檢測參考時序邏輯單元塊輸入時鐘與糾正時序邏輯單元塊輸入時鐘在相同時鐘變化沿的時鐘偏斜；偏斜控制模塊32用于根據(jù)時鐘偏斜，計算對糾正時序邏輯單元塊輸入時鐘的糾正參數(shù)；延時單元鏈33用于根據(jù)糾正參數(shù)，對糾正時序邏輯單元塊輸入時鐘進(jìn)行延時糾正。在一些實(shí)施例中，上述實(shí)施例中的時鐘偏斜檢測模塊31包括：第一寄存器、第二寄存器、反相器、脈沖信號生成器，將參考時序邏輯單元塊輸入時鐘作為第一寄存器的輸入時鐘，將糾正時序邏輯單元塊輸入時鐘作為第二寄存器的輸入時鐘，第一寄存器及第二寄存器均為時鐘上升沿觸發(fā)；第一寄存器的輸出信號連接脈沖信號生成器，第二寄存器的輸出信號進(jìn)過反相器后連接脈沖信號生成器，脈沖信號生成器僅在兩個輸入信號都為高電平時，輸出高電平脈寬信號；用于當(dāng)參考時序邏輯單元塊輸入時鐘的第一個上升沿到達(dá)，第一寄存器被觸發(fā)，其輸出信號由0變成1，第二寄存器的輸出為0，脈沖信號生成器由0變成1，當(dāng)糾正時序邏輯單元塊輸入時鐘的第一個上升沿到達(dá)，第二寄存器被觸發(fā)，第二寄存器輸出由0變成1，脈沖信號生成器由1變成0，得到一個高脈寬等于糾正時序邏輯單元塊輸入時鐘與參考時序邏輯單元塊輸入時鐘之間的時鐘偏斜的偏斜脈沖信號。在一些實(shí)施例中，上述實(shí)施例中的偏斜控制模塊32包括依次串聯(lián)的多個單位延遲單元，單位延遲單元使得脈沖信號產(chǎn)生單位時間的延遲，用于將偏斜脈沖信號依次通過串聯(lián)的多個單位延遲單元，各單位延遲單元分別輸出一個延遲脈沖信號，比較各單位延遲單元的延遲脈沖信號與偏斜脈沖信號，確定與偏斜脈沖信號具備相同高脈寬的延遲脈沖信號對應(yīng)的目標(biāo)單位延遲單元，根據(jù)目標(biāo)單位延遲單元的位置屬性，生成糾正參數(shù)。在一些實(shí)施例中，上述實(shí)施例中的延時單元鏈33包括依次串聯(lián)的多個時鐘延遲單元、及與各時鐘延遲單元分別對應(yīng)的傳輸門，時鐘延遲單元用于對糾正時序邏輯單元塊輸入時鐘進(jìn)行單位時間延遲，用于根據(jù)糾正參數(shù)控制各時鐘延遲單元對應(yīng)的傳輸門的開關(guān)，控制對應(yīng)時鐘延遲單元是否工作，處于工作狀態(tài)的時鐘延遲單元對糾正時序邏輯單元塊輸入時鐘進(jìn)行單位時間延遲，生成延遲糾正時序邏輯單元塊輸入時鐘后，輸入至糾正時序邏輯單元塊。在一些實(shí)施例中，上述實(shí)施例中的可編程邏輯器件中各時序邏輯單元塊對應(yīng)一個延時單元鏈，延時單元鏈設(shè)置在全局時鐘的傳輸路徑分叉點(diǎn)與時序邏輯單元塊的時鐘輸入點(diǎn)之間。對應(yīng)的，本發(fā)明提供了一種基于可編程邏輯器件的終端設(shè)備，終端設(shè)備占用可編程邏輯器件的至少兩個需要基于相同時序工作的時序邏輯單元塊，可編程邏輯器件包括本發(fā)明提供的時鐘偏斜糾正電路。現(xiàn)結(jié)合具體應(yīng)用場景對本發(fā)明做進(jìn)一步的詮釋說明。第三實(shí)施例：為了解決時鐘偏斜過大、常用的設(shè)計方法不靈活、增加芯片設(shè)計難度和提高生產(chǎn)成本等問題，本發(fā)明提供一種可實(shí)現(xiàn)偏斜自動糾正的時鐘網(wǎng)絡(luò)結(jié)構(gòu)。參見圖4，該網(wǎng)絡(luò)結(jié)構(gòu)由時鐘偏斜檢測模塊31、偏斜控制模塊32和延時單元鏈33三部分組成，以CLK0和CLK1之間存在偏斜，并CLK1延時于CLK0為例：偏斜檢測模塊31會分別檢測時鐘CLK0和時鐘CLK1的第一個時鐘上升沿，并比較兩個時鐘上升沿之間的偏斜T1，產(chǎn)生一個與該時鐘偏斜T1等寬的脈沖信號PLUSE1。時鐘偏斜T1越大，則PLUSE1的高脈寬越寬；時鐘偏斜T1越小，則PLUSE1的高脈寬越窄。從而將偏斜信息轉(zhuǎn)化成有效的信號。至此完成時鐘之間的偏斜檢測。脈沖信號PLUSE1將作為偏斜控制模塊32的輸入脈沖信號。偏斜控制模塊由延時鏈和控制信號生成電路組成，每個延時單元會產(chǎn)生時鐘偏斜T2，所以脈沖信號PLUSE1經(jīng)過的延時單元越多，經(jīng)過第N個延時單元后，輸出脈沖信號PLUSE2與輸入脈沖信號PLUSE1的偏斜達(dá)到了T2*N，與PLUSE1的高脈寬相等時候，則判斷CLK1與CLK0的偏斜值為T2*N，此時會根據(jù)經(jīng)過的延時單元鏈的數(shù)量N送出控制信號?？刂菩盘柨刂蒲訒r單元鏈33，控制CLK0時鐘路徑上的延時單元鏈，在CLK0上增加T2*N的延時單元鏈，經(jīng)過延時處理后的CLK0即能與CLK1保持一致的相位，很好的消除了CLK0與CLK1之間的偏斜問題。進(jìn)行檢測比較后，會產(chǎn)生延時單元鏈的控制信號。延時單元鏈的控制信號自動調(diào)整各個時鐘的延遲單元鏈，直至?xí)r鐘自檢測模塊檢測不同的輸入時鐘的偏斜被糾正。從而消除不同時鐘之間的偏斜問題。本發(fā)明可以糾正時鐘偏斜的問題，打破傳統(tǒng)時鐘網(wǎng)絡(luò)的局限的設(shè)計方法，亦解決了占用過多金屬層影響芯片面積等問題。本發(fā)明基于全局時鐘網(wǎng)絡(luò)架構(gòu)，在每個時序邏輯單元塊建立時鐘樹結(jié)構(gòu)，從而保證單獨(dú)的時序邏輯塊內(nèi)的時鐘偏斜值得到優(yōu)化，如圖4所示，但因?yàn)榭v向的時序邏輯塊在物理距離上的差異，縱向的不同時序邏輯塊之間的全局時鐘存在較大偏斜。全局時鐘CLK0和全局時鐘CLK1之間存在偏斜，本發(fā)明通過時鐘偏斜檢測模塊、偏斜控制模塊和延時單元鏈的設(shè)計，能有效的糾正CLK0和CLK1之間的這種偏斜。如圖5所示，CLK0和CLK1作為時鐘偏斜檢測模塊10的輸入時鐘。CLK0作為寄存器010的輸入時鐘，CLK1作為寄存器011的輸入時鐘。寄存器010及寄存器011均為時鐘上升沿觸發(fā)。當(dāng)寄存器010被時鐘CLK0觸發(fā)，輸出1。當(dāng)寄存器011被時鐘CLK1觸發(fā)，輸出1。寄存器復(fù)位有效時，寄存器輸出為0。首先對寄存器進(jìn)行復(fù)位，則022＝0，023＝1，PLUSE1＝0。然后釋放復(fù)位信號。當(dāng)CLK0的第一個上升沿到達(dá)，寄存器被觸發(fā)，則022由0變成1。由于CLK1是延遲于CLK0的，所以此時寄存器011的輸出仍然為0，即023等于1，此時PLUSE1由0變成1。直至CLK1的第一個上升沿到達(dá)，寄存器011被CLK1觸發(fā)，寄存器011輸出由0變成1，023由1變成0，則PLUSE1由1變成0。從而得到一個高脈寬等于CLK1與CLK0之間的偏斜的PLUSE脈沖信號，如圖6所示。如圖7所示，脈沖信號進(jìn)入偏斜控制模塊。偏斜控制模塊的作用是，通過判斷PLUSE1的高脈寬的寬度，從而產(chǎn)生相應(yīng)的控制時鐘延遲鏈的控制信號。具體的，PLUSE1經(jīng)過延遲單元130_0，130_1，130_2，130_3，….130_N-1，130_N，130_N+1，130_N+2，產(chǎn)生經(jīng)過不同延遲的脈沖信號110_0，110_1，110_2，110_3，…，110_N-1，110_N，110_N+1。110_0與110_1之間偏斜T2，110_1與110_2之間偏斜T2，110_2與110_3之間偏斜T2，…，110_N-1與110_N之間偏斜T2，110_N與110_N+1之間偏斜T2。所有延遲脈沖信號110_0，110_1，110_2，110_3，…，110_N-1，110_N，110_N+1分別與PLUSE1組成與門器件140_0，140_1，140_2，140_3，…，140_N-1，140_N，140_N+1的輸入信號，各與門器件分別產(chǎn)生輸出信號120_0，120_1，120_2，120_3，…，120_N-1，120_N，120_N+1。與門器件的輸出信號120_0，120_1，120_2，120_3，…，120_N-1，120_N，120_N+1分別作為寄存器150_0，150_1，150_2，150_3，…，150_N-1，150_N，150_N+1的輸入時鐘。RST是寄存器150_0，150_1，150_2，150_3，…，150_N-1，150_N，150_N+1的復(fù)位信號。當(dāng)RST＝0，對寄存器進(jìn)行復(fù)位，寄存器輸出等于0。當(dāng)RST＝1，復(fù)位被釋放，寄存器正常工作。寄存器通過輸入時鐘上升沿觸發(fā)，當(dāng)RST＝1，與門的輸出信號120_0，120_1，120_2，120_3，…，120_N-1，120_N，120_N+1分別作為寄存器150_0，150_1，150_2，150_3，…，150_N-1，150_N，150_N+1出現(xiàn)第一個上升沿時，寄存器輸出Q0、Q1、Q2、…、QN-1、QN、QN+1由0變成1，如圖8所示，從而得到時鐘延遲鏈的控制信號Q0、Q1、Q2、…、QN-1、QN、QN+1。如圖9所示，時鐘延遲鏈的控制信號Q0、Q1、Q2、…、QN-1、QN、QN+1控制傳輸門模塊。傳輸門模塊通過對Q0、Q1、Q2、…、QN-1、QN、QN+1進(jìn)行邏輯處理，控制由PMOS和NMOS組成的傳輸門打開或關(guān)閉，如圖10所示，并按照下表1所示的真值表進(jìn)行譯碼處理。表1Q0Q1Q2Q3…QN-2QN-1QNQN+1QN+2CLK0_DLY0000000000CLK0_DLY＝CLK01000000000CLK0_DLY＝200_01100000000CLK0_DLY＝200_11110000000CLK0_DLY＝200_21111000000CLK0_DLY＝200_31111111000CLK0_DLY＝200_N-11111111100CLK0_DLY＝200_N1111111110CLK0_DLY＝200_N+1如圖11所示，經(jīng)過時鐘延時鏈的延時作用，CLK0延時若干T2，變成CLK0_DLY。而CLK0_DLY是經(jīng)過時鐘偏斜檢測模塊、偏斜控制模塊和延時單元鏈而產(chǎn)生的與CLK1一致的時鐘，所以，本發(fā)明能有效精確的自動糾正全局時鐘CLK0和全局時鐘CLK1的偏斜。綜上可知，通過本發(fā)明的實(shí)施，至少存在以下有益效果：本發(fā)明提供了一種時鐘偏斜糾正方法，可以糾正時鐘偏斜的問題，打破傳統(tǒng)時鐘網(wǎng)絡(luò)的局限的設(shè)計方法，亦解決了占用過多金屬層影響芯片面積等問題。以上僅是本發(fā)明的具體實(shí)施方式而已，并非對本發(fā)明做任何形式上的限制，凡是依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施方式所做的任意簡單修改、等同變化、結(jié)合或修飾，均仍屬于本發(fā)明技術(shù)方案的保護(hù)范圍。當(dāng)前第1頁1 2 3