本發(fā)明涉及集成電路技術領域，具體涉及一種斜坡發(fā)生器電路。
背景技術：
在現(xiàn)代ADC，DAC芯片以及電源芯片中，許多芯片架構都需要一個穩(wěn)定有效的斜坡信號作為參考信號用于信號的度量及動態(tài)控制等應用。這個信號的精度和穩(wěn)定性對整體芯片的性能有很大的影響。
目前，實現(xiàn)斜坡信號一般有三種方式，一種是采用傳統(tǒng)的電阻電容積分器電路，但由于CMOS工藝中電阻存在較大的工藝偏差，其輸出信號精度較差；二是使用開關電容積分器電路，但其輸出為一個階梯形的斜坡信號，在高精度應用中不甚理想；三是采用一個DAC來構建一個斜坡信號，一方面它仍然存在輸出信號不連續(xù)的問題，另外DAC面積較大，資源耗費較大。
技術實現(xiàn)要素：
為了克服以上問題，本發(fā)明旨在提供一種斜坡發(fā)生器電路，從而獲得一個與工藝變化無關的連續(xù)穩(wěn)定的高精度斜坡信號。
為了達到上述目的，本發(fā)明提供了一種斜坡發(fā)生器電路，包括：帶隙基準電壓源、電壓-電流轉換模塊、積分器模塊；其中，所述帶隙基準電壓源的輸出端與所述電壓-電流轉換模塊的輸入端相連接，所述電壓-電流轉換模塊的輸出端與所述積分器模塊相連接，所述積分器模塊的輸出端輸出斜坡信號。
優(yōu)選地，所述斜坡發(fā)生器電路還包括開關電容電路模塊和電源，所述電壓-電流轉換模塊包括第一運算放大器、第一晶體管、第二晶體管、第一電容和第二電容；其中，所述第一運算放大器的反向輸入端與所述帶隙基準電壓源的輸出端相連，所述第一運算放大器的正向輸入端與所述第一晶體管的漏極、所述開關電容電路模塊的一端、所述第一電容的一端相連接；所述第一晶體管的源極與所述第二晶體管的漏極相連接，所述第一運算放大器的輸出端與所述第二晶體管的柵極、所述第二電容的一端相連接；所述第一晶體管的柵極與所述第一晶體管的源極相連接；所述第二晶體管的源極與所述電源的正極相連接；所述第一電容的另一端與所述電源的負極相連接；所述第二電容的另一端與所述電源的正極相連接。
優(yōu)選地，所述電源的正極為VDD，所述電源的負極為VSS。
優(yōu)選地，所述第一晶體管和所述第二晶體管為PMOS管。
優(yōu)選地，所述開關電容電路模塊包括第三電容，第四電容，第一開關，第二開關，第三開關，第四開關；其中，所述第一開關的一端和所述第二開關的一端、所述第一晶體管漏極相連，所述第三電容的一端與所述第一開關的另一端、所述第三開關的一端相連，所述第四電容的一端與所述第二開關的另一端、所述第四開關的一端相連；所述第三電容的另一端和第四電容的另一端、所述第三開關的另一端和第四開關的另一端均接同一電平。
優(yōu)選地，所述所述第一開關和所述第四開關由一個時鐘控制，所述第二開關和第三開關由另外一個時鐘控制。
優(yōu)選地，所述一個時鐘和所述另外一個時鐘為兩個非相互交疊時鐘。
優(yōu)選地，所述的積分器模塊包括第三晶體管、第四晶體管、第五電容和第二運算放大器；所述第三晶體管漏極與第四晶體管的源極相連，所述第四晶體管的漏極與第二運算放大器的反向輸入端、第五電容的一端相連，所述第二放大器的輸出端與第五電容的另一端相連，所述第三晶體管的源極與電源的正極相連；所述第三晶體管的柵極和第二晶體管的柵極相連；所述第四晶體管的柵極和第一晶體管的柵極相連；所述第二運算放大器的輸出端輸出斜坡信號。
優(yōu)選地，所述第三晶體管和所述第四晶體管為PMOS晶體管。
優(yōu)選地，所述帶隙基準電壓源產(chǎn)生一個與電源電壓、溫度無關的參考電壓。
本發(fā)明的一種斜坡發(fā)生器電路，獲得一個與工藝變化無關的連續(xù)穩(wěn)定的高精度斜坡信號，電路結構簡單，穩(wěn)定性和可靠性高，易于廣泛推廣使用。
附圖說明
圖1為本發(fā)明的一個較佳實施例的斜坡發(fā)生器電路的示意圖
具體實施方式
為使本發(fā)明的內容更加清楚易懂，以下結合說明書附圖，對本發(fā)明的內容作進一步說明。當然本發(fā)明并不局限于該具體實施例，本領域內的技術人員所熟知的一般替換也涵蓋在本發(fā)明的保護范圍內。
本發(fā)明的一種斜坡發(fā)生器電路，包括：帶隙基準電壓源、電壓-電流轉換模塊、積分器模塊；其中，帶隙基準電壓源的輸出端與電壓-電流轉換模塊的輸入端相連接，電壓-電流轉換模塊的輸出端與積分器模塊相連接，積分器模塊的輸出端輸出斜坡信號。
以下結合附圖1和具體實施例對本發(fā)明作進一步詳細說明。需說明的是，附圖均采用非常簡化的形式、使用非精準的比例，且僅用以方便、清晰地達到輔助說明本實施例的目的。
請參閱圖1，本實施例的一種斜坡發(fā)生器電路，包括：帶隙基準電壓源、電壓-電流轉換模塊1、積分器模塊3，這里還包括開關電容電路模塊2和電源。這里，電源的正極為VDD，所述電源的負極為VSS。
具體的，帶隙基準電壓源的輸出端與電壓-電流轉換模塊1的輸入端相連接，電壓-電流轉換模塊1的輸出端與積分器模塊3相連接，積分器模塊3的輸出端輸出斜坡信號。這里，帶隙基準電壓源產(chǎn)生一個與電源電壓、溫度無關的參考電壓VREF。
本實施例中，電壓-電流轉換模塊1包括第一運算放大器OP1、第一晶體管M1、第二晶體管M2、第一電容C1和第二電容C2；其中，第一運算放大器OP1的反向輸入端與帶隙基準電壓源的輸出端相連，第一運算放大器OP1的正向輸入端與第一晶體管M1的漏極相連并且與第一電容C1的一端相連于節(jié)點D1，第一運算放大器OP1的輸出端與第二晶體管M2的柵極相連并且與第二電容C2的一端相連于節(jié)點D2。第一晶體管M1的柵極與第一晶體管M1的源極相連接并且與第二晶體管M2的漏極相連于節(jié)點D3。第二晶體管M2的源極與電源的正極VDD相連接；第二電容C2的另一端與電源的正極VDD相連接。節(jié)點D1與開關電容電路模塊2的一端相連接，第一晶體管M1的源極與第二晶體管M2的漏極相連接，第一電容C1的另一端與電源的負極VSS相連接。
這里，開關電容電路模塊2包括第三電容C3，第四電容C4，第一開關S1，第二開關S2，第三開關S3，第四開關S4；其中，第一開關S1的一端和第二開關S2的一端共同連接于節(jié)點D1，第一開關S1的另一端與第三開關S3的一端相連并且與第三電容C3的一端相連接于節(jié)點D4；第二開關S2的另一端與第四開關S4的一端相連并且與第四電容C4的一端相連接于節(jié)點D5。第三電容C3的另一端，第三開關S3的另一端，第四電容C4的另一端，第四開關S4的另一端均與電平V1相連。第一開關S1的一端與第一晶體管M1的漏極相連，第三電容C3的一端與第一開關S1的另一端、第三開關S3的一端相連，第四電容C4的一端與第二開關S2的另一端、第四開關S4的一端相連。其中，第一開關S1和第四開關S4由一個時鐘控制，第二開關S2和第三開關S3由另外一個時鐘控制。這里，一個時鐘和另外一個時鐘為兩個非相互交疊時鐘。
本實施例中，積分器模塊3包括第三晶體管M3、第四晶體管M4、第五電容C5和第二運算放大器OP2；第三晶體管M3的漏極與第四晶體管M4的源極相連，第四晶體管M4的漏極與第二運算放大器OP2的反向輸入端、第五電容C5的一端相連，第二放大器OP2的輸出端與第五電容C5的另一端相連，第三晶體管M3的源極與電源的正極VDD相連；第三晶體管M3的柵極和第二晶體管M2的柵極相連；第四晶體管M4的柵極和第一晶體管M1的柵極相連；第二運算放大器OP2的輸出端輸出斜坡信號。
需要說明的是，第一晶體管M1、第二晶體管M2、第三晶體管M3和第四晶體管M4均為PMOS管，這四個PMOS管的襯底接電源正極VDD。
本實施例的斜坡發(fā)生器電路的工作原理如下：
開關電容電路2采用兩相非交接時鐘控制，等效為一個可由時鐘控制大小的電阻Req，其電阻為：
其中，f為控制時鐘CLK1的頻率，C3為第三電容C3和第四電容C4的大小，第三電容C3和第四電容C4的大小相同，通過調整時鐘頻率以及選定第三電容C3和第四電容C4的大小，既可實現(xiàn)等效電阻的控制。采用兩路開關電容電路交替導通的方式可以使節(jié)點D1上的紋波降低一半。
第二晶體管M2的漏電流為：
其中Vref為帶隙基準模塊的輸出電壓，V1為第三電容C3、第四電容C4所接偏置電壓。
第一電容C1的作用是進行相位補償，第二電容C2用于濾波，穩(wěn)定第二晶體管M2的柵極電壓，以保證鏡像電流穩(wěn)定，連續(xù)。
設第二晶體管M2與第三晶體管M3的寬長比的比值為K，則第三晶體管M3的電流為KI1，
積分器最終輸出：
從上式可以看出，Vout的大小與電容的絕對值無關，而與第三電容C3的電容值C3與第五電容C5的電容值C5的比值相關，這樣就有效的避免了工藝變化帶來的輸出誤差。
本實施例的高精度斜坡發(fā)生器電路可以很好的獲得一個與工藝變化無關的高精度斜坡信號，斜坡信號連續(xù)穩(wěn)定，結構簡單，適用于工業(yè)生產(chǎn)。
雖然本發(fā)明已以較佳實施例揭示如上，然實施例僅為了便于說明而舉例而已，并非用以限定本發(fā)明，本領域的技術人員在不脫離本發(fā)明精神和范圍的前提下可作若干的更動與潤飾，本發(fā)明所主張的保護范圍應以權利要求書為準。